CN103187360A - 形成互连结构的方法 - Google Patents
形成互连结构的方法 Download PDFInfo
- Publication number
- CN103187360A CN103187360A CN2011104562682A CN201110456268A CN103187360A CN 103187360 A CN103187360 A CN 103187360A CN 2011104562682 A CN2011104562682 A CN 2011104562682A CN 201110456268 A CN201110456268 A CN 201110456268A CN 103187360 A CN103187360 A CN 103187360A
- Authority
- CN
- China
- Prior art keywords
- interconnection structure
- opening
- gas
- substrate
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Abstract
一种形成互连结构的方法,包括:提供衬底,所述衬底中具有开口,所述开口暴露出衬底内的导电层;利用第一等离子体对所述开口进行第一处理,所述第一等离子体气体包含一氧化碳;利用第二等离子体对所述开口进行第二处理,所述第二等离子体气体包含氢气;向所述开口中填充金属。本发明先利用含一氧化碳气体处理开口,去除大部分的含氟聚合物,降低金属互连结构的接触电阻,然后又利用含氢气体继续处理开口,还原暴露在外的氧化铜,并进一步去除残留的含氟聚合物,增加了金属铜与界面材料的粘附性,改善了金属互连结构的电子迁移/应力迁移效应。
Description
技术领域
本发明涉及半导体制造工艺领域,尤其涉及形成互连结构的方法。
背景技术
目前,在半导体器件的后段(back-end-of-line,BEOL)工艺中,半导体器件层形成之后,需要在半导体器件层之上形成金属互连层,以将电极引出。形成金属互连层通常包括在绝缘材料层中制造沟槽,然后在上述沟槽内形成金属,构成金属互连线。
随着集成电路制造技术不断发展,单位面积内器件的数量也不断增加,互连问题已成为影响电路性能提高的主要因素之一。金属互连线的高宽比增加,线间寄生电容增大,造成互连延迟(RC Delay)等问题,这已成为限制集成电路工作速度的最大障碍。
双镶嵌工艺与低介电常数(low-k,低k)材料结合使用的互连工艺是解决上述问题的有效措施。在半导体装置的金属互连材料中,一般常选用铜(Cu)作为金属互连材料。铜具有比铝(Al)低的电阻,因此,铜和铝相比较,可减少互连延迟的问题。采用低k介电材料(k<3)或超低k介电常数(ultra-lowk,超低k)材料作为金属层间互连层,能有效降低互连延迟。
在刻蚀形成开口的过程中,通常所用的刻蚀反应气体会包含CF4、CF8、C5F8、C4F6、CHF3气体中的一种,在刻蚀结束后,由于刻蚀气体与被刻蚀材料反应,通常会在开口的底部或侧壁的表面形成高分子聚合物,例如含氟聚合物,这些聚合物在刻蚀完成后必须去除,否则将成为增加产品表面缺陷密度的颗粒和污染物源,损害器件性能,影响器件的成品率和可靠性。因此,这些聚合物的去除已成为了刻蚀后处理方法(post-etch treatment,PET)必须经过的一个关键步骤,其去除效果的好坏也备受关注。如公开号为CN 1992200A的中国专利申请揭示了一种半导体装置的制造方法,通过氩离子和氧离子等高能离子与铜表面碰撞,除去铜表面的含氟聚合物。
有鉴于此,需要一种新的形成互连结构的方法。
发明内容
本发明解决的技术问题是提供一种形成互连结构的方法,改善金属互连材料的电子迁移/应力迁移效应并降低接触电阻(Rc)。
为解决上述技术问题,本发明实施例提供一种形成互连结构的方法,包括:
提供衬底,所述衬底中具有开口,所述开口暴露出衬底内的导电层;
利用第一等离子体对所述开口进行第一处理,所述第一等离子体气体包含一氧化碳;
利用第二等离子体对所述开口进行第二处理,所述第二等离子体气体包含氢气;
向所述开口中填充金属层。
可选地,所述第一等离子体气体和所述第二等离子体气体还包括辅助气体。
可选地,所述的辅助气体至少包括氮气、氩气或氦气中的一种。
可选地,所述第一处理辅助气体包括氮气,所述氮气的流量在100sccm至500sccm之间,所述一氧化碳气体的流量在10sccm至200sccm之间。
可选地,所述第一处理的功率在100W至500W之间,第一处理的反应腔压力在10mTorr至100mTorr之间。
可选地,所述第一等离子体气体处理的时间在8至30秒之间。
可选地,所述第二处理辅助气体包括氮气,所述氮气的流量在10sccm至100sccm之间,所述氢气的流量在10sccm至20sccm之间。
可选地,所述第二处理的功率在100W至500W之间,第二处理的反应腔压力在5mTorr至100mTorr之间。
可选地,所述第二等离子体气体处理的时间在8至30秒之间。
可选地,所述导电层包括铜。
可选地,所述提供衬底,所述衬底中具有开口,所述开口暴露出衬底内的导电层具体包括:
提供半导体衬底;
在半导体衬底上形成刻蚀停止层;
在刻蚀停止层上形成层间介电层;
图形化处理并刻蚀层间介电层形成通孔;
图形化处理并刻蚀层间介电层形成沟槽。
可选地,所述刻蚀层间介电层形成通孔和沟槽的刻蚀气体至少包括CF4、CF8、C5F8、C4F6、CHF3含氟气体中的一种或多种。
可选地,所述层间介电层的材料包括黑钻石。
可选地,所述第一处理和所述第二处理与刻蚀工艺在同一反应腔室进行。
可选地,所述第一处理和所述第二处理采用电容耦合等离子体反应器
与现有技术相比,本发明实施例具有以下优点:
本发明对刻蚀后形成的开口结构进行两次处理,先利用含一氧化碳的第一等离子体气体进行第一处理,去除开口底部的大部分含氟聚合物,降低金属互连结构的接触电阻,然后又利用含氢的第二等离子体气体进行第二处理,还原氧化铜,并进一步去除残留的含氟聚合物,然后再在开口内填充金属铜,增加了金属铜与界面材料的粘附性,改善了金属互连结构的电子迁移/应力迁移效应。
附图说明
图1是本发明的一实施例的形成互连结构的方法的流程示意图;
图2是根据本发明的一实施例的形成大马士革结构的流程示意图;
图3至图10本发明的一实施例的形成互连结构的方法的中间结构的剖面结构示意图。
具体实施方式
在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施,本领域技术人员可以在不违背本发明内涵的情况下做类似推广,因此本发明不受下面公开的具体实施例的限制。
本发明实施例提供的形成互连结构的方法,先利用含一氧化碳的等离子体气体对开口底部或侧壁产生的含氟聚合物进行去除,然后,再利用含氢的等离子体气体对金属铜表面的氧化物去除,还原金属铜表面,同时优化了工艺条件,实现了既改善电子迁移/应力迁移效应,又避免接触电阻值过大。
大马士革技术,是基于背景技术所述的金属铜互连线材料的半导体制造工艺,它的特点是可以制造多层高密度的金属互连结构,在一定程度上克服了大电阻和寄生电容的问题,从而提高半导体电路性能。
通常有两种形成大马士革结构的方法,一种是先形成通孔再形成沟槽(viafirst)技术,另一种是先形成沟槽再形成通孔(trench first)技术。本申请以下实施方式中,以via first技术为例对形成大马士革结构的方法进行说明。
在采用大马士革技术形成通孔和沟槽的过程中,在刻蚀形成开口暴露出下层导电层(金属铜)的过程中,由于刻蚀气体与介电层材料的反应,在开口底部与侧壁的表面上形成高分子聚合物,例如含氟聚合物,这种含氟聚合物的存在,导致金属互连结构的接触电阻增大,同时暴露在外的金属铜表面易与空气反应,引起铜的腐蚀,使金属铜的表面处于被破坏的状态。
本发明的技术方案是为了解决如何去除高分子聚合物的问题,既改善电子迁移/应力迁移性能,又能避免接触电阻Rc过大。
为此,本发明提供一种形成互连结构的方法,如图1所示,图1是本发明一实施例的形成互连结构的方法的流程示意图,该方法至少包括以下步骤:
步骤S1:提供衬底,所述衬底中具有开口,所述开口暴露出衬底内的导电层;
步骤S2:利用第一等离子体对所述开口进行第一处理,所述第一等离子体气体包含一氧化碳;
步骤S3:利用第二等离子体对所述开口进行第二处理,所述第二等离子体气体包含氢气;
步骤S4:向所述开口中填充金属层。
根据步骤S1所述,首先,提供衬底,所述衬底中具有开口,所述开口暴露出衬底内的导电层。本步骤中提供的衬底可以是已刻蚀形成通孔、沟槽等各类开口结构的衬底,例如,可以是刻蚀后在层间介电层内形成通孔的衬底。
作为本发明的一实施例,所述衬底以下将以大马士革结构为例进行说明,图2是根据本发明一实施例的形成大马士革结构的流程示意图。因为大马士革结构是用于形成层间金属导线互连的结构,在该衬底表面上应至少具有第一导电层,且之后形成的大马士革结构是与该衬底表面上的导电层相连的,或者说,本发明实施例的大马士革结构是形成在衬底表面的导电层之上的,以实现多层之间的金属互连。
下面结合图2以及图3~图8以大马士革结构为例详细说明形成所述衬底的方法。
参考步骤S11和图3所示,提供半导体衬底10。
该半导体衬底10上已经形成有第一导电层(未图示)。形成该第一导电层的方法,例如可以是,刻蚀形成在衬底上的介电层,比如层间介电层(ILD)或金属层间介电层(IMD),形成一沟槽,在该沟槽内填充金属,形成金属层(构成导电层)。金属层的材料为铜。在金属层与介电层之间,还可以形成防止金属铜扩散的阻挡层(未图示),例如采用钛钨(TiW)、氮化钛(TiN)等。
参考步骤S12和图4所示,在半导体衬底10上形成刻蚀停止层11。
所述刻蚀停止层11是用于保护其下的衬底材料,刻蚀停止层的刻蚀速率低于其上生长的介电层,以防止后续由于过刻蚀介电层会损伤到下面的衬底材料。该刻蚀停止层11一般采用氮化硅材料。为了与低k介质材料相匹配,常使用含氧、氮的碳硅化合物材料作为刻蚀停止层。
参考步骤S13和图5所示,在刻蚀停止层上形成金属层间介电层12。
金属层间介电层常用的低k介电材料包括有氟硅玻璃(Fluorinated SilicateGlass,FSG)、黑钻石(Black Diamond,BD)、含SiCOH低k材料、非多孔低k材料,和多孔低k材料等。黑钻石是一种碳掺杂氧化物(Carbon doped oxide,CDO),介电常数小于3.0。
作为本发明的一实施例,该金属层间介电层12为黑钻石(BD)。
参考步骤S14和图6所示,在介电层上涂布光刻胶并进行图形化处理,利用光刻胶为掩膜刻蚀金属层间介电层12形成通孔13。作为本发明的一个实施例,采用干法刻蚀形成通孔13,形成通孔13所用的刻蚀气体至少包含了CF4、CF8、C5F8、C4F6、CHF3等含氟气体中的一种
本实施例中,是直接以光刻胶为掩膜刻蚀介电层形成通孔13,在本发明的其他实施例中,还可以在层间介电层上再形成一层硬掩膜层(如可以生长一层氮化硅层作为硬掩膜),先对该硬掩膜进行图形化处理,再以其为掩膜对其下的介电层进行刻蚀形成通孔。
参考步骤S15和图7所示,刻蚀形成通孔13之后,还需要再进行图形化处理并刻蚀形成沟槽14。形成沟槽14可以采用与上述形成通孔13相同的工艺。与形成的沟槽14连通的通孔13可以有一个或多个,这可以根据电路设计的需要来设定沟槽的数量。
形成沟槽后,需要将位于通孔底部的刻蚀停止层去除(如图8所示),该去除可以是湿法腐蚀去除也可以是干法刻蚀去除。
在刻蚀停止层刻蚀工艺完成之后,形成了具有开口的衬底,且开口暴露出衬底内的第一导电层。接下来,要进行刻蚀后处理(PET)工艺,即,去除形成在开口底部的已暴露出的第一导电层表面的污染物,该污染物主要是指由于含氟刻蚀气体与介电层材料反应所生成的高分子聚合物,例如含氟聚合物。如果不能将这些聚合物去除,其会成为产品内部的污染源,影响后续填充金属的质量,进而影响到器件的电连接性能。
现有的刻蚀后去除高分子聚合物的处理方法主要有两种:一种是利用含氢的气体,一种是利用含一氧化碳的等离子体气体进行处理。实践中发现,上述两种方法都有不足的地方:第一种方法能较好地改善电子迁移(electronmigration,EM)/应力迁移(stress migration,SM)效应,但接触电阻(Rc)过大;而第二种方法虽然能更有效地去除含氟聚合物,避免接触电阻(Rc)值过大,但电子迁移(electron migration,EM)/应力迁移(stress migration,SM)效应明显,易导致金属层的开路,使器件漏电流增加。
为了能去除互连结构开口中产生的高分子聚合物,既改善电子迁移/应力迁移效应,又避免接触电阻过大,本实施例提供如下处理方法。
根据步骤S2所述及参考图9,利用第一等离子体气体对所述开口进行第一处理,所述第一等离子体气体包含一氧化碳。第一处理是利用含一氧化碳的第一等离子体气体对所述开口进行处理,一氧化碳气体可以将F-快速带走,减少残留的含氟聚合物。
在第一处理过程中,可以通入辅助气体,所述辅助气体具有稀释及进一步去除聚合物的作用。该辅助气体为惰性气体,如氮气、氩气或氦气等。作为本发明的一个具体实施例,所述第一等离子体气体,除了一氧化碳气体以外,还包括氮气。
利用第一等离子体气体进行处理可以在室温下进行,所述氮气的流量大约在100sccm至500sccm之间,所述一氧化碳气体的流量大约在10sccm至200sccm之间。所述利用第一等离子体气体对开口进行第一处理的功率大约在100W至500W之间,第一处理的反应腔压力大约在10mTorr至100mTorr之间,工作频率在2MHz至60MHz之间。这样,经过第一处理后,绝大部分含氟聚合物被去除了。
关于利用第一等离子体对开口进行第一处理的时间,则可以根据实际工艺过程中在开口中所产生的聚合物多少、等离子体轰击功率的大小以及气体流量等因素,综合考虑以决定等离子体气体的处理时间。本发明实施例,根据上述一氧化碳气体的流量、功率等范围,处理时间大约为8~30秒。
经过第一等离子体气体对开口进行第一处理后,虽然利用一氧化碳气体清除了大量堆积在开口底部与侧壁的含氟聚合物,降低了器件的接触电阻。然而,此时的电子迁移/应力迁移的可靠性却没有得到改善。
研究发现,铜互连结构中电子迁移(EM)和应力迁移(SM)的寿命与电路密度成反比,且电子迁移/应力迁移的寿命较大程度地取决于金属铜和周围材料(例如,覆盖层)的界面处的铜原子输运,所述铜原子输运与这些界面处材料的粘附性直接相关。本发明的发明人经过实验发现,在去除开口底部所产生的大分子量聚合物时,由于此时金属铜已经暴露在外,而金属铜很容易氧化形成氧化铜,而表面有氧化铜的铜互连线与界面材料的粘附性能不好,因此,经过第一处理后的开口,虽然去除了大部分高分子聚合物,但电子迁移/应力迁移效应没有得到改善。
另外,在第一处理过程中,虽然一氧化碳作为还原剂也可以还原一部分氧化铜,但由于一氧化碳的还原能力有限,因此,经过第一处理之后的开口底部仍然残留大量氧化铜未去除。因此,在第一等离子体气体处理之后,可以降低接触电阻值(Rc),但电子迁移/应力迁移效应仍然明显,易导致金属层的开路,使器件漏电流增加。
为解决上述问题,本发明实施例在利用含一氧化碳的第一等离子体气体进行第一处理去除含氟聚合物之后,又提供第二等离子体气体对所述开口进行第二处理,如步骤S3所述及参考9。
作为本发明的一实施例,第二等离子体气体包含氢气。利用氢气一方面可以还原金属铜表面产生的氧化铜,另一方面氢气也能继续去除经第一处理之后在开口底部与侧壁仍然残留的少量含氟聚合物。
同样地,在第二处理过程中,可以通入辅助气体,所述辅助气体具有稀释及进一步去除聚合物的作用。该辅助气体为惰性气体,如氮气、氩气或氦气等。作为本发明的一个具体实施例,所述第二等离子体气体,除了氢气以外,还包括氮气。
所述利用第二等离子体进行第二处理可以在室温下进行,所述氮气的流量大约在10sccm至100sccm之间,所述氢气的流量大约在10sccm至20sccm之间。所述利用第二等离子体气体对开口进行第二处理的功率大约在100W至500W之间,第二处理的反应腔压力大约在5mTorr至100mTorr之间,工作频率在2MHz至60MHz之间。
关于利用第二等离子体气体对开口进行第二处理的时间,则可以根据实际工艺过程中在开口中所产生的聚合物多少、等离子体轰击功率的大小以及气体流量等因素,综合考虑以决定等离子体气体的处理时间。本发明实施例,根据上述提供的氢气的流量、功率等范围,处理时间大约为8~30秒。
在本发明刻蚀后处理工艺之前,最好让刻蚀后的半导体衬底,具体讲,就是已暴露出导电层表面的衬底,不要与空气接触。也就是说,最好将刻蚀工艺以及刻蚀后处理工艺(包括第一处理与第二处理)在同一反应腔室进行,即,进行原位(in-situ)处理。
上述实施例中,用于处理刻蚀后的开口结构的第一处理和第二处理是在形成沟槽后再进行的,在本发明的其他实施例中,还可以在形成通孔及沟槽后分别进行一次刻蚀后处理,每一次都包括第一处理和第二处理。
如前所述,在本发明的一实施例中,采用先刻蚀形成通孔再形成沟槽的(via first)方法形成大马士革结构,在本发明的其他实施例中,还可以采用先刻蚀形成沟槽再形成通孔的(trench first)方法,其去除含氟聚合物的操作同样既可以在形成沟槽和通孔后各进行一次(每一次都包括第一处理和第二处理),也可以仅在形成通孔后进行刻蚀后处理。
作为本发明的一实施例,利用等离子体进行的第一处理和第二处理可以在同一台等离子体处理设备中原位进行,并且所述等离子体处理设备可以是电容耦合等离子体反应器(CCP)。
接下来,执行步骤S4,在开口中填充金属层15。
具体填充金属的方法包括:在衬底表面形成金属层15,所述金属层15填充通孔13以及沟槽14,并覆盖金属层间介电层12;之后,利用化学机械研磨工艺去除额外的金属,并停止于金属层间介电层12,如图10所示。所述金属层15实现与衬底内的导电层的金属互连。
可以采用物理气相沉积(PVD)或电化学沉积(ECD)工艺形成金属层15。所述金属层15包括铜。
应该了解的是,在填充金属层的步骤之前,还包括在通孔和沟槽中形成金属阻挡层(未图示)的步骤。
本发明实施例提供的形成互连结构的方法,在刻蚀形成开口之后,先利用含一氧化碳的等离子体对开口底部与侧壁的高分子聚合物进行去除,然后,再利用含氢的等离子体气体对金属铜表面的氧化物去除,清除金属铜表面。本发明的形成互连结构的方法,还优化了刻蚀后处理的工艺条件,实现了既改善电子迁移/应力迁移的效应,又避免接触电阻过大。
本发明虽然已以较佳实施例公开如上,但其并不是用来限定本发明,任何本领域技术人员在不脱离本发明的精神和范围内,都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改,因此,凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰,均属于本发明技术方案的保护范围。
Claims (15)
1.一种形成互连结构的方法,其特征在于,包括:
提供衬底,所述衬底中具有开口,所述开口暴露出衬底内的导电层;
利用第一等离子体对所述开口进行第一处理,所述第一等离子体气体包含一氧化碳;
利用第二等离子体对所述开口进行第二处理,所述第二等离子体气体包含氢气;
向所述开口中填充金属层。
2.如权利要求1所述的形成互连结构的方法,其特征在于,所述第一等离子体气体和所述第二等离子体气体还包括辅助气体。
3.如权利要求2所述的形成互连结构的方法,其特征在于,所述的辅助气体至少包括氮气、氩气或氦气中的一种。
4.如权利要求3所述的形成互连结构的方法,其特征在于,所述第一处理辅助气体包括氮气,所述氮气的流量在100sccm至500sccm之间,所述一氧化碳气体的流量在10sccm至200sccm之间。
5.如权利要求4所述的形成互连结构的方法,其特征在于,所述第一处理的功率在100W至500W之间,第一处理的反应腔压力在10mTorr至100mTorr之间。
6.如权利要求5所述的形成互连结构的方法,其特征在于,所述第一等离子体气体处理的时间在8至30秒之间。
7.如权利要求3所述的形成互连结构的方法,其特征在于,所述第二处理辅助气体包括氮气,所述氮气的流量在10sccm至100sccm之间,所述氢气的流量在10sccm至20sccm之间。
8.如权利要求7所述的形成互连结构的方法,其特征在于,所述第二处理的功率在100W至500W之间,第二处理的反应腔压力在5mTorr至100mTorr之间。
9.如权利要求8所述的形成互连结构的方法,其特征在于,所述第二等离子体气体处理的时间在8至30秒之间。
10.如权利要求1所述的形成互连结构的方法,其特征在于,所述导电层包括铜。
11.如权利要求1所述的形成互连结构的方法,其特征在于,所述提供衬底,所述衬底中具有开口,所述开口暴露出衬底内的导电层具体包括:
提供半导体衬底;
在半导体衬底上形成刻蚀停止层;
在刻蚀停止层上形成层间介电层;
图形化处理并刻蚀层间介电层形成通孔;
图形化处理并刻蚀层间介电层形成沟槽。
12.如权利要求11所述的形成互连结构的方法,其特征在于,所述刻蚀层间介电层形成通孔和沟槽的刻蚀气体至少包括CF4、CF8、C5F8、C4F6、CHF3含氟气体中的一种或多种。
13.如权利要求11所述的形成互连结构的方法,其特征在于,所述层间介电层的材料包括黑钻石。
14.如权利要求1所述的形成互连结构的方法,其特征在于,所述第一处理和所述第二处理与刻蚀工艺在同一反应腔室进行。
15.如权利要求1所述的形成互连结构的方法,其特征在于,所述第一处理和所述第二处理采用电容耦合等离子体反应器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201110456268.2A CN103187360B (zh) | 2011-12-30 | 2011-12-30 | 形成互连结构的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201110456268.2A CN103187360B (zh) | 2011-12-30 | 2011-12-30 | 形成互连结构的方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN103187360A true CN103187360A (zh) | 2013-07-03 |
CN103187360B CN103187360B (zh) | 2016-01-06 |
Family
ID=48678456
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201110456268.2A Active CN103187360B (zh) | 2011-12-30 | 2011-12-30 | 形成互连结构的方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN103187360B (zh) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107026113A (zh) * | 2016-02-02 | 2017-08-08 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置的制造方法和系统 |
CN107731841A (zh) * | 2017-08-29 | 2018-02-23 | 长江存储科技有限责任公司 | 一种改善3d nand闪存seg生长质量的方法 |
CN110911344A (zh) * | 2018-09-14 | 2020-03-24 | 长鑫存储技术有限公司 | 半导体衬底浅沟槽制作方法及半导体衬底浅沟槽结构 |
CN111554611A (zh) * | 2020-04-29 | 2020-08-18 | 上海华虹宏力半导体制造有限公司 | 双大马士革结构的形成方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050087759A1 (en) * | 2003-03-14 | 2005-04-28 | Lam Research Corporation | System and method for surface reduction, passivation, corrosion prevention and activation of copper surface |
CN101211753A (zh) * | 2006-12-29 | 2008-07-02 | 联华电子股份有限公司 | 半导体工艺 |
CN101238551A (zh) * | 2005-08-03 | 2008-08-06 | 东京毅力科创株式会社 | 用于低k刻蚀后的无损灰化工艺和系统 |
-
2011
- 2011-12-30 CN CN201110456268.2A patent/CN103187360B/zh active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050087759A1 (en) * | 2003-03-14 | 2005-04-28 | Lam Research Corporation | System and method for surface reduction, passivation, corrosion prevention and activation of copper surface |
CN101238551A (zh) * | 2005-08-03 | 2008-08-06 | 东京毅力科创株式会社 | 用于低k刻蚀后的无损灰化工艺和系统 |
CN101211753A (zh) * | 2006-12-29 | 2008-07-02 | 联华电子股份有限公司 | 半导体工艺 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107026113A (zh) * | 2016-02-02 | 2017-08-08 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置的制造方法和系统 |
CN107026113B (zh) * | 2016-02-02 | 2020-03-31 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置的制造方法和系统 |
CN107731841A (zh) * | 2017-08-29 | 2018-02-23 | 长江存储科技有限责任公司 | 一种改善3d nand闪存seg生长质量的方法 |
CN110911344A (zh) * | 2018-09-14 | 2020-03-24 | 长鑫存储技术有限公司 | 半导体衬底浅沟槽制作方法及半导体衬底浅沟槽结构 |
CN111554611A (zh) * | 2020-04-29 | 2020-08-18 | 上海华虹宏力半导体制造有限公司 | 双大马士革结构的形成方法 |
Also Published As
Publication number | Publication date |
---|---|
CN103187360B (zh) | 2016-01-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7192871B2 (en) | Semiconductor device with a line and method of fabrication thereof | |
US20100314765A1 (en) | Interconnection structure of semiconductor integrated circuit and method for making the same | |
US6255217B1 (en) | Plasma treatment to enhance inorganic dielectric adhesion to copper | |
US7541276B2 (en) | Methods for forming dual damascene wiring for semiconductor devices using protective via capping layer | |
KR100702549B1 (ko) | 반도체 인터커넥트 구조 상의 금속층 증착 방법 | |
US7348672B2 (en) | Interconnects with improved reliability | |
US8466055B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
TWI321346B (en) | Method of forming metal line in semiconductor device | |
JP2006510195A (ja) | キャップ層を有する半導体相互接続構造上に金属層を堆積させる方法 | |
US7253097B2 (en) | Integrated circuit system using dual damascene process | |
CN103187360B (zh) | 形成互连结构的方法 | |
US7602061B2 (en) | Semiconductor device and method for manufacturing semiconductor device | |
US8377821B2 (en) | Method for forming contact hole structure | |
CN104425210A (zh) | 半导体结构的形成方法 | |
US7820536B2 (en) | Method for removing a passivation layer prior to depositing a barrier layer in a copper metallization layer | |
US7675177B1 (en) | Forming copper interconnects with Sn coatings | |
JP2003243400A (ja) | 金属製相互接続部を製造する方法 | |
CN102487038B (zh) | 铜互连结构及其形成方法 | |
JP2008098521A (ja) | 半導体装置及び半導体装置の製造方法 | |
US6825561B1 (en) | Structure and method for eliminating time dependent dielectric breakdown failure of low-k material | |
US7622331B2 (en) | Method for forming contacts of semiconductor device | |
JP4948278B2 (ja) | 半導体装置の製造方法 | |
JP2007067324A (ja) | 半導体装置の製造方法 | |
US20070134915A1 (en) | Method of fabricating a metal line in a semiconductor device | |
KR20070033175A (ko) | 반도체 장치의 금속 배선 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |