CN1218274A - 硬蚀刻掩模 - Google Patents
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Abstract
一种硬蚀刻掩模,包括用于衬底的反应离子蚀刻的掺杂磷的硅化物玻璃,在其中形成深槽。
Description
本发明一般说来涉及器件制造，特别是涉及例如用于蚀刻如沟槽电容器所用深槽的改进的硬蚀刻掩模。
在器件制造中，在衬底上形成绝缘层、半导体层和导体层。对各层进行构图产生各种特征和间隙，形成各种器件，例如晶体管、电容器、和电阻器。然后使这些器件互连实现要求的电功能。
在某些应用中，在衬底中产生槽或深槽，例如形成沟槽电容器。通过各向异性蚀刻例如反应离子蚀刻(RIE)实现槽的产生。设置硬掩模层并进行构图用做RIE掩模。一般，在硬掩模层之下设置其它层例如基底(pad)氮化物和基底氧化物。氮化层用做后续工艺的抛光阻止层，基底氧化层促进粘附，降低硅衬底与基底氮化层之间的应力。如此，硬掩模层必需足够地致密，以承受RIE过程中的离子轰击。此外，掩模层应具有比抛光层实质上更高的蚀刻速率，可在不去除其它基底层的情况下使其去除。
通常，TEOS氧化物用做硬掩模层。TEOS足够致密足以承受RIE。但是，TEOS不能对氧化物选择地蚀刻。这在TEOS硬掩模的去除过程中会引起问题。例如TEOS硬掩模的去除对基底氮化物之下的基底氧化物也有腐蚀，导致基底氮化物与衬底分离。
由上述讨论可知，期望提供带有硬掩模层的基底叠层，该硬掩模层可以对氧化物选择地去除。
本发明涉及对衬底的反应离子蚀刻，形成例如深槽(DT)。根据一个实施例，在衬底表面上形成具有硬掩模层的基底(pad)叠层，该硬掩模层包括磷掺杂的硅酸盐玻璃(PSG)。在基底氧化层和基底氮化层上形成PSG，构成基底叠层。
在一个实施例中，PSG包括的磷(P)浓度与基底氧化层产生足够的蚀刻选择性而且小于产生不稳定层的浓度。对于基于PSG的臭氧，P浓度大于约1wt％，以避免表面依赖性。
对基底叠层构图，使准备形成DT的衬底区域暴露。使用PSG作为DT蚀刻掩模，通过反应离子蚀刻(RIE)对暴露的衬底区域进行蚀刻。如此，RIE形成要求深度的DT，用来形成沟槽电容器。
图1是沟槽电容器存储器单元。
图2A～C是根据本发明一个实施例包括硬掩模的基底叠层。
本发明涉及硬蚀刻掩模。出于展示的目的，从深槽制备中所用的基底叠层的角度说明本发明。深槽用做随机存取存储器集成电路(IC)中的存储器单元所用的沟槽电容器。但是，本发明显然可以广泛地应用于可以对氧化物选择地去除的基底掩模。
为了方便，对沟槽电容器动态RAM(DRAM)单元进行说明。参见图1，其中展示了沟槽电容器DRAM单元。这种DRAM单元例如披露于Nesbit etal.,A 0.6μm2 256Mb Trench DRAM Cell With Self-Aligned Buried Strap(BEST),IEDM 93-627，在这里针对所有目的引用为参考文献。如图所示，DRAM单元包括形成在衬底101中的沟槽电容器160。一般用经n-型杂质重掺杂的多晶硅161填充槽。多晶硅用做电容器的一个极板，通常称为“存储结点”。由n-型杂质掺杂的埋置板165围绕槽的下部。在槽的上部是用于减少寄生泄漏的轴环168。结点介质163把电容器的两个极板分开。设置包括n-型杂质的埋置阱170连接阵列中的DRAM单元的各埋置极板。埋置阱之上是p-型阱173。p-型阱用于减少垂直泄漏。
DRAM单元还包括晶体管110。该晶体管包括栅极112和包含n-型杂质的源113和漏114扩散区。源和漏的设计取决于晶体管的工作。为了方便，这里的术语“源”和“漏”可互换。通过称为“结点扩散”的扩散区125实现晶体管与电容器的连接。叠栅也称为“字线”，一般包括多晶硅层166和氮化层168。另外，层166是包括硅化物的多晶硅-硅化物层，例如钼(MoSix)、钽(TaSix)、钨(WSix)、钛(TiSix)、或钴(CoSix)，位于多晶硅层之上用于降低字线电阻。在一个实施例中，多晶硅-硅化物层包括在多晶硅之上的WSix。氮化物衬层169覆盖叠栅和衬底。氮化层168和氮化物衬层在后续工艺中起蚀刻或抛光阻止层作用。
设置浅槽隔离(STI)180，使DRAM单元与其它单元或器件隔开。如图所示，在该槽上形成字线120并由STI在此隔离。字线120称为“通过字线”。这种构成称为折合位线结构体系。
在字线上形成层间介电层189。在层间介电层上形成代表位线的导体层190。在层间介电层中设置位线接触孔186，使源113与位线190接触。
把多个这种单元构成阵列。用字线和位线互连该单元阵列。通过激活对应于字线和位线的单元实现对单元的存取。
参见图2，展示了用于形成IC的衬底201部位的剖面。该IC例如是存储器IC，诸如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、和只读存储器(ROM)。该IC也可以是逻辑电路，诸如可编程逻辑阵列(PLA)、专用IC(ASIC)、组合DRAM-逻辑电路、或任何其它电路器件。
一般，在半导体衬底上平行地制备大量IC。处理之后，切割晶片以便把IC分离成一系列单个芯片。然后把芯片封装成最终产品，用于例如用户产品，诸如计算机系统、蜂窝式电话、个人数字辅助设备(PDA)、和其它电子产品。
衬底210例如硅晶片。也可以使用其它衬底例如砷化镓、锗、绝缘体上的硅(SOI)、或其它半导体材料。衬底例如可以用预定导电类型的杂质轻或重掺杂，实现要求的电特性。
如图所示，在衬底表面上设置基底叠层210。基底叠层例如包括形成在衬底表面上的基底氧化层212。例如通过热氧化形成基底氧化层。基底氧化层应足够厚用以降低应力和促进基底蚀刻阻止层和衬底之间的粘附。
在基底氧化层上设置基底蚀刻阻止层214。基底蚀刻阻止层在IC的后续工艺中起蚀刻阻止层作用或抛光阻止层作用。在一个实施例中，基底蚀刻阻止层包括氮化硅(SiN4)。例如通过低压化学汽相淀积(LPCVD)形成氮化物层。也可以使用其它淀积氮化物层的技术。一般，基底氮化层约为2200。
在基底氮化物层上形成硬蚀刻掩模层216。根据本发明，硬蚀刻掩模包括磷掺杂的硅化物玻璃(PSG)。利用各种化学汽相淀积(CVD)技术淀积磷掺杂的硅化物玻璃(PSG)。这些CVD技术例如包括等离子体增强CVD(PECVD)。PSG的PECVD例如公开于Applied Materials P-500 PECVD PTEOS，这里针对所有目的引用为参考文献。PECVD涉及与任何磷(P)杂质源一起使用硅烷或TEOS气体。也可以使用磷杂质源例如三甲基磷酸酯(TMP)。
也可以使用次大气压CVD(SACVD)或者大气压CVD(APCVD)形成PSG膜。这些技术例如采用与任何液态P杂质源一起的臭氧(O3)和TEOS气体。APCVD和SACVD技术例如公开于Applied Materials Ozone-TEOS，这里针对所有目的引用为参考文献。也可以采用其它已有的淀积技术形成PSG膜。
PSG层的厚度应足以用做硬蚀刻掩模。该厚度可以根据应用变化。在一个实施例中，PSG层的厚度足够厚，以便用做例如形成深槽所用的反应离子蚀刻(RIE)中的蚀刻掩模。一般，PSG层的厚度约为3000～20000，最好约为5000～9000约为7000更好。
PSG层中的P浓度应足够高，以便实现对氧化物所要求的选择性湿法蚀刻。P浓度越高，对氧化物的蚀刻选择性越高。但是，如果P浓度超过上限，PSG会在表面上形成磷酸结晶。这种酸结晶使得该层不稳定。该酸结晶可以通过退火去除。一般，上限约为11％。由于PSG足够地硬，所以不需要使膜致密的退火。如此，无需退火即可实现淀积具有小于或等于约10～11wt％的P浓度的PSG。
发现基于淀积膜的O3具有强的表面依赖性。结果，可以在淀积之前进行表面的预处理。但是，已经发现大于或等于约1％的P浓度导致不具有表面依赖性的PSG膜。
在一个实施例中，PSG包括约3～11wt％的P浓度，约5～9wt％较好，约7wt％更好。当然，可以改变P浓度以便实现要求的湿法蚀刻速率。虽然超过上限的P浓度可以实现高的湿法蚀刻速率，但需要退火来稳定该膜。而且，通过改变淀积条件可以增强PSG膜的湿法蚀刻选择性。一般，降低功率和/或温度产生具有对氧化物的蚀刻选择性高的PSG膜。在一个实施例中，在温度为200～600℃、RF功率在100～3500W之间的条件下淀积PSG。
使用传统的光刻和蚀刻技术实现基底叠层形成槽的构图。参见图2B，淀积光刻胶层230以便帮助基底叠层的构图。为了改进光刻法的分辨率，在光刻胶之下设置抗反射涂敷(ARC)膜220。
在一个实施例中，ARC包括有机ARC材料例如底抗反射层(BARL)。可以设置埋置层218用于防止PSG与BARL层和/或光刻胶层反应。例如，根据使用的光刻胶，8wt％以上的P浓度会引起光刻胶中毒。埋置层例如包括未掺杂的硅化物玻璃。这样可以通过关闭杂质源在同一设备中形成埋置层。埋置层在约200～5000一般约500足以防止这种反应。
也可以使用有机ARC。有机ARC例如包括介电材料如氮氧化合物。有机ARC也可以用做埋置层，防止PSG与光刻胶层之间潜在的反应。使用有机ARC有利于在同一设备中淀积PSG掩模和ARC层。
参见图2C，用曝光源和掩模对光刻胶层选择地曝光。根据光刻胶是正性还是负性的，在显影过程中去除曝光或未曝光部位，留下未保护的基底叠层区域。未保护的区域对应于准备形成槽的区域。
然后利用RIE对未保护区域中的基底叠层进行蚀刻，暴露下面的衬底表面。对基底叠层构图之后，去除光刻胶层。如果使用有机ARC(BARC)，则也去除BARLL层。如果使用无机ARC，则介电层可以留在PSG层上。
然后利用RIE蚀刻衬底，使用基底叠层作为掩模，形成槽260。该槽例如用于形成存储器单元的沟槽电容器。在槽的形成过程中RIE侵蚀PSG掩模上的薄埋置层或无机ARC层。
然后采用湿法蚀刻去除PSG掩模。湿法蚀刻使用稀释的HF腐蚀剂。稀释的腐蚀剂例如是约50∶lHF。该稀释的HF腐蚀剂可以实现对氧化物足够高的蚀刻选择性。PSG对氧化物的湿法蚀刻选择性约为50∶1～500∶1,50；1更好。当然，实际的蚀刻选择性取决于P浓度。
湿法蚀刻选择性足以去除PSG层而不影响基底氧化物212。这有利于使硬掩模层在工艺的较早阶段得以去除，于是避免了与在工艺后尾阶段去除硬掩模相关的过分侵蚀问题。
据此，如图1所示，继续工艺形成使用传统技术制备的DRAM单元，这些传统技术例如可见Nesbit et al.,A 0.6μm2256Mb Trench DRAM CellWith Self-Aligned Buried Strap(BEST),IEDM 93-627，这里已经针对所有目的引用为参考文献。其包括形成埋置极板、结点介质、轴环、用例如掺杂的多晶硅填充槽、形成埋置带、限定用于形成STI的隔离区、淀积包括叠栅的各种层并对这些层构图形成代表字线的栅极导体、淀积层间介电层、产生接触孔、和形成位线。
虽然已经参考各种实施例具体展示和说明了本发明，但是本领域的技术人员知道，在不脱离本发明的范围的条件下，可以对本发明做出各种改进和变化。因此，本发明的范围不应由上述说明来确定，而是应由权利要求书及其等同物的整个范围来确定。
Claims (20)
1、一种用于蚀刻衬底的基底叠层，包括：
PSG硬掩模层，所述PSG硬掩模层在用于形成深槽的反应离子蚀刻中用做蚀刻掩模。
2、如权利要求1所述的基底叠层，其中所述PSG层的厚度约为3000埃到约20000埃。
3、如权利要求1所述的基底叠层，其中所述PSG层的厚度约为5000埃到约9000埃。
4、如权利要求1所述的基底叠层，其中所述PSG层是在具有基底氧化层的衬底上形成的。
5、如权利要求4所述的基底叠层，其中所述PSG层含有使PSG相对于基底氧化层可选择地被蚀刻的磷浓度。
6、如权利要求4所述的基底叠层，其中所述PSG层相对于所述基底氧化层可选择地被蚀刻的比值在约50∶1-500∶1之间。
7、如权利要求1所述的基底叠层，其中所述PSG层含有的磷浓度低于形成磷酸结晶的浓度。
8、如权利要求1所述的基底叠层，其中所述PSG层所含的磷浓度在约1％到约11％重量之间。
9、一种用于蚀刻衬底的基底叠层，包括：
形成在衬底上的基底氧化层；
形成在基底氧化层上的基底阻止层；
形成在基底阻止层上的PSG硬掩模层，所述PSG硬掩模层提供用于形成深槽所用的反应离子蚀刻的蚀刻掩模。
10、如权利要求9所述的基底叠层，其中所述PSG层的厚度约为3000埃到约20000埃。
11、如权利要求9所述的基底叠层，其中所述PSG层的厚度约为5000埃到约9000埃。
12、如权利要求9所述的基底叠层，其中所述PSG层含有使其相对于基底氧化层可选择地被蚀刻的磷浓度，且该浓度低于形成磷酸结晶的浓度。
13、如权利要求12所述的基底叠层，其中所述PSG层相对于基底氧化层可选择地蚀刻比值在约50∶1到约500∶1之间。
14、如权利要求9所述的基底叠层，其中所述PSG层含有的磷浓度在约1％到约11％重量之间。
15、一种在衬底中形成深槽的方法，包含如下步骤：
提供具有PSG硬掩模层的基底叠层；
对所述硬掩模层构图以确定深槽的位置；以及
在硬掩模层提供的用于反应离子蚀刻的蚀刻掩模所确定的位置上对衬底进行反应离子蚀刻。
16、如权利要求15所述方法，其中构图步骤包括如下步骤：
在硬掩模层上形成光刻胶；
使光刻胶显影以便在确定为深槽的位置处形成未保护的区域。
17、如权利要求16所述方法，还包含在形成光刻胶之前，在基底叠层上设置抗反射涂覆膜以改进分辨率的步骤。
18、如权利要求17所述方法，还包含在形成光刻胶之前，在所述基底叠层上设置埋置层和设置抗反射涂覆膜的步骤。
19、如权利要求18所述方法，还包含如下步骤：
对所述基底叠层进行反应离子蚀刻以暴露所述衬底；
使所述硬掩模暴露；以及
用所述硬掩模层作为掩模对衬底进行反应离子蚀刻以形成深槽。
20、如权利要求15所述方法，其中所述基底叠层还包含基底氧化层以及包括相对于所述基底氧化层可选择地蚀刻除去所述硬掩模层的步骤。
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