KR20100131407A - 레지스트용 박리제조성물 및 반도체장치의 제조방법 - Google Patents

레지스트용 박리제조성물 및 반도체장치의 제조방법 Download PDF

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KR20100131407A
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하야토 이와모토
가즈미 아사다
토모코 스즈키
도시타카 히라가
데츠오 아오야마
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소니 주식회사
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Abstract

드라이에칭 후의 포토레지스트 잔류물 및 폴리머의 제거가 용이하고, 더욱이, 저유전율 절연막을 침식, 산화하지 않는 성분조성의 레지스트용 박리제(剝離劑) 조성물을 제공한다.
레지스트용 박리제조성물의 일례는, 술파민산 5.0중량%, H2O 34.7 중량%, 2불화1수소 암모늄 0.3중량%, N,N디메틸 아세트아미드 30중량% 및 디에틸렌 글리콜모노 n부틸에테르 30중량%로 이루어지는 레지스트용 박리제 조성물이다. 또, 레지스트용 박리제 조성물의 다른 예는, 1-히드록시에틸리덴-1, 1-디포스폰산 3.0중량%, 불화암모늄 0.12중량%, H2O 48.4중량%, 디에틸렌 글리콜모노 n부틸에테르 48.5중량%로 이루어지는 레지스트용 박리제 조성물이다. 본 레지스트용 박리제 조성물은, 주로 레지스트 마스크를 애싱 처리한 후에 레지스트 잔류물 및 부생(副生)폴리머의 제거를 위한 약액(藥液) 세정(洗淨) 처리액으로서 사용된다.

Description

레지스트용 박리제조성물 및 반도체장치의 제조방법{Separation-material composition for photo-resist and manufacturing methods of semiconductor device}
본 발명은, 레지스트용 박리제조성물 및 반도체장치의 제조방법에 관하여, 더욱 상세히는, 예를 들면 반도체기판 상에 금속배선을 형성할 때, 절연막의 드라이에칭 후에 잔존하는 레지스트막, 레지스트 잔류물 및 부생성물인 폴리머의 잔류물를 박리제거하기 위해 사용하는 레지스트용 박리제조성물 및 레지스트용 박리제조성물을 이용한 반도체장치의 제조방법에 관한 것이다.
본 발명은, 특히 동배선과 저유전율 층간절연막으로 구성하는 반도체장치의 배선구조의 형성시에 사용하는 레지스트용 박리제조성물에 관하여, 더욱이는 그와 같은 레지스트용 박리제조성물을 이용한 반도체장치의 제조방법에 관한 것이다.
근래, 반도체장치의 고집적화에 수반하여, 회로 형성시에 요구되는 배선의 가공치수는, 미세화의 일변도로 나아가고 있고, 또한 배선의 다층화도 진행되고 있다. 또한, 고집적화와 동시에 저소비전력화 및 동작의 고속화 등도 요구되고 있다.
배선의 미세화 및 배선피치의 축소화에 의해 일어나는 배선저항 및 배선용량의 증대는, 반도체장치의 동작속도의 열화 및 소비전력의 증대를 초래한다. 따라서, 고집적화, 저소비전력화 및 동작고속화의 요구를 충족하기 위해서는, 전기 저항이 낮은 동(銅)을 배선재료로 하고, 저유전율막을 층간 절연막으로 한 다층배선이 필요 불가결하게 된다.
그래서, 배선간 절연막이나 층간 절연막의 절연막재료로서, 현재 널리 이용되고 있는 화학기상성장(CVD)법이나 스핀온 도포법으로 성막한 산화실리콘막에 대신하여, 불소를 함유하는 산화실리콘막이나, 탄소를 함유한 산화실리콘막 수소 실세스키옥산, 메틸 실세스키옥산, 폴리아릴에테르, 테프론(등록상표) 등의 저유전율재료를 이용하는 것이 검토되고 있다. 이하, 이들의 저유전율 재료로 형성되는 절연막을 저유전율 절연막(Low-k막)이라고 한다.
또, 배선재료에는, 현재 널리 이용되고 있는 알루미늄을 주성분으로 하는 Al배선에서, 전기저항이 낮은 동을 주성분으로 하는 Cu배선을 이용하는 것이 검토되고 있다. 동배선은, 에칭가공이 Al배선에 비하여 어려우므로, 다마신(damascene)법이라고 불리는 기술에 의해 가공되고 있다.
다마신법은, 싱글 다마신·프로세스와 듀얼 다마신·프로세스로 대별된다.
싱글 다마신·프로세스란, 단층의 배선을 형성할 때에 주로 적용되는 프로세스이며, 미리, 소정의 배선패턴의 배선홈을 절연막에 형성하고, 이어서 금속층을 절연막 상에 퇴적시켜 배선홈을 묻고, 도체층을 형성한다. 이어서, 기지의 CMP 등의 임의의 연마방법에 의해 금속막을 연마하여 절연막을 노출시키고, 또한 절연막면을 평탄화함으로써 묻어넣는 배선을 형성하는 기술이다.
예를 들면, 도 10a에 나타내는 바와 같이, 트랜지스터 등의 소자가 형성된 반도체기판(92) 상에 절연막(94)을 성막하고, 계속해서 에칭·스토퍼층(96), 저유전율 절연막(98) 및 캡 절연막(100)을 순차 성막한다. 이어서, 포토 리소그래피처리 및 에칭가공에 의해 캡 절연막(100) 및 저유전율 절연막(98)을 에칭하여 배선홈(102)을 형성한다. 계속하여, 배리어금속막(104)/도금용 Cu박막(106)을 캡 절연막(100) 상에 퇴적하고, 다시 Cu층을 퇴적한다. 이어서, Cu층 및 배리어금속막(104)/도금용 Cu박막(106)을 CMP법 등에 의해 연마하고, 배선홈(102) 내에 Cu 묻어넣는 배선(108)을 형성한다.
듀얼 다마신·프로세스는, 하층배선과 상층배선으로 이루어지는 다층 배선구조를 형성할 때에 적용된다. 하층배선에 접속하는 콘택트홀과, 이것에 접속하는 배선홈을 드라이에칭에 의해 절연막층에 형성하고, 이어서 콘택트홀과 배선홈을 금속층으로 묻어 넣는다. 금속막을 연마하여, 콘택트홀을 묻어넣은 하층배선에 접속하는 콘택트플러그와, 배선홈을 묻어넣은 상층배선을 동시에 형성한다.
예를 들면, 도 10b에 나타내는 바와 같이, 예를 들면 싱글 다마신법에 의해 형성한 Cu 묻어넣는 배선(108) 상에, 순차 에칭·스토퍼층(110), 저유전율 절연막(112), 에칭·스토퍼층(114), 저유전율 절연막(116) 및 캡 절연막(118)을 성막한다.
이어서, 캡 절연막(118), 저유전율 절연막(116), 에칭·스토퍼층(114), 저유전율 절연막(112) 및 에칭·스토퍼층(110)을 에칭하여, 접속구멍(119)을 개구하고, 다시 캡 절연막(118) 및 저유전율 절연막(116)을 에칭하여 배선홈(121)을 개구한다.
계속하여, 배리어금속막(104)/도금용 Cu박막(122)을 캡 절연막(118) 상에 퇴적시키고, 다시 Cu층을 퇴적시킨다. 계속하여, Cu층, 배리어금속막(120)/도금용 Cu박막(122)을 CMP법 등에 의해 연마하고, Cu묻어넣는 배선(108)을 형성한다.
그런데, 다마신·프로세스에서는, 절연막을 에칭한 후에 레지스트마스크를 애싱처리하여 제거하는 것이지만, 애싱처리 후에 레지스트 잔류물 및 부생성물인 폴리머가 잔존한다. 이들 레지스트 잔류물 및 폴리머를 제거하지 않으면, 상하배선패턴 사이의 저항치가 높게 되거나, 동일배선층의 배선 사이에서 리크전류가 증가하거나 하는 등의 문제가 발생한다.
그래서, 알칼리성 박리제나, 불소화합물을 주성분으로 한 박리액을 사용하여 약액세정처리를 실시하고, 잔존하는 레지스트 잔류물 및 부생폴리머를 제거하고 있다.
그러나, 저유전율 절연막은, 알칼리성의 약액에 의해 용이하게 산화, 침식되고, 또 급흡성이 높아져서 유전율이 상승할 가능성이 있다. 따라서, 알칼리성 박리액을 사용하면, 저유전율 절연막의 특성이 열화하여, 소망으로 하는 반도체장치의 성능이 얻어지지 않는 다는 문제가 있었다.
한편, 불소이온을 함유하는 박리제를 사용하는 경우에는, 에칭, 애싱공정에서 산화된 저유전율막이, 불소이온을 함유하는 박리제에 의해 침식, 에칭된다. 이것에 의해, 배선패턴의 가공치수가 변화하여, 상하 좌우의 인접하는 배선 사이에서 단락이 발생한다는 문제가 있었다.
또, 상기 다마신·프로세스에 있어서, 절연막으로서 저유전율 절연막 상에 산화실리콘막을 가지는 적층구조를 사용한 경우, 저유전율 절연막이 선택적으로 침식, 에칭됨으로써, 배선홈이 차양(庇) 형태의 측벽을 가지게 되고, 배선금속의 확산방지를 목적으로 한 배리어 금속층의 부착이 불충분하게 되어, 배선금속이 절연막 내에 확산한다는 문제가 있었다.
또, 도금용 Cu박막의 커버리지 불량에 의해 Cu가 퇴적하지 않는 보이드가 발생한다는 문제도 있었다.
예를 들면, 싱글 다마신·프로세스에서는, 배선홈(102)을 형성한 후, 박리제를 사용하여 세정처리 하였을 때, 도 11a의 원형부분에 나타내는 바와 같이, 저유전율 절연막(98)이 침식되어서 후퇴하고, 배선홈(102)의 차양 부분이 확대한다.
그 결과, 배리어 금속막(104)/도금용 Cu박막(106)의 커버리지가 나빠지고, 배선홈 내에서 Cu가 퇴적하지 않은 보이드(126)가 발생하거나, Cu가 저유전율 절연막(98)에 확산한다는 문제가 발생하였다.
또, 듀얼 다마신·프로세스에도, 싱글 다마신·프로세스와 동일한 문제가 있었다.
듀얼 다마신·프로세스에서는, 콘택트홀(119) 또는 배선홈(121)을 형성한 후, 박리제를 사용하여 세정처리하였을 때, 도 11b의 화살표 A로 나타내는 바와 같이, 저유전율 절연막(112, 116)이 침식되어서 후퇴한다.
그 결과, 배리어 금속막(120)/도금용 Cu박막(122)의 커버리지가 나빠져서, 화살표 B로 나타내는 바와 같이, 콘택트홀내 및 배선홈 내에서 Cu가 퇴적하지 않은 보이드(128)가 발생하거나, Cu가 저유전율 절연막(112, 116)에 확산한다는 문제가 발생하였다.
이 문제는, 싱글 다마신·프로세스 및 듀얼 다마신·프로세스에서, 하드마스크 형성층을 성막하고, 하드마스크 형성층 상에 레지스트 마스크를 형성한 후, 레지스트 마스크의 패턴을 하드마스크 형성층에 전사하여 얻은 하드마스크를 사용하여, 절연막을 에칭한 경우에도 해당하는 문제이다.
또, 예를 들면 듀얼 다마신·프로세스에 의해, 저유전율 절연막 내에 Cu를 묻어넣은 묻어넣는 배선구조를 형성+할 때, 레지스트 마스크의 제거에 있어서, 종래, 널리 이용되어 온 아민계 약액, 예를 들면 EKC사 제조의 약액, EKC525를 사용하면, 도 19a에 나타내는 바와 같이, 콘택트홀(119) 및 배선홈(121)에서 노출하는 저유전율 절연막(112, 116)의 일부c가 변질하여 유전율이 증가한다.
또, 종래의 NH4F계 약액을 적용하면, 도 19b에 나타내는 바와 같이, 저유전율 절연막(112, 116)이 침식되어서 후퇴하고, 에칭스토퍼층(114) 및 캡 절연막(118)이 길게 나온 차양 형태가 형성된다. 이 때문에, 커버리지가 악화하여 배리어 금속막(120) 및 도금용 Cu박막(122)이 퇴적할 수 없는 영역이 생긴다. 이 결과, Cu가 저유전율 절연막 내에 확산하거나, Cu의 보이드(D)가 형성되거나 하여, 배선신뢰성이 악화하고, 불량품의 발생율이 높아진다.
상술과 같이, 알칼리성 박리제가 저유전율 절연막을 침식한다는 결점을 가지므로, 알칼리성 박리제에 대신하는 것으로서, 카르본산계의 산을 주성분으로 한 산성박리제가 시판되고 있다.
또, 산성박리제로서 포스폰산염을 주성분으로 하는 박리제도 시판되고 있다. 예를 들면 일본 특개2000-258924호 공보는, 산화제, 포스폰산계 킬레이트제 및 수용성 불소화합물을 가지는 레지스트용 박리제조성물 및 레지스트의 박리방법을 제안하고 있다.
더욱이는, 일본 특개2001-345303호 공보는, 유기알칼리와 착화제를 함유하는 표면처리제에 있어서, 착화제로서 포스폰산염을, 유기용매로서 유기알칼리를 사용한 것을 제안하고 있다.
[특허문헌 1]
일본 특개2000-258924호 공보(제 2페이지)
[특허문헌 2]
일본 특개2001-345303호 공보(제 3페이지)
그러나, 종래의 산성박리액은, 각각 이하에 설명하는 바와 같이, 실용화 상에서 문제가 있었다.
카르본산계의 산을 주성분으로 하는 산성박리제 및 포스폰산계 킬레이트제를 가지는 산성박리제는, 레지스트의 박리성이 낮고, 실제의 생산공정에서 만족할 수 있는 박리효과를 얻는 것이 어려운 것이다.
또, 착화제로서 포스폰산염을 가지는 산성박리제는, pH가 9 이상의 알칼리영역에서 사용하는 것이 필요하기 때문에, 저유전율막이 알칼리영역의 분위기에 의해 변질할 우려가 있다는 문제가 있었다. 또, 포스폰산염의 농도가 1∼1000 중량 ppm으로 극히 저농도이기 때문에, 레지스트 박리능력 및 폴리머 제거능력이 낮다고 여겨지고, 실제의 생산공정에서 만족할 수 있는 박리효과를 얻는 것이 어렵다.
이상의 설명에서는, 다마신·프로세스를 예로 들어서 레지스트용 박리제조성물의 문제점을 설명하였으나, 이것은 다마신·프로세스에 한하지 않고 레지스트 마스크의 일반적인 제거에 해당하는 문제이다.
그래서, 본 발명의 목적은, 드라이에칭 등에 사용한 레지스트 마스크의 레지스트 잔류물 및 부생폴리머의 제거가 용이하고, 더욱이 저유전율 절연막을 산화, 침식하지 않는 성분조성으로 이루어지는 레지스트용 박리제조성물 및 그것을 사용한 반도체장치의 제조방법을 제공하는 것이다.
본 발명자 등은, 상기 목적을 달성하기 위해, 여러 가지의 검토와 실험을 거듭하여, 이하와 같은 결론을 얻었다.
(1) 저유전율 절연막을 침식하는 알칼리성 박리제에 대신하여 산성박리제를 사용하는 것이 필요하지만, 종래의 산성박리제는 레지스트의 박리성이 낮다. 그래서, 종래의 카르본산계 또는 옥살산에 대신하는 산을 찾은 결과, 술파민산 및 포스폰산이 극히 유효한 것을 발견하였다. 술파민산 또는 포스폰산을 주성분으로 함으로써, 유전율의 상승이나, 부식, 에칭 등의 저유전율 절연막의 성능열화를 억제하면서 레지스트 및 폴리머를 박리할 수 있다.
술파민산 또는 포스폰산의 함유량은 0.1중량% 이상 20중량% 이하가 바람직하고, 0.5중량% 이상 15중량% 이하인 것이 더욱 바람직하다.
0.1중량% 미만에서는, 레지스트막, 레지스트 잔류물 및 폴리머의 박리제거성이 저하하고, 30중량%를 초과하면, 배선재료 등이나 저유전율 절연막 등에 대한 부식성이 강하게 되기 때문에 바람직하지 않다.
(2) 레지스트 및 폴리머에 대하여 뛰어난 용해 제거능력을 가지는 수용성 유기용매를 병용함으로써, 더욱 레지스트 및 폴리머의 제거성이 높아진다.
수용성 유기용매는, 단미(單味)의 종류라도, 또 2종류 이상의 조합이라도 좋다. 수용성 유기용매의 함유량은, 30중량% 이상 95중량% 이하인 것이 바람직하고, 50중량% 이상 90중량% 이하가 특히 바람직하다. 수용성 유기용매의 함유량이 30중량% 미만에서는, 레지스트, 레지스트 잔류물 및 폴리머의 제거성이 저하하고, 95중량%를 초과하면, 술파민산 또는 포스폰산의 농도가 상대적으로 저하하여, 레지스트, 레지스트 잔류물 및 폴리머의 용해제거성이 저하하여, 바람직하지 않다.
(1)과 (2)를 갖추는 레지스트용 박리제조성물은, 술파민산 또는 포스폰산에 의해 저유전율 절연막의 침식, 성능저하를 억제하면서 레지스트 및 폴리머를 박리하고, 또한 박리한 레지스트 및 폴리머를 수용성 유기용매에 의해 효과적으로 용해 제거할 수 있다.
(3) 불화수소산과 금속을 함유하지 않는 염기로부터 생성하는 염(이하, 본 발명의 특정염이라고 한다)을 함유시킴으로써, 더욱, 레지스트 및 폴리머의 박리성을 높일 수 있다.
본 발명의 특정염의 함유량은 0.01중량% 이하가 바람직하고, 0.05중량% 이상 5중량% 이하가 특히 바람직하다. 0.01중량% 미만에서는, 레지스트막 및 레지스트 잔류물의 박리제거성의 향상의 효과가 없고, 10중량%를 초과하면, 배선재료나 저유전율 절연막 등에 대하여 부식성이 강해지므로, 바람직하지 않다.
제 1발명에 관계되는 레지스트용 박리제조성물
상기 목적을 달성하기 위해, 상술한 지식에 의거하여, 본 발명에 관계되는 레지스트용 박리제조성물(이하, 제 1발명이라고 한다)은, 레지스트 패턴을 가지는 레지스트 마스크를 하지층 상에 형성하고, 이어서 상기 레지스트 마스크를 사용하여 상기 하지층을 처리한 후에 상기 레지스트 마스크를 제거할 때에 사용하는 레지스트용 박리제조성물에 있어서,
적어도 술파민산(NH2SO3H)과 물을 함유하는 것을 특징으로 하고 있다.
제 1 및 후술의 제 2발명에 관계되는 레지스트용 박리제조성물은, 레지스트 마스크가 회화(灰化)처리에 의해 제거할 수 있는 레지스트재로 형성되어 있는 한, 그 조성에 제약없이 적용할 수 있고, 특히 반도체장치의 제조과정에서, 드라이에칭, 애싱 후의 레지스트 마스크, 레지스트 잔류물 및 부생폴리머를 효과적으로 박리 제거하고, 또한 동배선이나 절연막, 특히 Low-k막에 대하여 뛰어난 방식성을 가지고 있다.
제 1발명에 관계되는 레지스트용 박리제조성물에서는, 술파민산을 함유함으로써, 레지스트 마스크의 잔류물 및 부생폴리머의 박리가 용이하게 된다. 또, 박리한 레지스트 마스크의 잔류물 및 부생폴리머를 레지스트용 박리제조성물의 물에 용해 내지 현탁시킬 수 있다.
적합하게는, 술파민산의 함유량이 0.1중량% 이상 20중량% 이하이다.
제 1발명의 적합한 실시형태에서는, 또한 수용성 유기용매를 함유하고, 수용성 유기용매의 함유량이 30중량% 이상 95중량% 이하이다. 수용성 유기용매는, 단독이라도, 또 2종류 이상의 유기용매의 조합이라도 좋다.
이것에 의해, 박리한 레지스트 마스크의 잔류물 및 부생폴리머의 용해가 진행하고, 박리제거가 용이하게 된다.
제 1발명의 레지스트용 박리제조성물에 함유시키는 수용성 유기용매로서, 예를 들면 아미드류, 필로리돈류, 알킬요소류, 술폭시드류, 이미다조리디논류, 다가알코올류 및 그 유도체, 락톤류, 카르본산 유도체류 등을 들 수 있다.
제 1발명에 관계되는 레지스트용 박리제조성물에서 수용성 유기용매에 사용되는 아미드류로서는, N-메틸포름아미드, N, N-디메틸포름아미드, N-에틸포름아미드, N, N-에틸포름아미드, N-메틸아세트아미드, N, N-디메틸아세트아미드, N, N-디에틸아세트아미드 등을 들 수 있다.
필로리돈류로서는, N-메틸-2-필로리돈, N-에틸-2-필로리돈, N-히드록시에틸-2-필로리돈, N-시클로헥실-2-필로리돈 등을 들 수 있다.
알킬뇨소류로서는, 테트라메틸뇨소, 테트라에틸뇨소 등을 들 수 있다.
술폭시드류로서는, 디메틸술폭시드, 디에틸술폭시드 등을 들 수 있다.
이미다조리디논류로서는, 1, 3-디메틸-2-이미다조리2-이미다조리디논, 1, 3-디에틸-2-이미다조리디논 등을 들 수 있다.
다가알코올류 및 그 유도체로서는, 에틸렌글리콜, 에틸렌글리콜 모노메틸에테르, 에틸렌글리콜 모노메틸에테르, 에틸렌글리콜 모노프로필에테르, 에틸렌글리콜 모노프로필에테르, 에틸렌글리콜 모노부틸에테르, 에틸렌글리콜 모노메틸에테르 아세테이트, 에틸렌글리콜 모노메틸에테르 아세테이트, 에틸렌글리콜 모노부틸에테르 아세테이트, 디에틸렌글리콜, 에틸렌글리콜 모노메틸에테르, 디에틸렌글리콜 모노에틸에테르, 디에틸렌글리콜 모노프로필에테르, 디에틸렌글리콜 모노부틸에테르, 디에틸렌글리콜 모노메틸에테르 아세테이트, 디에틸렌글리콜 모노에틸에테르 아세테이트, 디에틸렌글리콜 모노부틸에테르 아세테이트, 트리에틸렌글리콜 모노메틸에테르, 프로필렌글리콜 모노에틸에테르, 프로필렌글리콜 모노프로필에테르, 프로필렌글리콜 모노부틸에테르, 디프로필렌글리콜 모노메틸에테르 아세테이트, 디프로필렌글리콜 모노에틸에테르 아세테이트, 디프로필렌글리콜 모노프로필에테르 아세테이트, 디에틸렌글리콜 모노부틸에테르 아세테이트, 디에틸렌글리콜 디메틸에테르, 디에틸렌글리콜 디프로필에테르, 디에틸렌글리콜 디부틸에테르, 디프로필렌글리콜 디메틸에테르, 디프로필렌글리콜 디에틸에테르, 디프로필렌글리콜 디프로필에테르, 디프로필렌글리콜 디부틸에테르 등을 들 수 있다.
락톤류로서는, Υ-부티로락톤, σ-바렐로락톤 등을 들 수 있다.
카르본산 유도체류로서는, 초산메틸, 초산에틸, 젖산메틸, 젖산에틸 등을 들 수 있다.
제 1발명의 적합한 실시형태에서는, 또한 불화수소산과 금속을 포함하지 않는 염기로부터 생성되는 염((이하, 제 1발명의 특정염이라고 한다)을 함유하고, 제 1발명의 특정염의 함유량은 0.01중량% 이상 10중량% 이하이다.
적합하게는, 불화수소산과 금속을 포함하지 않는 염기로부터 생성되는 염은, 불화수소산과 금속을 포함하지 않는 염기의 몰 비율이 1:0.1 이상 1:10 이하이다.
이것에 의해, 레지스트 마스크의 잔류물 및 부생폴리머의 박리성이, 더욱 향상한다.
금속을 포함하지 않는 염기로서는, 예를 들면 히드록실아민류, 제 1급, 제 2급 혹은 제 3급의 지방족아민, 지환식아민, 방향족아민, 복소환식아민 등의 유기아민, 암모니아, 저급알킬 제 4급 암모늄염기 등을 들 수 있다.
레지스트용 박리제조성물에서 사용되는 히드록실아민류로서는, 히드록실아민, N, N-디에틸 히드록시아민 등을 들 수 있다.
지방족 제 1급아민으로서는, 메틸아민, 에틸아민, 프로필아민, 부틸아민, 모노에탄올아민, 모노이소프로판올아민, 2-(2-아미노에틸아미노)에탄올 등을 들 수 있다.
지방족 제 2급아민으로서는, 디메틸아민, 디에틸아민, 디프로필아민, 디부틸아민, 디에탄올아민, 디이소프로판올아민, N-메틸에탄올아민, N-에틸에탄올아민 등을 들 수 있다.
제 3급아민으로서는, 트리메틸아민, 트리에틸아민, 트리프로필아민, 트리부틸아민, 트리에탄올아민, N, N-디에틸에탄올아민, N-메틸에탄올아민, N-에틸에탄올아민 등을 들 수 있다.
지환식아민으로서는, 시클로헥실아민, 디시클로헥실아민 등을 들 수 있다.
방향족아민으로서는, 벤질아민, 디벤질아민, N-메틸벤질아민, N-에틸벤질아민, N, N-디메틸벤질아민, N, N-에틸벤질아민 등을 들 수 있다.
복소환식아민으로서는, 피롤, 피롤리딘, 피리딘, 몰포린, 피라진, 피페리딘, 옥사졸, 티아졸 등을 들 수 있다.
저급알킬 제 4급 암모늄염기로서는, 테트라메틸암모늄 히드록시드, 테트라에틸암모늄 히드록시드, 트리(2-히드록시에틸) 암모늄 히드록시드 등을 들 수 있다.
제 1발명에 관계되는 레지스트용 박리제조성물을 사용하여 세정하는 반도체장치의 제조방법
본 발명에 관계되는 반도체장치의 제조방법(이하, 제 1발명방법이라고 한다)은, 레지스트 패턴을 가지는 레지스트 마스크를 하지층 상에 형성하고, 이어서 상기 레지스트 마스크를 사용하여 상기 하지층을 처리하는 공정과,
상기 처리한 하지층을 레지스트용 박리제조성물에 의해 세정처리하여, 상기 레지스트 마스크의 잔류물 및 부생폴리머의 적어도 어느 것을 박리, 제거하는 세정처리공정을 가지며,
상기 레지스트용 박리제조성물로서는, 적어도 술파민산(NH2SO3H)과 물을 함유하는 레지스트용 박리제조성물을 사용하는 것을 특징으로 하고 있다.
본 발명에 관계되는 다른 반도체장치의 제조방법(이하, 제 2발명방법이라고 한다)은, 레지스트 패턴을 가지는 레지스트 마스크를 하지층 상에 형성하고, 이어서 상기 레지스트 마스크를 사용하여 상기 하지층을 처리하는 공정과,
회화처리를 실시하여 상기 레지스트 마스크를 제거하는 회화처리공정과,
상기 처리한 하지층을 레지스트용 박리제조성물에 의해 세정처리하여, 상기 레지스트 마스크의 잔류물 및 부생폴리머의 잔류물의 적어도 어느 것을 박리, 제거하는 세정처리공정을 가지며,
상기 레지스트용 박리제조성물로서는, 적어도 술파민산(NH2SO3H)과 물을 함유하는 레지스트용 박리제조성물을 사용하는 것을 특징으로 하고 있다.
제 1발명방법에서는, 레지스트 마스크를 회화처리하지 않고, 제 1발명에 관계되는 레지스트용 박리제조성물에 의해 레지스트 마스크 및 부생폴리머를 제거한다. 한편, 제 2발명방법에서는, 레지스트 마스크를 회화처리에 의해 대부분을 제거하고, 이어서 제 2발명에 관계되는 레지스트용 박리제조성물에 의해 레지스트 마스크의 잔류물 및 부생폴리머를 제거한다.
제 1 및 제 2발명방법에서는, 레지스트 마스크의 사용목적은 묻지 않고, 즉, 드라이에칭 시의 에칭마스크로서 사용하여도 좋고, 또 이온주입을 위한 마스크로서 사용하여도 좋다.
하지층을 처리하는 공정은, 예를 들면, (1)하지층으로서 반도체기판 상에 절연막을 성막하고, 이어서 레지스트 마스크로서 배선홈 또는 접속구멍의 레지스트 패턴을 가지는 레지스트 마스크를 절연막 상에 형성하고, 절연막을 드라이 에칭하여, 소정의 패턴을 가지는 배선홈 또는 접속구멍을 형성하는 공정이어도, (2)하지층으로서 하층배선 상에 금속확산 방지효과도 가지는 에칭·스토퍼층을 성막하고, 이어서 레지스트 마스크로서 접속구멍의 레지스트 패턴을 가지는 레지스트 마스크를 에칭·스토퍼층 상에 형성하고, 계속해서 에칭·스토퍼층을 드라이 에칭하여, 하층 배선에 도달하는 접속구멍을 에칭·스토퍼층에 형성하는 공정이어도, (3)하지층으로서 반도체기판상에 금속막을 성막하고, 이어서 레지스트 마스크로서 배선의 레지스트 패턴을 가지는 레지스트 마스크를 금속막 상에 형성하고, 계속해서 금속막을 드라이 에칭하여 소정의 패턴을 가지는 배선을 형성하는 공정이라도 좋다.
하지층을 처리하는 공정에서, 절연막은 예를 들면 산화실리콘막, 저유전율 절연막, 또는 저유전율 절연막을 가지는 적층절연막 등이며, 금속확산 방지효과를 가지는 에칭·스토퍼층은, 질화실리콘막 또는 탄화실리콘막이며, 금속막은 알루미늄막 또는 알루미늄 합금막이다.
또한, 제 1 및 제 2발명방법의 기술적사상은, 하드마스크를 사용한 에칭가공에도 적용할 수 있다.
즉, 본 발명에 관계되는 반도체장치의 또 다른 제조방법(이하, 제 3발명방법이라고 한다)은, 하지층 상에 하드마스크 형성층을 성막하는 공정과,
레지스트 패턴을 가지는 레지스트 마스크를 상기 하드마스크 형성층 상에 형성하고, 이어서 상기 레지스트 마스크를 사용하여 상기 하드마스크 형성층을 에칭하고, 상기 레지스트 패턴을 전사한 하드마스크를 형성하는 공정과,
이어서 상기 하드마스크를 사용하여 상기 하지층을 처리하는 공정과,
상기 처리한 하지층을 레지스트용 박리제조성물에 의해 세정처리하여, 상기 레지스트 마스크의 잔류물 및 부생폴리머의 적어도 어느 것을 박리, 제거하는 세정처리공정을 가지며, 상기 레지스트용 박리제조성물로서, 적어도 술파민산(NH2SO3H)과 물을 함유하는 레지스트용 박리제조성물을 사용하는 것을 특징으로 하고 있다.
제 2발명에 관계되는 레지스트용 박리제조성물
상술한 지식에 의거하여, 본 발명에 관계되는 다른 레지스트용 박리제조성물(이하, 제 2발명이라고 한다)은, 레지스트 패턴을 가지는 레지스트 마스크를 하지층 상에 형성하고, 이어서 상기 레지스트 마스크를 사용하여 상기 하지층을 처리한 후에 상기 레지스트 마스크를 제거할 때에 사용하는 레지스트용 박리제조성물에 있어서,
적어도 포스폰산(H2PHO3)과 수용성 유기용매를 함유하는 수용액인 것을 특징으로 하고 있다.
제 2발명에 관계되는 레지스트용 박리제조성물에서는, 포스폰산을 함유함으로써, 레지스트 마스크의 잔류물 및 부생폴리머의 박리가 용이하게 된다. 또, 박리한 레지스트 마스크의 잔류물 및 부생폴리머를 레지스트용 박리제조성물의 물에 용해 내지 현탁시킬 수 있다.
제 2발명의 적합한 실시형태에서는, 포스폰산의 함유량이 0.1중량% 이상 30중량% 이하이고, 수용성 유기용매의 함유량이 30중량% 이상 95중량% 이하이다. 이것에 의해, 박리한 레지스트 마스크의 잔류물 및 부생폴리머의 용해가 진행하고, 박리제거가 용이하게 된다.
제 2발명에 관계되는 레지스트용 박리제조성물에서 이용하는 수용성 유기용매는, 제 1발명에 관계되는 레지스트용 박리제조성물에서 이용하는 수용성 유기용매와 같다. 또 수용성 유기용매는, 제 1발명과 동일하게, 단독이라도, 또 2종류 이상의 유기용매의 조합이라도 좋다.
제 2발명에 관계되는 레지스트용 박리제조성물은, 포스폰산 및 수용성 유기용매를 함유하는 수용액인 것에 의해, 종래의 레지스트용 박리제조성물에 비하여, 다마신·프로세스에 의해 배선구조를 형성할 때, 드라이에칭을 행한 후의 레지스트막의 제거 및 애싱처리 후의 레지스트의 잔류물 및 폴리머의 제거가 보다 한층 효과적이며, 더구나 동배선이나 절연막, 특히 저유전율막에 대하여 뛰어난 방식성을 가진다.
또, 제 2발명에 관계되는 레지스트용 박리제조성물은, 종래의 알루미배선의 형성에 있어서도, 종래의 레지스트용 박리제조성물에 비하여, 드라이에칭 후의 세정, 산화막의 드라이에칭 후의 세정에 있어서, 레지스트막 및 레지스트 잔류물의 제거성능이 높다.
제 2발명의 적합한 실시형태에서는, 포스폰산(H2PHO3)과 수용성 유기용매를 함유하는 수용액에 더하여, 또한, 불화수소산과 금속을 포함하지 않는 염기(이하, 제 2발명의 특정염이라고 한다)로부터 생성되는 염을 함유한다. 제 2발명의 특정염은, 불화수소산과 금속을 포함하지 않는 염기의 몰 비율이 1:0.1 이상 1:10 이하이며, 또, 불화수소산과 금속을 포함하지 않는 염기로부터 생성되는 염의 함유량은 0.01중량% 이상 10중량% 이하이다.
또한, 제 2발명에 관계되는 레지스트용 박리제조성물에서 이용하는 제 2발명의 특정염은, 제 1발명에 관계되는 레지스트용 박리제조성물에서 이용하는 제 1발명의 특정염과 같다.
제 2발명에 관계되는 레지스트용 박리제조성물을 사용하여 세정하는 반도체장치의 제조방법
본 발명에 관계되는 반도체장치의 또 다른 제조방법(이하, 제 4발명방법이라고 한다)은, 레지스트 패턴을 가지는 레지스트 마스크를 하지층 상에 형성하고, 이어서 상기 레지스트 마스크를 사용하여 상기 하지층을 처리하는 공정과,
상기 처리한 하지층을 레지스트용 박리제조성물에 의해 세정처리하여, 상기 레지스트 마스크의 잔류물 및 부생폴리머의 적어도 어느 것을 박리, 제거하는 세정처리공정을 가지며,
상기 레지스트용 박리제조성물로서, 적어도 포스폰산(H2PHO3)과 수용성 유기용매를 함유하는 수용액인 레지스트용 박리제조성물을 사용하는 것을 특징으로 하고 있다.
본 발명에 관계되는 반도체장치의 또 다른 제조방법(이하, 제 5발명방법이라고 한다)은, 레지스트 패턴을 가지는 레지스트 마스크를 하지층 상에 형성하고, 이어서 상기 레지스트 마스크를 사용하여 상기 하지층을 처리하는 공정과,
회화처리를 실시하여 상기 레지스트 마스크를 제거하는 회화처리공정과,
상기 처리한 하지층을 레지스트용 박리제조성물에 의해 세정처리하여, 상기 레지스트 마스크의 잔류물 및 부생폴리머의 잔류물의 적어도 어느 것을 박리, 제거하는 세정처리공정과를 가지며,
상기 레지스트용 박리제조성물로서, 적어도 포스폰산(H2PHO3)과 수용성 유기용매를 함유하는 수용액인 레지스트용 박리제조성물을 사용하는 것을 특징으로 하고 있다.
제 4발명방법에서는, 레지스트 마스크를 회화처리하지 않고, 제 2발명에 관계되는 레지스트용 박리제조성물에 의해 레지스트 마스크 및 부생폴리머를 제거한다. 한편, 제 5발명방법에서는, 레지스트 마스크를 회화처리에 의해 대부분을 제거하고, 이어서 제 2발명에 관계되는 레지스트용 박리제조성물에 의해 레지스트 마스크의 잔류물 및 부생폴리머를 제거한다.
제 4 및 제 5발명방법에서는, 레지스트 마스크의 사용목적은 상관없이, 즉, 드라이에칭 시의 에칭마스크로서 사용하여도 좋고, 또 이온 주입을 위한 마스크로서 사용하여도 좋다.
제 4 및 제 5발명방법의 하지층을 처리하는 공정은, 예를 들면, (1) 하지층으로서 반도체기판 상에 절연막을 성막하고, 이어서 레지스트 마스크로서 배선홈 또는 접속구멍의 레지스트 패턴을 가지는 레지스트 마스크를 절연막 상에 형성하고, 절연막을 드라이에칭하여, 소정의 패턴을 가지는 배선홈 또는 접속구멍을 형성하는 공정이어도, (2) 하지층으로서 하층배선 상에 금속확산 방지효과도 가지는 에칭·스토퍼층을 성막하고, 이어서 레지스트 마스크로서 접속구멍의 레지스트 패턴을 가지는 레지스트 마스크를 에칭·스토퍼층 상에 형성하고, 계속해서 에칭·스토퍼층을 드라이에칭하여, 하층 배선에 도달하는 접속구멍을 에칭·스토퍼층에 형성하는 공정이어도, (3) 하지층으로서 반도체기판상에 금속막을 성막하고, 이어서 레지스트 마스크로서 배선의 레지스트 패턴을 가지는 레지스트 마스크를 금속막 상에 형성하고, 계속해서 금속막을 드라이에칭하여 소정의 패턴을 가지는 배선을 형성하는 공정이라도 좋다.
하지층을 처리하는 공정에서, 절연막은 예를 들면 산화실리콘막, 저유전율 절연막, 또는 저유전율 절연막을 가지는 적층절연막 등이며, 금속확산 방지효과를 가지는 에칭·스토퍼층은, 질화실리콘막 또는 탄화실리콘막이며, 금속막은 알루미늄막 또는 알루미늄 합금막이다.
또한, 제 4 및 제 5발명방법의 기술적사상은, 제 6발명방법으로서 하드마스크를 사용한 에칭가공에도 적용할 수 있다.
즉, 본 발명에 관계되는 반도체장치의 또 다른 제조방법(이하, 제 6발명방법이라고 한다)은, 하지층 상에 하드마스크 형성층을 성막하는 공정과,
레지스트 패턴을 가지는 레지스트 마스크를 상기 하드마스크 형성층 상에 형성하고, 이어서 상기 레지스트 마스크를 사용하여 상기 하드마스크 형성층을 에칭하고, 상기 레지스트 패턴을 전사한 하드마스크를 형성하는 공정과,
이어서 상기 하드마스크를 사용하여 상기 하지층을 처리하는 공정과,
상기 처리한 하지층을 레지스트용 박리제조성물에 의해 세정처리하여, 상기 레지스트 마스크의 잔류물 및 부생폴리머의 적어도 어느 것을 박리, 제거하는 세정처리공정을 가지며, 상기 레지스트용 박리제조성물로서, 적어도 포스폰산(H2PHO3)과 수용성 유기용매를 함유하는 수용액인 레지스트용 박리제조성물을 사용하는 것을 특징으로 하고 있다.
이하, 첨부도면을 참조하여, 실시형태예에 의거하여 본 발명을 보다 상세히 설명한다.
레지스트용 박리제조성물의 실시형태예 1
본 실시형태예는, 제 1발명에 관계되는 레지스트용 박리제조성물의 실시형태의 일례이다. 본 실시형태예의 레지스트용 박리제조성물은, 술파민산 5.0중량%, H2O 34.7중량%, 2불화1수소 암모늄 0.3중량%, N, N디메틸 아세트아미드 30중량% 및 디에틸렌 글리콜모노 n부틸에테르 30중량%로 이루어지는 레지스트용 박리제조성물이다.
본 실시형태예의 레지스트용 박리제조성물은, 주로 레지스트 마스크를 애싱처리한 후에 레지스트 잔류물 및 부생폴리머 잔류물의 제거를 위한 약액세정 처리액으로서 사용된다.
아민을 주성분으로 하는 종래의 박리제, NH4F를 주성분으로 하는 종래의 박리제, 수산(修酸)을 주성분으로 하는 종래의 박리제 및 본 실시형태예의 레지스트용 박리제조성물에 대하여, 레지스트 잔류물의 제거성, 부생폴리머 잔류물의 제거성, 저유전율 절연막의 흡습성에 의한 성능열화의 유무 및 저유전율 절연막의 후퇴량의 대소를 평가항목으로서 다수회의 시험을 행하고, 표 1에 나타내는 결과를 얻었다.
시료 1 시료 2 시료 3 시료 4
레지스트 잔류물박리
X
O
X
O
폴리머 잔류물
박리
O
O
O
O
저유전율 절연막의 변질(흡습성열화)
X
O
O
O
저유전율 절연막의 후퇴량
O
X
O
O
시료 1:아민을 주성분으로 하는 종래의 레지스트용 박리제조성물
시료 2:NH4F를 주성분으로 하는 종래의 레지스트용 박리제조성물
시료 3:수산을 주성분으로 하는 종래의 레지스트용 박리제조성물
시료 4:실시형태예 1의 레지스트용 박리제조성물
표 1에서 알 수 있는 바와 같이, 본 실시 형태예의 레지스트용 박리제조성물(시료 4)은, 평가항목의 적어도 어느 하나에 결점이 있는 종래의 레지스트용 박리제조성물에 비해, 평가항목 전체에 걸쳐서 우수한 특성을 가지고 있다.
종래의 레지스트용 박리제조성물은, 레지스트 잔류물 및 폴리머잔류물의 제거능력과, 저유전율막의 흡습성이 높아짐에 의한 성능열화 및 후퇴량의 억제를 양립시키는 것은 곤란하였으나, 본 실시형태예의 레지스트용 박리제조성물을 이용함으로써, 레지스트 잔류물 및 폴리머잔류물을 제거하고, 또한, 저유전율막의 흡습성이 높아짐에 의한 성능열화 및 후퇴량의 억제를 양립시킬 수 있다.
레지스트용 박리제조성물의 실시형태예 2
본 실시형태예는 제 1발명에 관계하는 레지스트용 박리제조성물의 실시형태의 다른 예이다. 본 실시형태예의 레지스트용 박리제조성물은, 술파민산 1.0 중량%, H2O 18.8중량%, 2불화 1수소암모늄 0.2중량%, N, N디메틸 아세트 아미드 20중량% 및 디에틸렌 글리콜모노 n부틸에테르 60중량%로 이루어지는 레지스트용 박리제조성물이다.
본 실시형태예의 레지스트용 박리제조성물은 주로 애싱처리대신에, 즉 레지스트 마스크에 의한 하지층의 처리후, 애싱처리를 생략하여 레지스트 마스크 및 부생폴리머를 제거하기 위한 약액세정 처리액으로서 사용된다.
본 실시형태예의 레지스트용 박리제조성물을 사용한 약액세정처리를 행하는 후술의 반도체장치의 제조방법의 실시형태예에서 설명하는 것같이, 본 실시형태의 레지스트용 박리제조성물은 저유전율 절연막에 나쁜 영향을 주지 않도록 하면서, 레지스트 마스크 및 부생폴리머를 완전히 제거할 수 있다.
레지스트용 박리제조성물의 실시형태예 3
본 실시형태예는 제 1발명에 관계하는 레지스트용 박리제조성물의 실시형태의 또 다른 예이다. 본 실시형태예의 레지스트용 박리제조성물은, 술파민산 2.5 중량%, H2O 36.5중량%, 불화1수소 암모늄 1.0중량%, N, N디메틸 아세트아미드 30중량% 및 디에틸렌 글리콜모노 n부틸에테르 30중량%로 이루어지는 레지스트용 박리제조성물이다.
본 실시형태예의 레지스트용 박리제조성물은 주로 레지스트 마스크를 애싱처리한 후에 레지스트 잔류물 및 부생폴리머 잔류물의 제거를 위해 사용하는 약액세정처리액이며, 실시형태예 1의 레지스트용 박리제조성물과 동일한 효과를 나타낸다.
레지스트용 박리제조성물의 실시형태예 4
본 실시형태예는 제 2발명에 관계하는 레지스트용 박리제조성물의 실시형태의 일례이다. 본 실시형태의 레지스트용 박리제조성물은 1-히드록시 에틸리덴-1, 1-디포스폰산 3.0중량%, 불화암모늄 0.12중량%, H2O 48.38중량%, 디에틸렌 글리콜모노 n부틸에테르 30중량%로 이루어지는 레지스트용 박리제조성물이다.
본 실시형태예의 레지스트용 박리제조성물은, 주로 레지스트 마스크를 애싱처리한 후에 레지스트 잔류물 및 부생폴리머 잔류물의 제거를 위한 약액세정 처리액으로서 사용된다.
아민을 주성분으로 하는 종래의 박리제, NH4F를 주성분으로 하는 종래의 박리제, 수산을 주성분으로 하는 종래의 박리제 및 본 실시형태예의 레지스트용 박리제조성물에 대하여, 레지스트 잔류물의 제거성, 부생폴리머 잔류물의 제거성, 저유전율 절연막의 흡습성에 의한 성능열화의 유무 및 저유전율 절연막의 후퇴량의 대소를 평가항목으로서 다수회의 시험을 행하고, 표 2에 나타내는 결과를 얻었다.
시료1 시료2 시료3 시료5
레지스트 잔류물박리 X O X O
폴리머 잔류물박리 O O O O
저유전율 절연막의 변질(흡습성열화) X O O O
저유전율 절연막의 후퇴량 O X O O
시료1: 아민을 주성분으로 하는 종래의 레지스트용 박리제조성물
시료2: NH4F를 주성분으로 하는 종래의 레지스트용 박리제조성물
시료3: 수산을 주성분으로 하는 종래의 레지스트용 박리제조성물
시료5: 실시형태예 4의 레지스트용 박리제조성물
표 2에서 알 수 있는 바와 같이, 본 실시형태예의 레지스트용 박리제조성물(시료 5)은, 평가항목의 적어도 어느 하나에 결점이 있는 종래의 레지스트용 박리제조성물에 비해, 평가항목 전체에 걸쳐서 우수한 특성을 가지고 있다.
종래의 레지스트용 박리제조성물은, 레지스트 잔류물 및 폴리머잔류물의 제거능력과, 저유전율막의 흡습성이 높아짐에 의한 성능열화 및 후퇴량의 억제를 양립시키는 것은 곤란하였으나, 본 실시형태예의 레지스트용 박리제조성물을 이용함으로써, 레지스트 잔류물 및 폴리머잔류물를 제거하고, 또한 저유전율막의 흡습성이 높아짐에 의한 성능열화 및 후퇴량의 억제를 양립시킬 수 있다.
레지스트용 박리제조성물의 실시형태예 5
본 실시형태예는, 제 2발명에 관계하는 레지스트용 박리제조성물의 실시형태의 다른 예이다. 본 실시형태예의 레지스트용 박리제조성물은 1-히드록시 에틸리덴-1, 1-디포스폰산 12.0중량%, 2불화1수소 암모늄 0.17중량%, H2O 27.83중량%, 디에틸렌 글리콜모노 n부틸에테르 30.0중량% 및 N, N디메틸 아세트아미드 30.0중량%로 이루어지는 레지스트용 박리제조성물이다.
본 실시형태예의 레지스트용 박리제조성물은, 주로 애싱처리대신에, 즉 레지스트 마스크에 의한 하지층의 처리후, 애싱처리를 생략하여 레지스트 마스크 및 부생폴리머를 제거하기 위한 약액세정 처리액으로서 사용된다.
본 실시형태예의 레지스트용 박리제조성물을 사용한 약액세정처리를 행하는 후술의 반도체장치의 제조방법의 실시형태예에서 설명하는 것같이, 본 실시형태의 레지스트용 박리제조성물은 저유전율 절연막에 나쁜 영향을 주지 않도록 하면서, 레지스트 마스크 및 부생폴리머를 완전히 제거할 수 있다.
레지스트용 박리제조성물의 실시형태예 6
본 실시형태예는, 제 2발명에 관계하는 레지스트용 박리제조성물의 실시형태의 또 다른 예이다. 본 실시형태예의 레지스트용 박리제조성물은 1-히드록시 에틸리덴-1, 1-디포스폰산 9.0중량%, H2O 42.5중량% 및 디에틸렌 글리콜모노 n부틸에테르 48.5중량%로 이루어지는 레지스트용 박리제조성물이다.
본 실시형태예의 레지스트용 박리제조성물은 주로 레지스트 마스크를 애싱처리한 후에 레지스트 잔류물 및 부생폴리머 잔류물의 제거를 위해 사용하는 약액세정 처리액이며, 실시형태예 4의 레지스트용 박리제조성물과 동일한 효과를 나타낸다.
이하, 제 1발명에 관계하는 레지스트용 박리제조성물을 사용한 반도체장치의 제조방법에 대해서 설명한다. 단, 본 발명방법은, 이들 실시형태예에 제한되는 것은 아니다. 또한, 이하의 실시형태예에서 나타낸, 막종류, 막두께, 성막방법, 기타 수치 등은, 본 발명의 이해를 용이하게 하기 위한 예시이며, 본 발명은 이들 예시에 한정되는 것은 아니다.
반도체장치의 제조방법의 실시형태예 1
본 실시형태예는, 제 2발명방법에 관계하는 반도체장치의 제조방법의 실시형태의 일례이며, 도 1a 에서 c 및 도 2d와 e는, 본 실시형태예의 방법에 따라서 싱글 다마신·프로세스를 실시할 때의 각 공정의 단면도이다.
본 실시형태예에서는, 미리 트랜지스터 등의 반도체소자(도시 생략)가 형성된 반도체기판 상에 싱글 다마신·프로세스에 의해 Cu묻어넣는 배선을 형성한다.
먼저, 도 1a에 나타내는 것같이, 반도체기판(12)에 성막된 절연막(14) 상에, 감압CVD법 등에 의해 질화실리콘(SiN)을 퇴적시켜서 에칭·스토퍼층(16)을 성막하고, 에칭·스토퍼층(16) 상에 CVD법 등에 의해 순차 저유전율(low-k) 절연막(18) 및 캡 절연막(20)을 퇴적시킨다.
다음에, 소망의 배선홈 패턴을 갖는 레지스트 마스크(22)를 형성한다.
다음에, 도 1b에 나타내는 것같이, 레지스트 마스크(22) 상에서 캡 절연막(20) 및 저유전율 절연막(18)을 에칭하고, 에칭·스토퍼층(16)의 표면에서 에칭을 정지시켜서, 배선홈(24)을 형성한다. 이어서, 애싱처리를 실시하여 레지스트 마스크(22)를 박리한다.
애싱처리에 의해 레지스트 마스크(22)를 박리하였을 때, 도 1b에 나타내는 것같이, 레지스트 잔류물이 캡 절연막(20) 상에 잔류하고, 또 폴리머잔류물이 배선홈(24)에 생성한다.
그래서, 본 실시형태예에서는 배선홈 패턴(24)을 형성한 절연막 적층구조에 실시형태예 1의 레지스트용 박리제조성물을 사용한 약액세정처리를 300초간 실시하여 레지스트 잔류물 및 폴리머잔류물를 제거하고, 이어서 통상의 방법에 따라서 순수 린스, 계속해서건조처리를 행한다.
약액세정처리에서 사용하는 레지스트용 박리제조성물은, 술파민산 5.0 중량%, H2O 34.7중량%, 2불화 1수소 암모늄 0.3중량%, N, N디메틸 아세트아미드 30중량% 및 디에틸렌 글리콜모노 n부틸에테르 30중량%로 이루어지는 실시형태예 1의 레지스트용 박리제조성물이다.
본 실시형태예에서는, 실시형태예 1의 레지스트용 박리제조성물을 사용하여 약액세정처리를 행함으로써, 도 1c에 나타내는 것같이, 레지스트 잔류물이 캡 절연막(20) 상에서 또 폴리머잔류물도 배선홈(24)으로부터 거의 완전히 제거된다.
더구나, 종래의 레지스트용 박리제조성물을 사용하였을 때와 같이, 저유전율막의 성능이 열화한다든지 배선홈폭이 확대한다든지 하는 것도 없다.
다음에, 도 2d에 나타내는 바와 같이, 예를 들면, 스퍼터링법에 의해 기판상 전면에 배선금속 확산방지를 목적으로 한 TaN 등의 금속막(26) 및 도금용의 Cu박막(28)을 성막하고, 계속해서, 예를 들면, 도금법에 의해 배선홈(24) 내에 동(Cu) 등의 도전성의 배선층(30)을 퇴적시켜, 배선홈(24)을 묻어 넣는다.
다음에, 도 2e에 나타내는 것같이, 배선홈(24)외에 퇴적한 배선층(30) 및 금속막(26) 및 Cu박막(28)을 CMP법 등에 의해 제거하고, Cu배선(32)을 형성한다.
이상의 공정을 거쳐, 반도체기판(12)상의 절연막(14) 및 에칭·스토퍼층(16)상에 성막된 저유전율 절연막(18) 및 캡 절연막(20)에 채워 넣어진 단층의 Cu묻어넣는 배선(32)을 형성할 수 있다.
본 실시형태예에서 형성한 Cu묻어넣는 배선(32)은, 실시형태예 1의 레지스트용 박리제조성물에 의한 약액세정처리를 실시하고 있으므로, 도 11a에 나타내는 종래의 싱글 다마신법에 의한 Cu묻어넣는 배선과는 달리, 저유전율 절연막이 후퇴하지 않고, 레지스트잔류물 및 폴리머잔류물이 거의 완전히 제거되고 있다.
이것에 의해, TaN막(26) 및 도금용의 동박막(28)이 커버리지 좋게 성막되어, 동이 절연막에 확산하는 문제나 보이드 발생의 문제가 생기지 않는다.
본 실시형태예에서는, 배선홈의 형성을 예로 하여 제 2발명방법을 설명하였지만, 층간절연막에 콘택트홀을 형성할 때에도 본 실시형태예의 방법을 적용할 수 있고, 동일한 효과를 얻을수 있다.
실시형태예 1의 변형예
본 변형예는 실시형태예 1의 변형예이며, 또한, 제 1발명방법의 실시형태의 일례이다.
본 변형예에서는, 레지스트 마스크(22)상에서 캡 절연막(20) 및 저유전율 절연막(18)을 에칭하고, 에칭·스토퍼층(16)의 표면에서 에칭을 정지시키고, 배선홈(24)을 형성한 후, 레지스트 마스크(22)를 제거할 때, 애싱처리에 대신하여 실시형태예 2의 레지스트용 박리제조성물을 사용한 15분간의 약액세정처리에 의해 레지스트 마스크(22)를 박리한다. 이어서, 통상의 방법에 따라서 순수 린스 및 건조처리를 행한다.
본 변형예의 약액세정처리에서 사용하는 레지스트용 박리제조성물은, 술파민산 1.0중량%, H2O 18.8중량%, 2불화1수소 암모늄 0.2중량%, N, N디메틸 아세트아미드 20중량% 및 디에틸렌 글리콜모노 n부틸에테르 60중량%로 이루어지는 실시변형예 2의 레지스트용 박리제조성물이다.
본 변형예에서는, 실시형태예 2의 레지스트용 박리제조성물을 사용한 약액세정처리를 행함으로써, 도 1c에 나타내는 것같이, 레지스트 잔류물도, 폴리머 잔류물도 없고, 더구나 애싱처리에 비해 저유전율막의 성능이 열화하지 않고, 또한 배선홈폭의 확대도 거의 없는 배선홈을 형성할 수 있다.
반도체장치의 제조방법의 실시형태예 2
본 실시형태예는, 제 2발명방법에 관계하는 반도체장치의 제조방법의 실시형태의 다른 예이며, 도 3a 에서 c 및 도 4d에서 f, 도 5g 에서 i 및 도 6j와 k는, 각각 본 실시형태예의 방법에 따라서 듀얼 다마신·프로세스를 실시할 때의 각 공정의 단면도이다.
본 실시형태예에서는, 실시형태예 1에서 제작한 Cu묻어넣는 배선(32)에 접속하는 듀얼 다마신구조의 상층배선을 형성한다.
먼저, 도 3a에 나타내는 것같이, Cu묻어넣는 배선(32)상에, 예를 들면 CVD법 등에 의해 에칭·스토퍼층(34), 저유전율 절연막(36), 에칭·스토퍼층(38), 저유전율 절연막(40), 캡 절연막(42) 및 반사방지막(44)을 순서로 적층한다.
이어서, 소정의 콘택트홀·패턴을 갖는 레지스트 마스크(45)를 반사방지막(44) 상에 형성한다.
계속하여, 도 3b에 나타내는 것같이, 레지스트 마스크(45) 상에서 반사방지막(44), 캡 절연막(42), 저유전율 절연막(40), 에칭·스토퍼층(38),저유전율 절연막(36)을 에칭하여 콘택트홀(46)을 개구하고, 에칭·스토퍼층(34)의 표면에서 에칭을 정지시킨다.
이어서, 애싱처리에 의해 레지스트 마스크를 박리하면, 도 3b에 나타내는 것같이, 캡 절연막(42)상에 레지스트 잔류물, 콘택트홀(46) 저벽에 폴리머 잔류물이 생성한다.
그래서, 본 실시형태예에서는, 배선홈패턴(24)을 형성한 절연막 적층구조에 실시형태예 1의 레지스트용 박리제조성물을 사용한 약액세정처리를 300초간 실시하여 레지스트 잔류물 및 폴리머 잔류물을 제거하고, 이어서 통상의 방법에 따라서 순수 린스, 계속해서 건조처리를 행한다.
약액세정처리에서 사용하는 레지스트용 박리제조성물은, 술파민산 5.0 중량%, H2O 34.7중량%, 2불화1수소 암모늄 0.3중량%, N, N디메틸 아세트아미드 30중량% 및 디에틸렌 글리콜모노 n부틸에테르 30중량%로 이루어지는 실시형태예 1의 레지스트용 박리제조성물이다.
본 실시형태예에서는, 실시형태예 1의 레지스트용 박리제조성물을 사용하여 약액세정처리를 행함으로써, 도 3c에 나타내는 것같이, 레지스트 잔류물이 캡 절연막(42)상에서, 또 폴리머 잔류물도 콘택트홀(46)에서 각각 거의 완전히 제거된다.
더구나, 종래와 같이 저유전율막의 성능이 열화하지 않고, 또한 콘택트홀 지름이 확대하는 일도 없다.
이어서, 도 4d에 나타내는 것같이, 배선홈 가공시에 에칭·스토퍼막(34)이 에칭되지 않도록, 레지스트층(48)에서 콘택트홀(46)을 채워넣고, 또한 배선홈을 형성하기 위해, 배선홈패턴을 가지는 레지스트 마스크(50)를 레지스트층(48)상에 형성한다.
계속하여, 레지스트 마스크(50)상에서 레지스트층(48)을 에칭하고, 도 4e에 나타내는 것같이, 배선홈패턴을 갖는 레지스트 마스크(52)를 캡 절연막(42)상에 형성한다.
또한, 도 4f에 나타내는 것같이, 레지스트 마스크(52)상에서 캡 절연막(42) 및 저유전율 절연막(40)을 에칭하여 에칭·스토퍼층(38)에서 정지시켜서 배선홈(54)을 개구하고, 또한 콘택트홀(46)을 묻어넣은 레지스트층(48)을 에칭하여 제거, 개구하고, 에칭·스토퍼막(34) 표면에서 에칭을 정지시킨다.
계속하여, 애싱처리에 의해 레지스트 마스크(50 및 52)를 박리하면, 캡 절연막(42) 표면에 레지스트 잔류물이, 콘택트홀(46) 및 배선홈(54)의 저벽과 측벽에 폴리머 잔류물이 발생한다.
그래서, 본 실시형태예에서는, 배선홈(54) 및 콘택트홀(46)을 형성한 절연막 적층구조에 실시형태예 1의 레지스트용 박리제조성물을 사용하여 약액세정처리를 300초간 실시하여, 레지스트 잔류물 및 폴리머 잔류물을 제거하고, 이어서 통상의 방법에 따라서 순수 린스, 계속해서 건조처리를 행한다.
약액세정처리에서 사용하는 레지스트용 박리제조성물은, 술파민산 5.0 중량%, H2O 34.7중량%, 2불화1수소 암모늄 0.3중량%, N, N디메틸 아세트아미드 30중량% 및 디에틸렌 글리콜모노 n부틸에테르 30중량%로 이루어지는 실시형태예 1의 레지스트용 박리제조성물이다.
본 실시형태예에서는, 실시형태예 1의 레지스트용 박리제조성물을 사용하여 약액세정처리를 행함으로써, 도 5g에 나타내는 것같이, 레지스트 잔류물이 캡 절연막(42) 상에서 또 폴리머 잔류물도 콘택트홀(46) 및 배선홈(54)의 저벽 및 측벽에서 각각 거의 완전히 제거된다.
더구나, 종래와 같이 저유전율막의 성능이 열화하지 않고, 또한 배선홈폭이 확대하는 일도 없다.
또한, 도 5h에 나타내는 것같이, 에칭·스토퍼층(38)을 마스크로 하여, 에칭·스토퍼층(34)을 에칭하고, 콘택트홀(46)을 하층의 Cu묻어넣는 배선(32)에 연통시킨다.
이것에 의해, 도 5h에 나타내는 것같이, 폴리머 잔류물이, 콘택트홀(46)의 저벽 및 측벽에 발생한다.
그래서, 본 실시형태예에서는 실시형태예 1의 레지스트용 박리제조성물을 사용한 약액세정처리를 60초간 실시하여 폴리머 잔류물을 제거하고, 이어서 통상의 방법에 따라서 순수 린스, 계속해서 건조처리를 행한다.
약액세정처리에서 사용하는 레지스트용 박리제조성물은, 술파민산 5.0 중량%, H2O 34.7중량%, 2불화1수소 암모늄 0.3중량%, N, N디메틸 아세트아미드 30중량% 및 디에틸렌 글리콜모노 n부틸에테르 30중량%로 이루어지는 실시형태예 1의 레지스트용 박리제조성물이다.
본 실시형태예에서는, 실시형태예 1의 레지스트용 박리제조성물을 사용하여 약액세정처리를 행함으로써, 도 5i에 나타내는 바와 같이, 폴리머 잔류물이 콘택트홀(46)의 저벽 및 측벽에서 거의 완전히 제거된다.
더구나, 종래와 같이 저유전율막의 성능이 열화하지 않고, 또한 배선막폭이 확대하는 일도 없다.
이어서, 도 6j에 나타내는 바와 같이, 예를 들면 스패터링법에 의해 기판상 전면에 배선금속 확산방지를 목적으로 한 TaN 등의 금속막(56), 및 도금용의 Cu박막(58)을 성막하고, 계속하여, 예를 들면 도금법에 의해 배선막(54) 내에 동(Cu) 등의 도전성의 배선층(60)을 퇴적시키고, 배선홈(54)을 묻어 넣는다.
다음에, 도 6k에 나타내는 바와 같이, 배선홈(54) 밖에 퇴적한 배선층(60) 및 금속막(56)/Cu박막(58)을 CMP법 등에 의해 제거하고, Cu묻어넣는 배선(62)을 형성한다.
이상의 공정을 거쳐서, Cu묻어넣는 배선(32)에 접속하는 듀얼 다머신구조의 상층 배선구조, 즉 에칭·스토퍼층(34), 저유전율 절연막(36) 및 에칭·스토퍼층(38)을 관통하여 Cu묻어넣는 배선(32)에 연통하는 콘택트홀(46)을 묻어넣은 Cu플러그와, 배선홈(54)을 묻어넣은 Cu묻어넣는 배선(62)을 동시에 형성할 수 있다.
본 실시형태예에서 형성한 듀얼 다마신구조의 Cu묻어넣는 배선(62)은, 실시형태예 1의 레지스트용 박리제조성물에 의한 약액세정처리를 실시하고 있으므로, 도 11b에 나타내는 종래의 듀멀 다마신법에 의한 Cu묻어넣는 배선과는 다르며, 저유전율막이 후퇴하지 않고, 더구나 레지스트 잔류물 및 폴리머 잔류물이 거의 완전히 제거된다.
이것에 의해, TaN막(56) 및 도금용의 동박막(58)이 커버리지 좋게 성막되어서, 동이 절연막에 확산하는 문제나 보이드(void) 발생의 문제가 생기지 않는다.
또, 본 실시형태예의 방법을 적용하여, Cu묻어넣는 배선(62) 상에 소요의 층수의 Cu묻어넣는 배선을 형성함으로써, 소요의 층수의 다층 배선구조를 형성할 수 있다.
실시형태예 2의 변형예 1
본 변형예는, 실시형태예 2의 변형예이며, 또한 제 1발명방법의 실시형태의 일례이다.
본 변형예에서는, 도 3b에 나타내는 바와 같이, 레지스트 마스크(45) 상에서 반사방지막(44), 캡 절연막(42), 저유전율 절연막(40), 에칭·스토퍼층(38) 및 저유전율 절연막(36)을 에칭하고, 에칭·스토퍼층(34)의 표면에서 에칭을 정지시켜서, 배선홈(46)을 형성한 후, 레지스트 마스크(45)를 제거할 때, 애싱처리에 대신하여 실시형태예 2의 레지스트용 박리제조성물을 사용한 15분간의 약액세정처리에 의해 레지스트 마스크(45) 및 반사방지막(44)을 박리한다. 이어서, 통상의 방법에 따라서 순수 린스 및 건조처리를 행한다.
약액세성처리에서 사용하는 레지스트용 박리제조성물은, 술파민산이 1.0중량%, H20가 18.8중량%, 2불화1수소 암모늄이 0.2중량%, N, N디메틸 아세트아미드가 20중량% 및 디에틸렌 글리콜모노 n부틸에테르가 60중량%의 실시형태예 2의 레지스트 처리약제이다.
본 변형에서는, 본 실시형태예 2의 레지스트용 박리제조성물을 사용한 약액세정처리를 행함으로써, 도 3c에 나타내는 바와 같이, 레지스트 잔류물도, 폴리머 잔류물도 없고, 더구나 애싱처리에 비해서 비유전율막의 성능이 열화하지 않고, 또한 콘택트홀 구멍지름의 확대도 거의 없는 개구형상을 형성할 수 있다.
실시형태예 2의 변형예 2
본 변형예는, 실시형태예 2의 변형예이며, 또한 제 1발명방법의 실시형태의 다른 예이다.
본 변형예에서는, 도 4f에 나타내는 바와 같이, 레지스트 마스크(52) 상에서 캡 절연막(42), 및 저유전율 절연막(40)을 에칭하고, 에칭·스토퍼층(38)의 표면에서 에칭을 정지시켜서, 배선막(54)을 형성하고, 또한 콘택트홀(46)을 개구한 후, 레지스트 마스크(52)를 제거할 때, 애싱처리에 대신하여, 실시형태예 2의 레지스트용 박리제조성물을 사용한 15분간의 약액세정처리에 의해 레지스트 마스크(52) 및 레지스트 마스크(50)를 박리한다. 이어서, 통상의 방법에 따라서 순수 린스 및 건조처리를 행한다.
약액세정처리에서 사용하는 레지스트용 박리제조성물은, 술파민산이 1.0중량%, H2O가 18.8중량%, 2불화1수소 아모늄이 0.2중량%, N, N메틸 아세트아미드가 20중량%, 디에틸렌 글리콜모노 n부틸에르가 60중량%의 실시형태예 2의 레지스트용 박리제조성물이다.
본 변형예에서는, 실시형태예 2의 레지스트용 박리제조성물을 사용한 약액세정처리를 행함으로써, 도 4f에 나타내는 바와 같이, 콘택트홀(46)의 저벽 및 측벽에 폴리머 잔류물도 없고, 더욱이, 애싱처리에 비하여 저유전율막의 성능이 열화하지도 않고, 또한 콘택트홀 구멍지름 및 배선홈 폭의 확대도 거의 없는 콘택트홀(46) 및 배선홈(54)을 형성할 수 있다.
반도체장치의 제조방법의 실시형태예 3
본 실시형태예는, 제 2발명에 관계되는 반도체장치의 제조방법의 실시형태의 또 다른 예이며, 도 7a에서 d는, 각각, 본 실시형태예에 의해 단층의 배선구조를 형성할 때의 각 공정의 단면도이다.
본 실시변형예는, 하지기판 상에 단층의 배선구조를 형성하는 예이며, 우선, 도 7a에 나타내는 바와 같이, 미리 트랜지스터 등의 소자(도시생략)가 형성된 하지 기판(72) 상에, 막두께 20nm의 Ti막(74a), 막두께 20nm의 Tin막(74b), 막두께 500nm의 A1-0.5% Cu막(74c), 막두께 5nm의 Ti막(74d) 및 막두께 100nm의 Tin막(74e)으로 이루어지는 제 1배선(74)을, 예를 들면, 하기의 성막조건으로 마그네트론 스퍼터법에 의해 형성한다.
Ti막의 성막조건
압력 : 0.52Pam
RF출력 : 2kW
가스유량 : Ar/35sccm
성장온도 : 300℃
TiN막의 성막조건
압력 : 0.78Pa
RF출력 : 6kW
가스유량 : N2/Ar = 42/21sccm
성장온도 : 300℃
Al-0.5%Cu막의 성막조건
압력 : 0.52Pa
RF출력 : 15kW
가스유량 : Ar/65sccm
성장온도 : 300℃
다음에, 제 1배선(74)을 드라이에칭법에 의해 가공하기 위해서, 도 7b에 나타내는 바와 같이, 포토리소그래피 기술에 의해 배선패턴을 가지는 레지스트 마스크(6)를 TiN막(74e) 상에 형성한다.
계속하여, 드라이에칭법에 의해, 도 7c에 나타내는 바와 같이, 제 1배선(74)을 다음의 에칭조건으로 에칭가공한다.
드라이 에칭조건
가스유량 : BCl3/Cl2 = 100/150sccm
압력 : 1Pa
마이크로파 : 400mA
RF출력 : 110W
오버에칭 : 저스트 + 40% 오버에칭
에칭가공에 의해, 도 7c에 나타내는 바와 같이, 에칭가공된 제 1배선(74) 상에 레지스트 마스크(76)의 잔부 및 제 1배선(74)의 측벽에 부생폴리머가 발생하므로, 애싱처리에 의해 제거한다.
계속하여, 본 실시형태예에서는, 제 1배선(74) 상에 약간 잔존하고 있는 레지스트 잔류물, 제 1배선(74)에 부착하는 폴리머 잔류물을 실시형태예 3의 레지스트용 박리제조성물을 사용한 300초간의 약액세정처리에 의해 제거한다.
레지스트 애싱처리의 조건
장치 : 평행평판형 RIE장치
가스유량 : 02/3250sccm
온도 : 250℃
압력 : 150Pa
출력 : 900W
시간 : 60초
약액세정처리에서 사용하는 레지스트용 박리제조성물은, 술파민산 2.5중량%, H2O 36.5중량%, 불화아모늄 1.0중량%, N, N디메틸 아세트아미드 30중량% 및 디에틸렌 글리콜모노 메틸에테르 30중량%로 이루어지는 실시형태예 3의 레지스트용 박리제조성물이다.
실시형태예 3의 레지스트용 박리제조성물을 사용하여 약액세정처리함으로써, 도 7d에 나타내는 바와 같이, 제 1배선(74) 상의 레지스트 잔류물 및 제 1배선(74)의 측벽의 폴리머 잔류물은, 거의 완전히 박리, 제거된다.
이것에 의해, 기판(72) 상에 단층 배선구조의 제 1배선(74)을 형성할 수 있다. 또한, 제 2발명방법을 적용하는 배선구조는, 본 실시형태예의 예에 한정되는 것은 아니다.
반도체장치의 제조방법의 실시형태예 4
본 실시형태예는 제 2발명에 관계되는 반도체장치의 제조방법의 실시형태의 또 다른 예이며, 도 8e에서 g 및 도 9h와 i는, 각각 본 실시형태의 방법에 의해 2층구조의 배선구조를 형성할 때, 실시형태예 3의 도 7d에 계속되는 각 공정의 단면도이다.
단층구조의 제 1배선(74)이 형성되어 있는 기판(72) 상에 도 8e에 나타내는 바와 같이, 막두께 1400nm의 SiO2막을 층간 절연막(78)으로서 다음의 성막조건으로 성막한다.
층간 절연막의 성막조건
성막방법 : HDP-SiO2CVD법
온도 : 380℃
출력 : 3250W
가스유량 : SiH4/O2/Ar = 60/110/200sccm
압력 : 3mTorr
계속하여, CMP법에 의해 층간 절연막(78)을 500nm의 두께로 연마하여 표면을 평탄화 하고, 도 8f에 나타내는 바와 같이, 제 1배선(74)과 접속하는 콘택트홀의 홀패턴을 가지는 레지스트 마스크(80)를 포토리소그래피 기술에 의해 층간 절연막(78) 상에 형성한다.
다음에, 레지스트 마스크(80) 상에서 드라이에칭법에 의해 증간 절연막(78)을 이하의 에칭조건으로 에칭하고, 도 8g에 나타내는 바와 같이, 콘택트홀(82)을 개구한다.
드라이 에칭조건
가스유량 : C2F8/Ar/CO/O2
= 20/400/50/13sccm
압력 : 35mTorr
RF출력 : 2200W
오버에칭 : 저스트 + 15%오버에칭
계속하여, 레지스트 마스크(8)의 잔존 부분을 애싱처리에 의해 제거하고, 또한, 콘택트홀(82)의 측벽에 부착한 폴리머를 실시형태예 3의 레지스용 박리제조성물을 이용한 300초간의 약액세정처리에 의해 세정, 제거하며, 또한 순수 린스 처리 및 건조처리를 실시한다.
애싱조건
장치 : 평행평판형 RIE장치
가스온도 : O2/3250sccm
온도 : 250℃
압력 : 150Pa
출력 : 900W
시간 : 60초
약액세정처리에서 사용하는 레지스트용 박리제조성물은, 술파민산 2.5중량%, H2O 36.5중량%, 불화암모늄 1.0중량%, N, N메틸 아세트아미드 30중량% 및 에틸렌 글리콜모노 메틸에테르 30중량%로 이루어지는 실시형태예 3의 레지스트용 박리제조성물이다.
약액세정처리에 의해, 레지스트 잔류물 및 폴리머는, 거의 완전히 박리, 제거된다.
다음에, 예를 들면 지향성 스패터법에 의해 막두께 30nm의 TiN막을 성막하고, 또한 막두께 300nm의 W(텅스텐)막을 성막하고 콘택트홀(82)을 채워넣고, 계속해서CMP처리에 의해 W막을 연마하고, 도 9h에 나타내는 바와 같이, 콘택트홀(82)을 채운 W플러그(84)를 형성한다.
W막의 성막조건(역스패터 열산화막 20nm상당)
온도 : 400℃
압력 : 10.7kPa
가스유량 : WF6/H2/Ar = 40/400/2250sccm
또한, 실시형태예 3과 동일하게 하여, W플러그(84)에 접속하는 제 2배선(86)을 층간 절연막(78) 상에 형성함으로써, 도 9i에 나타내는 바와 같이, 제 1배선(74)과, 제 1배선(74)과 W플러그(84)를 거쳐서 제 1배선(74)과 전기적으로 접속하는 제 2배선(86)을 가지는 층구조의 배선구조를 형성할 수 있다.
본 실시형태예에서, 층간 절연막(78)은, HDP-SiO2막에 한정되는 것은 아니다. 예를 들면, 층간 절연막(78)을 저유전율 절연막과 산화실리콘막의 적층구조로 하여도 좋다. 저유전율 절연막의 예로서, 불소를 첨가한 산화실리콘막, 탄소를 첨가한 산화실리콘막, 수소 실세스키옥산, 메틸 실세스키옥산, 폴리아릴에테르, 테프론(등록상표)계의 재료로 성막한 막이라도 좋다.
반도체장치의 제조방법의 실시형태예 5
본 실시형태예는, 제 3발명방법에 관계되는 반도체장치의 제조방법을 적용한 실시형태예의 일례이며, 도 12a 에서 c 및 도 13d 에서 f는, 본 실시형태예의 방법에 따라서 싱글 다마신·프로세스를 실시할 때의 각 공정의 단면도이다. 또한, 도 12 및 도 13에서는, 도 1에서 도 2와 같은 부위에는 같은 부호를 붙이고 있다.
본 실시형태예에서는, 미리, 트랜지스터 등의 반도체 소자(도시생략)가 형성된 반도체기판 상에 싱글 다마신·프로세스에 의해 Cu묻어넣는 배선을 형성한다.
우선, 도 12a에 나타내는 바와 같이, 반도체기판(12)에 성막된 절연막(14) 상에, 감압 CVD법 등에 의해 질화실리콘(SiN)을 퇴적시켜서 에칭·스토퍼층(16)을 성막하고, 에칭·스토퍼층(16) 상에 CVD법 등에 의해 순차 저유전율(low-k) 절연막(18) 및 캡 절연막(20)을 퇴적시킨다.
이어서, 본 실시형태예에서는, 마찬가지로 CVD법에 의해 하드마스크를 형성하는 질화실리콘막(SiN막)(21)을 퇴적시킨다.
다음에, 소망의 배선홈 패턴을 가지는 레지스트 마스크(22)를 형성한다.
다음에, 도 12b에 나타내는 바와 같이, 레지스트 마스크(22) 상에서 SiN막(21)을 에칭하고, 레지스트 마스크(22)의 배선홈 패턴을 전사한 하드마스크(23)를 패터닝한다. 계속해서, 레지스트 마스크(22)를 애싱처리에 의해 제거하고, 배선홈 패턴을 가지는 하드마스크(23)를 캡 절연막(20) 상에 형성한다.
계속해서, 도 12c에 나타내는 바와 같이, 하드마스크(23) 상에서 캡 절연막(20) 및 저유전율 절연막(18)을 에칭하고, 에칭·스토퍼층(16)의 표면에서 에칭을 정지시켜, 배선홈(24)을 형성한다.
이 에칭가공을 실시할 때, 도 12c에 나타내는 바와 같이, 폴리머 잔류물이 배선홈(24)의 저벽 및 측벽에 생성한다.
그래서, 본 실시형태예에서는, 배선홈 패턴(24)을 형성한 절연막 적층구조에 실시형태예 1의 레지스트용 박리제조성물을 사용한 약액세정처리를 300초간 실시하여 폴리머 잔류물을 제거하고, 이어서 통상의 방법에 따라서 순수 린스, 계속해서 건조처리를 행한다.
약액세정처리에서 사용하는 레지스트용 박리제조성물은, 술파민산 5.0중량%, H2O 34.7중량%, 2불화1수소 암모늄 0.3중량%, N, N메틸 아세트아미드 30중량% 및 디에틸렌 글리콜모노 n부틸에테르 30중량%로 이루어지는 실시형태예 1의 레지스트용 박리제조성물이다.
본 실시형태예에서는, 본 실시형태예 1의 레지스트용 박리제조성물을 사용하여 약액세정처리를 행함으로써, 도 13d에 나타내는 바와 같이, 폴리머 잔류물이 배선홈(24)에서 거의 완전히 제거된다.
더구나, 종래의 레지스트용 박리제조성물을 사용하였을 때와 같이, 저유전율막의 성능이 열화하거나, 배선홈 폭이 확대하거나 하는 것도 없다.
이어서, 도 13e에 나타내는 바와 같이, 예를 들면 스패터링법에 의해 기판상 전면에 배선금속 확산방지를 목적으로 한 TaN등의 금속막(26), 및 도금용의 Cu박막(28)을 성막하고, 계속하여, 예를 들면 도금법에 의해 배선홈(24) 내에 동(Cu) 등의 도전성의 배선층(30)을 퇴적시키고, 배선홈(24)을 묻어 넣는다.
다음에, 도 13f에 나타내는 바와 같이, 배선홈(24) 밖에 퇴적한 배선층(30) 및 금속막(26), Cu박막(28) 및 하드마스크(23)를 구성한 SiN막(21)을 CMP법 등에 의해 제거하고, Cu묻어넣는 배선(32)을 형성한다.
이상의 공정을 거쳐서, 반도체기판(12) 상의 절연막(14) 및 에칭·스토퍼층(16) 상에 성막된 유전율 절연막(18) 및 캡 절연막(20)에 채워 넣어진 단층의 Cu묻어넣는 배선(32)을 형성할 수 있다.
본 실시형태예에서 형성한 Cu묻어넣는 배선(32)은, 실시형태예 1의 레지스트용 박리제조성물에 의한 약액세정처리를 실시하고 있으므로, 도 11a에 나타내는 종래의 싱글 다머신법에 의한 Cu묻어넣는 배선과는 다르며, 저유전율 절연막이 후퇴하지 않고, 폴리머 잔류물이 거의 완전히 제거되고 있다.
이것에 의해, TaN막(26) 및 도금용의 동박막(28)이 커버리지 좋게 성막되어서, 동이 절연막에 확산하는 문제나 보이드 발생의 문제가 생기지 않는다.
본 실시형태예에서는, 배선홈의 형성을 예로 하여 본 발명의 방법을 설명하였으나, 층간 절연막에 콘택트홀을 형성할 때에도 본 실시형태예의 방법을 적용할 수 있고, 동일한 효과를 얻을 수 있다.
반도체장치의 제조방법의 실시형태예 6
본 실시형태예는, 제 3발명방법에 관계되는 반도체장치의 제조방법의 실시형태의 다른 예이며, 도 14a와 b, 도 15c와 d, 도 16e와 f, 도 17g와 h 및 도 18i와 j는, 각각 본 실시형태예의 방법에 따라서 듀얼 다마신·프로세스를 실시할 때의 각 공정의 단면도이다. 또한, 도 14에서 도 18에서는, 도 3에서 도 6과 동일 부위에는 동일부호를 붙이고 있다.
본 실시형태예에서는, 실시형태예 5에서 제작한 Cu묻어넣는 배선(32)에 접속하는 듀얼 다마신구조의 상층 배선을 형성한다.
우선, 도 14a에 나타내는 바와 같이, Cu묻어넣는 배선(32) 상에, 예를 들면 CVD법 등에 의해, 에칭·스토퍼층(34), 저유전율 절연막(36), 에칭·스토퍼층(38), 저유전율 절연막(40) 및 캡 전열막(42)을 순서로 적층한다.
이어서, 본 실시형태예에서는, 캡 전열막(42) 상에, 순차, 제 1하드 마스크를 형성하는 제 1마스크 SiO2막(43), 제 2하드마스크를 형성하는 제 2마스크 SiO2막(45) 및 반사방지막(44)을 성막한다.
이어서, 소정의 배선홈 패턴을 가지는 레지스트 마스크(47)를 반사방지막(44) 상에 형성한다.
다음에, 도 14b에 나타내는 바와 같이, 레지스트 마스크(47) 상에서 반사방지막(44) 및 제 2마스크 SiO2막(45)을 에칭하고, 레지스트 마스크(47)의 배선홈 패턴을 전사한 제 2마스크(49)를 패터닝한다. 계속해서, 레지스트 마스크(47)를 애싱처리에 의해 제거하고, 제 2하드마스크(49)를 제 1마스크 SiO2막(43) 상에 형성한다.
이어서, 도 15c에 나타내는 바와 같이, 제 1마스크 SiO2막(43) 및 제 2마스크(49) 상에 콘택트홀·패턴을 가지는 레지스트 마스크(51)를 형성한다.
계속해서, 레지스트 마스크(51) 상에서 제 1마스크 SiO2막(43)을 에칭하고, 도 15d에 나타내는 바와 같이, 레지스트 마스크(51)의 콘택트홀·패턴을 전사한 제 1마스크(53)를 패터닝한다. 레지스트 마스크(51)를 애싱처리에 의해 제거하고, 콘택트홀·패턴을 가지는 제 1하드마스크(53)를 캡 절연막(42) 상에 형성한다.
이어서, 콘택트홀·패턴을 전사한 제 1하드마스크(53) 상에서 캡 절연막(42) 및 저유전율 절연막(40)을 에칭하고, 또한 에칭을 에칭·스토퍼층(38)에서 정지시켜서, 도 16e에 나타내는 바와 같이, 콘택트홀·패턴을 가지는 개구부(55)를 형성한다. 이 에칭에 의해, 도 16e에 나타내는 바와 같이, 폴리머 잔류물이, 개구부(55)의 저벽 및 측벽에 생성한다.
계속해서, 배선홈 패턴을 전사한 제 2하드마스크(49) 상에서, 제 1하드마스크(53), 캡 절연막(42) 및 저유전율 절연막(40)을 에칭하고, 또한 에칭을 에칭·스토퍼층(38)에서 정지시켜서, 도 16f에 나타내는 바와 같이, 배선홈(54)을 형성한다.
동시에, 개구부(55)의 바닥의 에칭·스토퍼층(38) 및 저유전율 절연막(36)을 에칭하여, 콘택트홀(46)을 개구하고, 또한 에칭을 에칭·스토퍼층(34)의 표면에서 정지시킨다.
이어서, 에칭·스토퍼층(34)을 에칭하고, 도 17g에 나타내는 바와 같이, 콘택트홀(46)을 하층의 Cu묻어넣는 배선(32)에 연통시킨다. 이 단계에서, 폴리머 잔류물은, 배선홈(54)의 측벽 및 저벽과 콘택트홀(46)의 측벽 및 저벽에 생성하여, 부착하고 있다.
그래서, 본 실시형태예에서는, 배선홈(54) 및 콘택트홀(46)을 형성한 단계에서, 실시형태예 1의 레지스트용 박리제조성물을 사용한 약액세정처리를 60초간 실시하여 폴리머 잔류물을 제거하고, 이어서 통상의 방법에 따라서 순수 린스, 계속해서 건조처리를 행한다.
약액세정처리에서 사용하는 레지스트용 박리제조성물은, 술파민산 5.0중량%, H2O 34.7중량, 2불화1수소 암모늄 0.3중량%, N, N디메틸 아세트아미드 30중량% 및 디에틸렌 글리콜모노 n부틸에테르 30중량%로 이루어지는 실시형태예 1의 레지스트용 박리제조성물이다.
본 실시형태예에서는, 실시형태예 1의 레지스트용 박리제조성물을 사용하여 약액세정처리를 행함으로써, 도 17h에 나타내는 바와 같이, 폴리머 잔류물이 배선홈(54)의 측벽 및 저벽과 콘택트홀(46)의 저벽 및 측벽에서 거의 완전히 제거된다.
더구나, 종래와 같이 저유전율막의 성능이 열화함으로써, 또한 배선홈폭 혹은 콘택트홀 지름이 확대하는 일도 없다.
이어서, 도 18i에 나타내는 바와 같이, 예를 들면 스패터링법에 의해 기판상 전면에 배선금속 확산방지를 목적으로 한 TaN등의 금속막(56) 및 도금용의 Cu박막(58)을 성막하고, 계속하여, 예를 들면 도금법에 의해 배선홈(54) 내에 동(Cu) 등의 도전성의 배선층(60)을 퇴적시키고, 배선홈(54)을 묻어 넣는다.
다음에, 도 18j에 나타내는 바와 같이, 배선홈(53) 외에 퇴적한 배선층(60)과 금속막(56)/Cu박막(58) 및 하드마스크(53)을 CMP법 등에 의해 제거하고, Cu묻어넣는 배선(62)을 형성한다.
이상의 공정을 거쳐서, Cu묻어넣는 배선(32)에 접속하는 듀얼 다마신구조의 상층 배선구조, 즉 에칭·스토퍼층(34), 저유전율 절연막(36) 및 에칭·스토퍼층(38)을 관통하여 Cu묻어넣는 배선(32)에 연통하는 콘택트홀(46)을 묻어넣은 Cu플러그와, 배선홈(54)을 묻어넣은 Cu묻어넣는 배선(62)을 동시에 형성할 수 있다.
본 실시형태예에서 형성한 듀얼 다마신구조의 Cu묻어넣는 배선(62)은, 실시형태예 1의 레지스트용 박리제조성물에 의한 약액세정처리를 실시하고 있으므로, 도 11b에 나타내는 종래의 듀얼 다마신법에 의한 Cu묻어넣는 배선과는 다르며, 저유전율막이 후퇴하지 않고, 더구나 레지스트 잔류물 및 폴리머 잔류물이 거의 완전히 제거된다.
이것에 의해, TaN막(56) 및 도금용 동박막(58)이 커버리지 좋게 성막되어서, 동이 절연막에 확산하는 문제나 보이드발생의 문제가 생기지 않는다.
또, 레지스트용 박리제조성물의 실시형태예 1에서 언급한 표 1에 나타내는 레지스트용 박리제조성물의 평가는, 실시형태예 5 및 6의 반도체장치의 제조방법에도 해당한다. 즉, 실시형태예 1의 레지스트용 박리제조성물을 이용함으로써, 저유전율 절연막의 변질, 후퇴량을 억제하면서 레지스트 잔류물 및 폴리머 잔류물 를 제거할 수 있다.
실시형태예 6의 방법을 적용하고, 또 다른 상층 금속배선을 소요 층수만큼 Cu묻어넣는 배선(62) 상에 형성함으로써, 소망 층수의 다층 배선구조를 형성할 수 있다. 또한, 싱글 다마신·프로세스에 의한 실시형태예 1, 5의 배선구조의 겹쳐쌓기, 듀얼 다마신·프로세스에 의한 실시형태예 2, 6의 배선구조의 겹쳐쌓기등, 여러 가지의 실시형태예를 조합시켜서 다층 배선구조를 형성할 수 있다.
또, 실시형태예 6에서는 배선홈(54) 및 콘택트홀(46)을 형성한 도 16f의 단계에서 약액처리에 의한 폴리머 잔류물 제거를 행하고 있으나, 개구부(55)를 개구한 도 16e의 단계, 콘택트홀(46) 및 배선홈(54)을 거의 형성한 도 16f의 단계에서, 약액처리에 의한 폴리머 잔류물 제거를 행하여도 좋다.
이하, 제 2발명에 관계되는 레지스트용 박리제조성물을 사용한 반도체장치의 제조방법에 대해서 설명한다.
반도체장치의 제조방법의 실시형태예 7
본 실시형태예는, 제 5발명방법에 관계되는 반도체장치의 제조방법의 실시형태의 예이며, 실시형태예 1의 레지스트용 박리제조성물에 대신하여 실시형태예 4의 레지스트용 박리제조성물을 사용하는 것을 제외하고, 실시형태예 1의 반도체장치의 제조방법과 동일하게 실시한다. 그래서, 실시형태예 1의 도 1 및 도 2를 채용하여, 본 실시형태예의 방법을 설명한다.
본 실시형태예서는, 미리 트랜지스터 등의 반도체소자(도시생략)가 형성된 반도체기판 상에 싱글 다마신·프로세스에 의해 Cu묻어넣는 배선을 형성한다.
우선, 도 1a에 나타내는 바와 같이, 반도체기판(12)에 성막된 절연막(14) 상에 감압CVD법 등에 의해 질화실리콘(SiN)을 퇴적시켜서 에칭·스토퍼층(16)을 성막하고, 에칭·스토퍼층(16) 상에 CVD법 등에 의해 순차 저유전율(low-k) 절연막(18) 및 캡 절연막(20)을 퇴적시킨다.
다음에, 소망의 배선홈 패턴을 가지는 레지스트 마스크(22)를 형성한다.
다음에, 도 1b에 나타내는 바와 같이, 레지스트 마스크(22) 상에서 캡 절연막(20) 및 저유전율 절연막(18)을 에칭하고, 에칭·스토퍼층(16)의 표면에서 에칭을 정지시켜서, 배선홈(24)을 형성한다. 이어서, 애싱처리를 실시하여 레지스트 마스크(22)를 박리한다.
애싱처리에 의해 레지스트 마스크(22)를 박리하였을 때, 도 1b에 나타내는 바와 같이, 레지스트 잔류물이 캡 절연층(20) 상에 잔류하고, 또 폴리머 잔류물이 배선홈(24)에 생성한다.
그래서, 본 실시형태예에서는, 배선홈 패턴(24)을 형성한 절연막 적층구조에 실시형태예 4의 레지스트용 박리제조성물을 사용한 약액세정처리를 300초간 실시하여 레지스트 잔류물 및 폴리머 잔류물을 제거하고, 이어서 통상의 방법에 따라서 순수 린스, 계속해서 건조처리를 행한다.
약액세정처리에서 사용하는 레지스트용 박리제조성물은, 1-히드록시에틸리덴-1, 1-디포스폰산 3.0중량%. 불화암모늄 0.12중량%, H2O 48.38중량%, 디에틸렌 글리콜모노 n부틸에테르 48.5중량%로 이루어지는 실시형태예 4의 레지스용 박리제조성물이다.
본 실시형태예에서는, 실시형태예 4의 레지스트용 박리제조성물을 사용하여 약액세정처리를 행함으로써, 도 1c에 나타내는 바와 같이, 레지스트 잔류물이 캡 절연막(20) 상에서, 또 폴리머 잔류물도 배선홈(24)에서 거의 완전히 제거된다.
더구나, 종래의 레지스트용 박리제조성물을 사용하였을 때와 같이, 저유전율막의 성능이 열화하거나, 배선홈폭이 확대하거나 하는 일도 없다.
이어서, 도 2d에 나타내는 바와 같이, 예를 들면 스패터링법에 의해 기판상 전면에 배선금속 확산방지를 목적으로 한 TaN 등의 금속막(26) 및 도금용 Cu박막(28)을 성막하고, 계속하여, 예를 들면 도금법에 의해 배선홈(24) 내에 동(Cu) 등의 도전성의 배선층(30)을 퇴적시키고, 배선홈(24)을 묻어 넣는다.
다음에, 도 2e에 나타내는 바와 같이, 배선홈(24) 밖에 퇴적한 배선홈(30) 및 금속막(26) 및 Cu박막(28)을 CMP법 등에 의해 제거하고, Cu배선(32)을 형성한다.
이상의 공정을 거쳐서, 반도체기판(12) 상의 절연막(14) 및 에칭·스토퍼층(16) 상에 성막된 저유전율 절연막(18) 및 캡 절연막(20)에 채워넣어진 단층의 Cu묻어넣는 배선(32)을 형성할 수 있다.
본 실시형태예에서 형성한 Cu묻어넣는 배선(32)은, 실시형태예 4의 레지스트용 박리제조성물에 의한 약액세정처리를 실시하고 있으므로, 도 11a에 나타내는 종래의 싱글 다마신법에 의한 Cu묻어넣는 배선과는 다르며, 저유전율 절연막이 후퇴하지 않고, 레지스트 잔류물 및 폴리머 잔류물이 거의 완전히 제거되고 있다.
이것에 의해, TaN막(26) 및 도금용의 동박막(28)이 커버리지 좋게 성막되어서, 동이 절연막에 확산하는 문제나 보이드 발생의 문제가 생기지 않는다.
본 실시형태예에서는, 배선홈의 형성을 예로 하여 제 5발명방법을 설명하였으나, 층간 절연막에 콘택트홀을 형성할 때에도 본 실시형태예의 방법을 적용할 수 있고, 동일한 효과를 얻을 수 있다.
실시형태예 7의 변형예 1
본 변형예는, 실시형태예 7의 변형예이며, 또한 제 4발명방법의 실시형태의 일례이다.
본 변형예에서는, 레지스트 마스크(22) 상에서 캡 절연막(20) 및 저유전율 절연막(18)을 에칭하고, 에칭·스토퍼층(16)의 표면에서 에칭을 정지시켜서, 배선홈(24)을 형성한 후, 레지스트 마스크(22)를 제거할 때, 애싱처리에 대신하여 실시형태예 5의 레지스트용 박리제조성물을 사용한 15분간의 약액세정처리에 의해 레지스트 마스크(22)를 박리한다. 이어서, 통상의 방법에 따라서 순수 린스 및 건조처리를 행한다.
본 변형예의 약액세정처리에서 사용하는 레지스트용 박리제조성물은, 1-히드록시에틸리덴-1, 1-디포스폰산 12.0중량%, 2불화1수소 암모늄이 0.17중량%, H2O가 27.83중량%, 디에틸렌 글리콜모노 n부틸에테르가 30.0중량% 및 N, N디메틸 아세트아미드가 30.0중량%로 이루어지는 실시형태예 5의 레지스트용 박리제조성물이다.
본 변형예에서는, 실시형태예 2의 레지스트용 박리제조성물을 사용한 약액세정처리를 행함으로써, 도 1c에 나타내는 바와 같이, 레지스트 잔류물도, 폴리머 잔류물도 없고, 더욱이 애싱처리에 비하여 저유전율막의 성능이 열화하지 않고, 또한 배선홈폭의 확대도 거의 없는 배선홈을 형성할 수 있다. 따라서, 도 19a에 나타내는 바와 같은 저유전율막의 유전율이 변화하는 일도 생기지 않는다.
반도체장치의 제조방법의 실시형태예 8
본 실시형태예는, 제 5발명방법에 관계되는 반도체장치의 제조방법의 실시형태의 다른 예이며, 실시형태예 1의 레지스트용 박리제조성물에 대신하여 실시형태예 4의 레지스트용 박리제조성물을 사용하는 것을 제외하고, 실시형태예 2의 반도체장치의 제조방법과 동일하게 실시한다. 그래서, 실시형태예 2의 도 3, 도 4, 도 5 및 도 6을 원용하여, 본 실시형태예의 방법을 설명한다.
본 실시형태예에서는, 실시형태예 7에서 제작한 Cu묻어넣는 배선(32)을 접속하는 듀얼 다마신구조의 상층배선을 형성한다.
우선, 도 3a에 나타내는 바와 같이, Cu묻어넣는 배선(32) 상에, 예를 들면 CVD법 등에 의해, 에칭·스토퍼층(34), 저유전율 절연막(36), 에칭·스토퍼층(38), 저유전율 절연막(40), 캡 절연막(42) 및 반사방지막(44)을 순서로 적층한다.
이어서, 소정의 콘택트홀·패턴을 가지는 레지스트 마스크(45)를 반사방지막(44) 상에 형성한다.
계속하여, 도 3b에 나타내는 바와 같이, 레지스트 마스크(45) 상에서 반사방지막(44), 캡 절연막(42), 저유전율 절연막(40), 에칭·스토퍼층(38) 및 저유전율 절연막(36)을 에칭하여 콘택트홀(46)을 개구하고, 에칭·스토퍼층(34)의 표면에서 에칭을 정지시킨다.
이어서, 애싱처리에 의해 레지스트 마스크를 박리하면, 도 3b에 나타내는 바와 같이, 캡 절연막(42) 상에 레지스트 잔류물, 콘택트홀(46) 저벽에 폴리머 잔류물이 생성한다.
그래서, 본 실시형태예에서는, 배선홈 패턴(24)을 형성한 절연막 적층구조에 실시형태예 4의 레지스트용 박리제조성물을 사용한 약액세정처리를 300초간 실시하여 레지스트 잔류물 및 폴리머 잔류물을 제거하고, 이어서 통상의 방법에 따라서 순수 린스, 계속해서 건조처리를 행한다.
약액세정처리에서 사용하는 레지스트용 박리제조성물은, 1-히드록시에틸리덴 1, 1디포스폰산 3.0중량%, 불화암모늄 0.12중량%, H2O 48.38중량%, 디에틸렌 글리콜모노 n디부틸 에테르 48.5중량%로 이루어지는 실시형태예 4의 레지스트용 박리제조성물이다.
본 실시형태예서는, 실시형태예 4의 레지스트용 박리제조성물을 사용하여 약액세정처리를 행함으로써, 도 3c에 나타내는 바와 같이, 레지스트 잔류물이 캡 절연막(42) 상에서, 또 폴리머 잔류물도 콘택트홀(46)에서 각각 거의 완전히 제거된다.
더구나, 종래와 같이 저유전율막의 성능이 열화하지 않고, 또한 콘택트홀 지름이 확대하는 일도 없다.
이어서, 도 4d에 나타내는 바와 같이, 배선홈 가공 시에 에칭·스토퍼막(34)이 에칭되지 않도록, 레지스트층(48)에서 콘택트홀(46)을 채워 넣고, 또한 배선홈을 형성하기 위해, 배선홈 패턴을 가지는 레지스트 마스크(50)를 레지스트층(48) 상에 형성한다.
계속하여, 레지스트 마스크(50) 상에서 레지스트층(48)을 에칭하고, 도 4e에 나타내는 바와 같이, 배선홈 패턴을 가지는 레지스트 마스크(52)를 캡 절연막(42) 상에 형성한다.
또한, 도 4f에 나타내는 바와 같이, 레지스트 마스크(52) 상에서 캡 절연막(42) 및 저유전율 절연막(40)을 에칭하여 에칭·스토퍼층(38)에서 정지시켜 배선홈(54)을 개구하고, 또한 접속구멍(46)을 묻어넣은 레지스층(48)을 에칭하여 제거, 개구하고, 에칭·스토퍼막(34) 표면에서 에칭을 정지시킨다.
계속하여, 애싱처리에 의해 레지스트 마스크(50 및 52)를 박리하면, 캡 절연막(42) 표면에 레지스트 잔류물이, 콘택트홀(46) 및 배선홈(54)의 저벽과 측벽에 폴리머 잔류물이 발생한다.
그래서, 본 실시형태예에서는, 배선홈(54) 및 콘택트홀(46)을 형성한 절연막 적층구조에 실시형태예 4의 레지스트용 박리제조성물을 사용하여 약액세정처리를 300초간 실시하고, 레지스트 잔류물 및 폴리머 잔류물을 제거하고, 이어서 통상의 방법에 따라서 순수 린스, 계속해서 건조처리를 행한다.
약액세정처리에서 사용하는 레지스트용 박리제조성물은, 1-히드록시에틸리덴 1, 1-디포스폰산 3.0중량%, 불화암모늄 0.12중량%, H2O 48.38중량%, 디에틸렌 글리콜모노 n부틸에테르 48.5중량%로 이루어지는 실시형태예 4의 레지스트용 박리제조성물이다.
본 실시형태예에서는, 실시형태예 4의 레지스트용 박리제조성물을 사용하여 약액세정처리를 행함으로써, 도 5g에 나타내는 바와 같이, 레지스트 잔류물이 캡 절연막(42) 상에서, 또 폴리머 잔류물도 콘택트홀(46) 및 배선홈(54)의 저벽 및 측벽에서 각각 거의 완전히 제거된다.
더구나, 종래와 같이 저유전율막의 성능이 열화하지 않고, 또한 배선홈폭이 확대하는 일도 없다.
또한, 도 5h에 나타내는 바와 같이, 에칭·스토퍼층(38)을 마스크로 하여, 에칭·스토퍼층(34)을 에칭하여, 콘택트홀(46)을 하층의 Cu묻어넣는 배선(32)에 연통시킨다.
이것에 의해, 도 5h에 나타내는 바와 같이, 폴리머 잔류물이 콘택트홀(46)의 저벽 및 측벽에 발생한다.
그래서, 본 실시형태예에서는, 실시형태예 4의 레지스트용 박리제조성물을 사용한 약액세정처리를 60초간 실시하고 폴리머 잔류물을 제거하고, 이어서 통상의 방법에 따라서 순수 린스, 계속해서 건조처리를 행한다.
약액세정처리에서 사용하는 레지스트용 박리제조성물은, 1-히드록시에틸리덴 1, 1디포스폰산 3.0중량%, 불화암모늄 0.12중량%, H2O 48.38중량%, 디에틸렌 글리콜모노 n부틸에테르 48.5중량%로 이루어지는 실시형태예 4의 레지스트용 박리제조성물이다.
본 실시형태예에서는, 실시형태예 4의 레지스트용 박리제조성물을 사용하여 약액세정처리를 행함으로써, 도 5i에 나타내는 바와 같이, 폴리머 잔류물이 콘택트홀(46)의 저벽 및 측벽에서 거의 완전히 제거된다.
더구나, 종래와 같이 저유전율막의 성능이 열화하지 않고, 또한 배선홈폭이 확대하는 일도 없다.
이어서, 도 6j에 나타내는 바와 같이, 예를 들면, 스퍼터링법에 의해 기판상 전면에 배선금속 확산방지를 목적으로 한 TaN 등의 금속막(56) 및 도금용 Cu박막(58)을 성막하고, 계속해서, 예를 들면, 도금법에 의해 배선홈(54) 내에 동(Cu) 등의 도전성의 배선층(60)을 퇴적시키고, 배선홈(54)을 묻어 넣는다.
다음에, 도 6k에 나타내는 바와 같이, 배선홈(54) 밖에 퇴적한 배선홈(60) 및 금속막(56)/Cu박막(58)을 CMP법 등에 의해 제거하고, Cu묻어넣는 배선(62)을 형성한다.
이상의 공정을 거쳐서, Cu묻어넣는 배선(32)에 접속하는 듀얼 다마신구조의 상층 배선구조, 즉 에칭·스토퍼층(34), 저유전율 절연막(36), 및 에칭·스토퍼층(38)을 관통하여 Cu묻어넣는 배선(32)에 연통하는 접속구멍(46)을 묻어넣은 Cu플러그와, 배선홈(54)을 묻어넣은 Cu묻어넣는 배선(62)을 동시에 형성할 수 있다.
본 실시형태예에서 형성한 듀얼 다마신구조의 Cu묻어넣는 배선(62)은, 실시형태예 4의 레지스트용 박리제조성물에 의한 약액세정처리를 실시하고 있으므로, 도 11b, 도 19a 및 b에 나타내는 종래의 듀얼 다마신법에 의한 Cu묻어넣는 배선과는 다르며, 저유전율막이 후퇴하거나, 열화하거나 하지 않고, 더구나 레지스트 잔류물 및 폴리머 잔류물이 거의 완전히 제거된다.
이것에 의해, TaN막(56) 및 도금용 동박막(58)이 커버리지 좋게 성막되어서, 동이 절연막에 확산하는 문제나 보이드 발생의 문제가 생기지 않는다.
또, 본 실시형태예의 방법을 적용하여, Cu묻어넣는 배선(62) 상에 소요 층수의 Cu묻어넣는 배선을 형성함으로써, 소요 층수의 다층 배선구조를 형성할 수 있다.
실시형태예 8의 변형예 1
본 변형예 1은, 실시형태예 8의 변형예이며, 또한 제 4발명방법의 실시형태의 일례이다.
본 변형예에서는, 도 3b에 나타내는 바와 같이, 레지스트 마스크(45) 상에서 반사방지막(44), 캡 절연막(42), 저유전율 절연막(40), 에칭·스토퍼층(38) 및 저유전율 절연막(36)을 에칭하고, 에칭·스토퍼층(34)의 표면에서 에칭을 정치시켜서, 배선홈(46)을 형성한 후, 레지스트 마스크(45)를 제거할 때, 아싱처리에 대신하여 실시형태예 2의 레지스트용 박리제조성물을 사용한 15분간의 약액세정처리에 의해 레지스트 마스크(45) 및 반사방지막(44)을 박리한다. 이어서, 통상의 방법에 따라서 순수 린스 및 건조처리를 행한다.
약액세정처리에서 사용하는 레지스트용 박리제조성물은, 1-히드록시에틸리덴 1, 1디포스폰산 12.0중량%, 2불화1수소 암모늄 0.17중량%, H2O 27.83중량%, 디에틸렌 글리콜모노 n부틸에테르 30.0중량% 및 N, N디메틸 아세트아미드 30.0중량%로 이루어지는 실시형태예 5의 레지스트 처리약제이다.
본 변형예에서는, 실시형태예 2의 레지스트용 박리제조성물을 사용한 약액세정처리를 행함으로써, 도 3c에 나타내는 바와 같이, 레지스트 잔류물도, 폴리머 잔류물도 없고, 더욱이 애싱처리에 비해서 저유전율막의 성능이 열화하지 않고, 또한 콘택트홀 구멍지름의 확대도 거의 없는 개구형상을 형성할 수 있다.
실시형태예 8의 변형예 2
본 변형예는, 실시형태예 8의 변형예이며, 또한 제 4발명방법의 실시형태의 다른 예이다.
본 변형예에서는, 도 4f에 나타내는 바와 같이, 레지스트 마스크(52) 상에서 캡 절연막(42) 및 저유전율 절연막(40)을 에칭하고, 에칭·스토퍼층(38)의 표면에서 에칭을 정지시켜서, 배선홈(54)을 형성하고, 또한 접속구멍(46)을 개구한 후, 레지스트 마스크(52)를 제거할 때, 애싱처리에 대신하여 실시형태예 5의 레지스트용 박리제조성물을 사용한 15분간의 약액세정처리에 의해 레지스트 마스크(52) 및 레지스트 마스크(50)를 박리한다. 이어서, 통상의 방법에 따라서 순수 린스 및 건조처리를 행한다.
본 변형예의 약액세정처리에서 사용하는 레지스트용 박리제조성물은, 1-히드록시에틸리덴 1, 1디포스폰산 12.0중량%, 2불화1수소 암모늄 0.17중량%, H2O가 27.83중량%, 디에틸렌 글리콜모노 n부틸에테르가 30.0중량% 및 N, N디메틸 아세트아미드가 30.0중량%로 이루어지는 실시형태예 5의 레지스트용 박리제조성물이다.
본 변형예에서는, 실시형태예 5의 레지스트용 박리제조성물을 사용한 약액세정처리를 행함으로써, 도 4f에 나타내는 바와 같이, 접속구멍(46)의 저벽 및 측벽에 폴리머 잔류물도 없고, 더구나 애싱처리에 비해서 저유전율막의 성능이 열화하는 일도 없고, 또한 콘택트홀 구멍지름 및 배선홈폭의 확대도 거의 콘택트홀(46) 및 배선홈(54)을 형성할 수 있다.
반도체장치의 제조방법의 실시형태예 9
본 실시형태예는, 제 5발명에 관계되는 반도체장치의 제조방법의 실시형태의 또 다른 예이며, 실시형태예 3의 레지스트용 박리제조성물에 대신하여, 실시형태예 6의 레지스트용 박리제조성물을 사용하는 것을 제외하고, 실시형태예 3의 반도체장치의 제조방법과 동일 구성이다. 그래서, 도 7을 원용하여, 본 실시형태예의 방법을 설명한다.
본 실시형태예는, 하지 기판 상에 단층의 배선구조를 형성하는 예이며, 우선, 도 7a에 나타내는 바와 같이, 미리, 트랜지스터 등의 소자(도시생략)가 형성된 하지기판(72) 상에, 막두께 20nm의 Ti막(74a), 막두께 20nm의 TiN막(74b), 막두께 500nm의 Al-0.5% Cu막(74c), 막두께 5nm의 Ti막(74d) 및 막두께 100nm의 TiN막(74e)으로 이루어지는 제 1배선(74)을, 예를 들면, 하기의 성막조건으로 마그네트론 스퍼터법에 의해 형성한다.
Ti막의 성막조건
압력 : 0.52Pam
RF출력 : 2kW
가스유량 : Ar/35sccm
성장온도 : 300℃
TiN막의 성막조건
압력 : 0.78Pa
RF출력 : 6kW
가스유량 : N2/Ar = 42/21sccm
성장온도 : 300℃
Al-0.5% Cu막의 성막조건
압력 : 0.52Pa
RF출력 : 15kW
가스유량 : Ar/65sccm
성장온도 : 300℃
다음에, 제 1배선(74)을 드라이에칭법에 의해 가공하기 위해, 도 7b에 나타내는 바와 같이, 포토리소그래피 기술에 의해 배선패턴을 가지는 레지스트 마스크(6)를 TiN막(74e) 상에 형성한다.
이어서, 드라이에칭법에 의해, 도 7c에 나타내는 바와 같이, 제 1배선(74)을 다음의 에칭조건으로 에칭 가공한다.
드라이 에칭조건
가스유량 : BCl3/Cl2 = 100/150sccm
압력 : 1Pa
마이크로파 : 400mA
RF출력 : 110W
오버에칭 : 저스트 + 40% 오버에칭
에칭가공법에 의해, 도 7c에 나타내는 바와 같이, 에칭 가공된 제 1배선(74) 상에 레지스트 마스크(6)의 잔부가, 제 1배선(74)의 측벽에 부생 폴리머가 발생하므로, 애싱처리에 의해 제거한다.
계속해서, 본 실시형태예서는, 제 1배선(74) 상에 약간 잔존하고 있는 레지스트 잔류물, 제 1배선(74)에 부착하는 폴리머 잔류물을 실시형태예 6의 레지스트용 박리제조성물을 사용한 300초간의 약액세정처리에 의해 제거한다.
레지스트 애싱처리의 조건
장치 : 평행평판형 RIE장치
가스유량 : 02/3250sccm
온도 : 250℃
압력 : 150Pa
출력 : 900W
시간 : 60초
약액세정처리에서 사용하는 레지스트용 박리제조성물은, 1-히드록시 에틸리덴 1, 1디포스폰산 9.0중량%, H2O 42.5중량% 및 디에틸렌 글리콜모노 n부틸에테르 48.5중량%로 이루어지는 실시형태예 6의 레지스트용 박리제조성물이다.
실시형태예 6의 레지스트용 박리제조성물을 사용하여 약액세정처리함으로써, 도 7d에 나타내는 바와 같이, 제 1배선(74) 상의 레지스트 잔류물 및 제 1배선(74)의 측벽의 폴리머 잔류물은 거의 완전히 박리, 제거된다.
이것에 의해, 기판(72) 상에 단층 배선구조의 제 1배선(74)을 형성할 수 있다. 또한, 제 5발명방법을 적용하는 배선구조는, 본 실시형태예의 예에 한정되는 것은 아니다.
반도체장치의 구조방법의 실시형태예 10
본 실시형태예는 제 5발명에 관계되는 반도체장치의 제조방법의 실시형태의 또 다른 예이며, 실시형태예 3의 레리스트용 박리제조성물에 대신하여 실시형태예 6의 레지스트용 박리제조성물을 사용하고 있는 것을 제외하고, 실시형태예 4의 반도체장치의 제조방법의 구성과 동일하다. 그래서, 도 8 및 도 9를 원용하여, 본 실시형태예의 방법을 설명한다.
본 실시형태예에서는, 우선, 단층 구조의 제 1배선(74)이 형성되어 있는 기판(72) 상에, 도 8e에 나타내는 바와 같이, 막두께 1400nm의 SiO2막을 층간 절연막(78)으로서 다음의 성막조건으로 성막한다.
층간절연막의 성막조건
성막방법 : HDP-SiO2CVD법
온도 : 380℃
출력 : 3250W
가스유량 : SiH4/O2/Ar = 60/110/200sccm
압력 : 3mTorr
계속해서, CMP법에 의해 층간 절연막(78)을 500nm의 두께로 연마하여 표면을 평탄화 하고, 도 8f에 나타내는 바와 같이, 제 1배선(74)과 접속하는 콘택트홀의 홀패턴을 가지는 레지스트 마스크(80)를 포토리소그래피 기술에 의해 층간 절연막(78) 상에 형성한다.
다음에, 레지스트 마스크(80) 상에서 드라이 에칭법에 의해 층간 절연막(78)을 이하의 에칭조건으로 에칭하고, 도 8g에 나타내는 바와 같이, 콘택트홀(82)을 개구한다.
드라이 에칭조건
가스유량 : C2F8/Ar/CO/O2
= 20/400/50/13sccm
압력 : 35mTorr
RF출력 : 2200W
오버에칭 : 저스트 + 15%오버에칭
계속해서, 레지스트 마스크(8)의 잔존분을 애싱처리에 의해 제거하고, 또한, 콘택트홀(82)의 측벽에 부착한 폴리머를 실시형태예 6의 레지스트용 박리제조성물을 이용한 300초간의 약액세정처리에 의해 세정, 소거하며, 또한 순수 린스처리 및 건조처리를 실시한다.
애싱조건
장치 : 평행평판형 RIE장치
가스유량 : O2/3250sccm
온 도 : 250℃
압력 : 150Pa
출력 : 900W
시간 : 60초
약액세정처리에서 사용하는 레지스트용 박리제조성물은, 1-히드록시에틸리덴1, 1-디포스폰산 12.0중량%, 2불화1수소 암모늄 0.17중량%, H2O 42.5중량% 및 에틸렌글리콜모노 n부틸에테르 48.5중량%로 이루어지는 실시형태예 6의 레지스트용 박리제조성물이다.
약액세정처리에 의해, 레지스트 잔류물 및 폴리머는, 거의 완전히 박리, 제거된다.
다음에, 예를 들면, 지향성 스퍼터법에 의해 막두께 30nm의 TiN막을 성막하고, 또한 막두께 300nm의 W(텅스텐)막을 성막하여 콘택트홀(82)을 채워넣고, 계속해서 CMP처리에 의해 W막을 연마하고, 도 9h에 나타내는 바와 같이, 콘택트홀(82)을 묻어넣은 W플러그(84)를 형성한다.
W막의 성막조건(역스패터 열산화막 20nm상당)
온도 : 400℃
압력 : 10.7kPa
가스유량 : WF6/H2/Ar = 40/400/2250sccm
또한, 실시형태예 9와 동일하게 하여, W플러그(84)에 접속하는 제 2배선(86)을 층간 절연막(78) 상에 형성함으로써, 도 9i에 나타내는 바와 같이, 제 1배선(74)과, 제 1배선(74)과 W플러그(84)를 거쳐서 제 1배선(74)과 전기적으로 접속하는 제 2배선(86)을 가지는 2층구조의 배선구조를 형성할 수 있다.
본 실시형태예에서, 층간 절연막(78)은, HDP-SiO2막에 한정되는 것은 아니다. 예를 들면, 층간 절연막(78)을 저유전율 절연막과 산화실리콘막의 적층구조로 하여도 좋다. 저유전율 절연막의 예로서, 불소를 첨가한 산화실리콘막, 탄소를 첨가한 산화실리콘막, 수소실세스키옥산, 메틸실세스키옥산, 폴리알릴에테르, 테프론(등록상표)계의 재료로 성막한 막이라도 좋다.
반도체장치의 제조방법의 실시형태예 11
본 실시형태예는, 제 6발명방법에 관계되는 반도체장치의 제조방법을 적용한 실시형태예의 일례이며, 실시형태예 1의 레지스트용 박리제조성물에 대신하여, 실시형태예 4의 레지스트용 박리제조성물을 사용하고 있는 것을 제외하고, 실시형태예 5의 반도체장치의 제조방법과 동일한 구성을 가진다. 따라서 도 12 및 도 13을 참조하여, 본 실시형태예의 방법을 설명한다.
본 실시형태예서는, 미리 트랜지스터 등의 반도체소자(도시생략)가 형성된 반도체기판 상에 싱글 다마신·프로세스에서 Cu묻어넣는 배선을 형성한다.
우선, 도 12a에 나타내는 바와 같이, 반도체기판(12)에 성막된 절연막(14) 상에 감압CVD법 등에 의해 질화실리콘(SiN)을 퇴적시켜서 에칭·스토퍼층(16)을 성막하고, 에칭·스토퍼층(16) 상에 CVD법 등에 의해 순차 저유전율(low-k) 절연막(18) 및 캡 절연막(20)을 퇴적시킨다.
이어서, 본 실시형태에서는, 마찬가지로, CVD법에 의해 하드마스크를 형성하는 질화실리콘막(SiN막)(21)을 퇴적시킨다.
다음에, 소망의 배선홈 패턴을 가지는 레지스트 마스크(22)를 형성한다.
다음에, 도 12b에 나타내는 바와 같이, 레지스트 마스크(22) 상에서 SiN막(21)을 에칭하고, 레지스트 마스크(22)의 배선홈 패턴을 전사한 하드마스크(23)를 패터닝한다. 계속해서, 레지스트 마스크(22)를 애싱처리에 의해 제거하고, 배선홈 패턴을 가지는 하드마스크(23)를 캡 절연막(20) 상에 형성한다.
계속해서, 도 12c에 나타내는 바와 같이, 하드마스크(23) 상에서 캡 절연막(20) 및 저유전율 절연막(18)을 에칭하고, 에칭·스토퍼층(16)의 표면에서 에칭을 정지시켜서, 배선홈(24)을 형성한다.
이 에칭가공을 실시하였을 때, 도 12c에 나타내는 바와 같이, 폴리머 잔류물이 배선홈(24)의 저벽 및 측벽에 생성한다.
그래서, 본 실시형태예에서는, 배선홈 패턴(24)을 형성한 절연막 적층구조에 실시형태예 4의 레지스트용 박리제조성물을 사용한 약액세정처리를 300초간 실시하여 폴리머 잔류물을 제거하고, 이어서 통상의 방법에 따라서 순수 린스, 계속해서 건조처리를 행한다.
약액세정처리에서 사용하는 레지스트용 박리제조성물은, 1-히드록시에틸리덴-1, 1-디포스폰산 3.0중량%. 불화암모늄 0.12중량%, H2O 48.38중량%, 디에틸렌 글리콜모노 n부틸에테르 48.5중량%로 이루어지는 실시형태예 4의 레지스트용 박리제조성물이다.
본 실시형태예에서는, 실시형태예 4의 레지스트용 박리제조성물을 사용하여 약액세정처리를 행함으로써, 도 13d에 나타내는 바와 같이, 폴리머 잔류물이 배선홈(24)에서 거의 완전히 제거된다.
더구나, 종래의 레지스트용 박리제조성물을 사용하였을 때와 같이, 저유전율막의 성능이 열화하거나, 배선홈 폭이 확대하거나 하는 일도 없다.
이어서, 도 13e에 나타내는 바와 같이, 예를 들면 스패터링법에 의해 기판상 전면에 배선금속 확산방지를 목적으로 한 TaN 등의 금속막(26) 및 도금용의 Cu박막(28)을 성막하고, 계속해서, 예를 들면 도금법에 의해 배선홈(24) 내에 동(Cu) 등의 도전성의 배선층(30)을 퇴적시키고, 배선홈(24)을 묻어 넣는다.
다음에, 도 13f에 나타내는 바와 같이, 배선홈(24) 밖에 퇴적한 배선층(30) 및 금속막(26), Cu박막(28) 및 하드마스크(23)를 구성한 SiN막(21)을 CMP법 등에 의해 제거하고, Cu묻어넣는 배선(32)을 형성한다.
이상의 공정을 거쳐서, 반도체기판(12) 상에 절연막(14) 및 에칭·스토퍼층(16) 상에 성막된 저유전율 절연막(18) 및 캡 절연막(20)에 채워넣어진 단층의 Cu묻어넣는 배선(32)을 형성할 수 있다.
본 실시형태예에서 형성한 Cu묻어넣는 배선(32)은, 실시형태예 1의 레지스트용 박리제조성물에 의한 약액세정처리를 실시하고 있으므로, 도 11a에 나타내는 종래의 싱글 다마신법에 의한 Cu묻어넣는 배선과는 다르며, 저유전율 절연막이 후퇴하지 않고, 레지스트 잔류물 및 폴리머 잔류물이 거의 완전히 제거되고 있다.
이것에 의해, TaN막(26) 및 도금용의 동박막(28)이 커버리지 좋게 성막되어서, 동이 절연막에 확산하는 문제나 보이드 발생의 문제가 생기지 않는다.
본 실시형태예에서는, 배선홈의 형성을 예로 하여 본 발명방법을 설명하였으나, 층간 절연막에 콘택트홀을 형성할 때에도 본 실시형태예의 방법을 적용할 수 있고, 동일한 효과를 얻을 수 있다.
반도체장치의 제조방법의 실시형태예 12
본 실시형태예는, 제 6발명방법에 관계되는 반도체장치의 제조방법의 실시형태의 다른 예이며, 실시형태예 1의 레지스트용 박리제조성물에 대신하여 실시형태예 4의 레지스트용 박리제조성물을 사용하는 것을 제외하고, 실시형태예 6의 반도체장치의 제조방법과 동일하게 실시한다. 그래서, 도 14에서 도 18을 원용하여, 본 실시형태예의 방법을 설명한다.
본 실시형태예에서는, 실시형태예 6과 동일하게, 실시형태예 11에서 제작한 Cu묻어넣는 배선(32)에 접속하는 듀얼 다마신구조의 상층 배선을 형성한다.
우선, 도 14a에 나타내는 바와 같이, Cu묻어넣는 배선(32) 상에, 예를 들면 CVD법 등에 의해, 에칭·스토퍼층(34), 저유전율 절연막(36), 에칭 ·스토퍼층(38), 저유전율 절연막(40) 및 캡 절연막(42)을 순서로 적층한다.
이어서, 본 실시형태예에서는, 캡 절연막(42) 상에 순차, 제 1하드 마스크를 형성하는 제 1마스크 SiO2막(43), 제 2하드마스크를 형성하는 제 2마스크 SiO2막(45) 및 반사방지막(44)을 성막한다.
이어서, 소정의 배선홈 패턴을 가지는 레지스트 마스크(47)를 반사방지막(44) 상에 형성한다.
다음에, 도 14b에 나타내는 바와 같이, 레지스트 마스크(47) 상에서 반사방지막(44) 및 제 2마스크 SiO2막(45)을 에칭하고, 레지스트 마스크(47)의 배선홈 패턴을 전사한 제 2마스크(49)를 패터닝한다. 계속해서, 레지스트 마스크(47)를 애싱처리에 의해 제거하고, 제 2하드마스크(49)를 제 1마스크 SiO2막(43) 상에 형성한다.
이어서, 도 15c에 나타내는 바와 같이, 제 1마스크 SiO2막(43) 및 제 2마스크(49) 상에 콘택트홀·패턴을 가지는 레지스트 마스크(51)를 형성한다.
계속해서, 레지스트 마스크(51) 상에서 제 1마스크 SiO2막(43)을 에칭하고, 도 15d에 나타내는 바와 같이, 레지스트 마스크(51)의 콘택트홀·패턴을 전사한 제 1마스크(53)를 패터닝 한다. 이어서, 레지스트 마스크(51)를 애싱처리에 의해 제거하고, 콘택트홀·패턴을 가지는 제 1하드마스크(53)를 캡 절연막(42) 상에 형성한다.
이어서, 콘택트홀·패턴을 전사한 제 1하드마스크(53) 상에서 캡 절연막(42) 및 저유전율 절연막(40)을 에칭하고, 또한 에칭을 에칭·스토퍼층(38)에서 정지시키고, 도 16e에 나타내는 바와 같이, 콘택트홀·패턴을 가지는 개구부(55)를 형성한다. 이 에칭에 의해, 도 16e에 나타내는 바와 같이, 폴리머 잔류물이 개구부(55)의 저벽 및 측벽에 생성한다.
계속해서, 배선홈 패턴을 전사한 제 2하드마스크(49) 상에서, 제 1하드마스크(53), 캡 절연막(42) 및 저유전율 절연막(40)을 에칭하고, 또한 에칭을 에칭·스토퍼층(38)에서 정지시키고, 도 16f에 나타내는 바와 같이 배선홈(54)을 형성한다.
동시에, 개구부(55)의 바닥의 에칭·스토퍼층(38) 및 저유전율 절연막(36)을 에칭하여, 콘택트홀(46)을 개구하고, 또한 에칭을 에칭·스토퍼층(34)의 표면에서 정지시킨다.
이어서, 에칭·스토퍼층(34)을 에칭하고, 도 17g에 나타내는 바와 같이, 콘택트홀(46)을 하층의 Cu묻어넣는 배선(32)에 연통시킨다. 이 단계에서, 폴리머 잔류물은, 배선홈(54)의 측벽 및 저벽과 콘택트홀(46)의 측벽 및 저벽에 생성하여 부착하고 있다.
그래서, 본 실시형태예에서는, 배선홈(54) 및 콘택트홀(46)을 형성한 단계에서, 실시형태예 4의 레지스트용 박리제조성물을 사용한 약액세정처리를 60초간 실시하여 폴리머 잔류물을 제거하고, 이어서 통상의 방법에 따라서 순수 린스, 계속해서 건조처리를 행한다.
약액세정처리에서 사용하는 레지스트용 박리제조성물은, 1-히드록시에틸리덴-1, 1-디포스폰산 3.0중량%, 불화암모늄 0.12중량%, H2O 48.38중량%, 디에틸렌 글리콜모노 n부틸에테르 48.5중량%로 이루어지는 실시형태예 4의 레지스트용 박리제조성물이다.
본 실시형태예에서는, 실시형태예 4의 레지스트용 박리제조성물을 사용하여 약액세정처리를 행함으로써, 도 17h에 나타내는 바와 같이, 폴리머 잔류물이 배선홈(54)의 측벽 및 저벽과 콘택트홀(46)의 저벽 및 측벽에서 거의 완전히 제거된다.
더구나, 종래의 도 19a 및 b에 나타내는 바와 같이, 저유전율막의 성능이 열화하지 않고, 또한 배선홈 폭 혹은 콘택트홀 지름이 확대하는 일도 없다.
이어서, 도 18i에 나타내는 바와 같이, 예를 들면 스패터링법에 의해 기판상 전면에 배선금속 확산방지를 목적으로 한 TaN 등의 금속막(56) 및 도금용의 Cu박막(58)을 성막하고, 계속해서, 예를 들면 도금법에 의해 배선홈(54) 내에 동(Cu) 등의 도전성의 배선층(60)을 퇴적시켜, 배선홈(54)을 묻어 넣는다.
다음에, 도 18j에 나타내는 바와 같이 배선홈(54) 밖에 퇴적한 배선층(60) 및 금속막(56)/Cu박막(58)과 하드마스크(53)를 CMP법 등에 의해 제거하고, Cu묻어넣는 배선(62)을 형성한다.
이상의 공정을 거쳐서, Cu묻어넣는 배선(32)에 접속하는 듀얼 다마신구조의 상층 배선구조, 즉 에칭·스토퍼층(34), 저유전율 절연막(36) 및 에칭·스토퍼층(38)을 관통하여 Cu묻어넣는 배선(32)에 연통하는 접속구멍(46)을 묻어넣은 Cu플러그와, 배선홈(54)을 묻어넣은 Cu묻어넣는 배선(62)을 동시에 형성할 수 있다.
본 실시형태에서 형성한 듀얼 다마신구조의 Cu묻어넣는 배선(62)은, 실시형태예 4의 레지스트용 박리제조성물에 의한 약액세정처리를 실시하고 있으므로, 도 11b, 도 19a 및 b에 나타내는 종래의 듀얼 다마신법에 의한 Cu묻어넣는 배선과는 다르며, 저유전율막이 열화하거나, 후퇴하거나 하지 않고, 더구나 레지스트 잔류물 및 폴리머 잔류물이 거의 완전히 제거된다.
이것에 의해, TaN막(56) 및 도금용 동박막(58)이 커버리지 좋게 성막되어서, 동이 절연막에 확산하는 문제나 보이드 발생의 문제가 생기지 않는다.
또, 레지스용 박리제조성물의 실시형태예 4에서 언급한 표 2에 나타내는 레지스트용 박리제조성물의 평가는, 실시형태예 11 및 12의 반도체장치의 제조방법에도 해당한다. 즉, 실시형태예 4의 레지스트용 박리제조성물을 이용함으로써, 저유전율 절연막의 변질, 후퇴량을 억제하면서 레지스트 잔류물 및 폴리머 잔류물을 제거할 수 있다.
실시형태예 12의 방법을 적용하여, 또 다른 상층 금속배선을 소요 층수만큼 Cu묻어넣는 배선(62) 상에 형성함으로써, 소망 층수의 다층 배선구조를 형성할 수 있다.
또, 실시형태예 12에서는, 배선홈(54) 및 콘택트홀(46)을 형성한 도 16f의 단계에서 약액처리에 의한 폴리머 잔류물 제거를 행하고 있으나, 개구부(55)를 개구한 도 16e의 단계, 콘택트홀(46) 및 배선홈(54)을 거의 형성한 도 16f의 단계에서, 약액처리에 의한 폴리머 잔류물제거를 행하여도 좋다.
이상의 설명에서도 명백한 바와 같이, 제 1발명에 의하면, 레지스트용 박리제조성물을 구성하는 성분으로서 적어도 술파민산과 물을 이용함으로써, 레지스트용 박리제조성물을 사용하여 레지스트 마스크를 제거할 때, 저유전율 절연막의 산화, 침식을 억제하고, 저유전율 절연막의 양호한 성능을 유지하면서, 레지스트 마스크의 잔류물 및 부생 폴리머를 거의 완전히 제거할 수 있는 레지스트용 박리제조성물을 실현할 수 있다.
제 2발명에 의하면, 적어도 포스폰산과 수용성 유기액제를 함유하는 수용액을 레지스트용 박리제조성물으로서 이용함으로써, 레지스트 마스크를 제거할 때, 동배선이나 절연막에 대한 방식성을 가지며, 특히 저유전율 절연막의 산화, 침식을 억제하고, 저유전율막의 양호한 성능을 유지하면서, 레지스트 마스크의 잔류물 및 부생 폴리머를 거의 완전히 제거할 수 있는 레지스트용 박리제조성물을 실현할 수 있다.
제 1에서 제 3발명방법에 의하면, 하지층의 처리에 사용한 레지스트 마스크에 제 1발명에 관계되는 레지스트용 박리제조성물을 사용한 약액세정처리를 실시함으로써, 저유전율 절연막의 산화, 침식을 억제하고, 저유전율 절연막의 양호한 성능을 유지하면서 레지스트 마스크의 잔류물 및 부생 폴리머를 완전히 제거하는 것이 가능하게 된다.
제 4에서 제 6발명방법에 의하면, 하지층의 처리에 사용한 레지스트 마스크에 제 2발명에 관계되는 레지스트용 박리제조성물을 사용한 약액세정처리를 실시함으로써, 저유전율 절연막의 산화, 침식을 억제하고, 저유전율 절연막의 양호한 성능을 유지하면서 레지스트 마스크의 잔류물 및 부생 폴리머를 거의 완전히 제거하는 것이 가능하게 된다.
제 1에서 제 6발명방법을 적용함으로써, 반도체장치의 수율이나 신뢰성 저하를 일으키지 않고, 소망의 특성을 가지는 반도체장치의 제조가 가능하게 된다.
또, 제 1에서 제 6발명방법에 의해, 레지스트 잔류물이나 폴리머 잔류물을 확실히 박리 제거할 수 있으므로, 반도체장치의 제조에 있어서, 반도체장치의 특성열화를 확실히 회피할 수 있다.
도 1a에서 c는, 실시형태예 1 또는 7의 방법에 따라서 싱글 다마신·프로세스를 실시할 때의 각 공정의 단면도이다.
도 2d와 e는 도 1c에 계속하여, 실시형태예 1 또는 7의 방법에 따라서 싱글 다마신·프로세스를 실시할 때의 각 공정의 단면도이다.
도 3a에서 c는, 실시형태예 2 또는 8의 방법에 따라서 듀얼 다마신·프로세스를 실시할 때의 각 공정의 단면도이다.
도 4d에서 f는, 도 3c에 계속하여, 실시형태예 2 또는 8의 방법에 따라서 듀얼 다마신·프로세스를 실시할 때의 각 공정의 단면도이다.
도 5g에서 i는 도 4f에 계속하여, 실시형태예 2 또는 8의 방법에 따라서 듀얼 마신·프로세스를 실시할 때의 각 공정의 단면도이다.
도 6j와 k는, 도 5i에 계속하여, 실시형태예 2 또는 8의 방법에 따라서 듀얼 마신·프로세스를 실시할 때의 각 공정의 단면도이다.
도 7a에서 d는, 각각, 실시형태예 3 또는 9의 방법에 의해 단층의 배선구조를 형성할 때의 각 공정의 단면도이다.
도 8e에서 g는, 각각 실시형태 4 또는 10의 방법에 의해 2층구조의 배선구조를 형성할 때, 도 7d에 계속되는 각 공정의 단면도이다.
도 9h와 i는, 각각, 실시형태 4 또는 10의 방법에 의해 2층구조의 배선구조를 형성할 때, 도 8g에 계속되는 각 공정의 단면도이다.
도 10a와 b는, 각각, 싱글 다마신구조의 단층 묻어넣는 배선구조 및 듀얼 다마신구조의 다층 묻어넣는 배선구조의 구성을 나타내는 단면도이다.
도 11a와 b는, 각각, 싱글 다마신·구조의 단층 묻어넣는 배선구조와 듀얼 다마신구조의 다층 묻어넣는 배선구조의 형성에 있어서, 종래의 레지스트용 박리제를 이용하였을 때의 문제를 설명하는 단면도이다.
도 12a에서 c는, 실시형태예 5 또는 11의 방법에 따라서 싱글 다마신·프로세스를 실시할 때의 각 공정의 단면도이다.
도 13d에서 f는, 도 12c에 계속하여, 실시형태예 5 또는 11의 방법에 따라서 싱글 다마신·프로세스를 실시할 때의 각 공정의 단면도이다.
도 14a와 b는, 실시형태예 6 또는 12의 방법에 따라서 듀얼 다마신·프로세스를 실시할 때의 각 공정의 단면도이다.
도 15c와 d는, 도 14b에 계속하여, 실시형태예 6 또는 12의 방법에 따라서 듀얼 다마신·프로세스를 실시할 때의 각 공정의 단면도이다.
도 16e와 f는, 도 15d에 계속하여, 각 실시형태 6 또는 12의 방법에 따라서 듀얼 다마신·프로세스를 실시할 때의 각 공정의 단면도이다.
도 17g와 h는, 도 16f에 계속하여, 실시형태예 6 또는 12의 방법에 따라서 듀얼 다마신·프로세스를 실시할 때의 각 공정의 단면도이다.
도 18i와 h는, 도 17h에 계속하여, 실시형태예 6 또는 12의 방법에 따라서 듀얼 다마신·프로세스를 실시할 때의 각 공정의 단면도이다.
도 19a와 b는, 각각 듀얼 다마신·프로세스 구조의 다층 묻어넣는 배선구조의 형성에 있어서, 종래의 레지스트용 박리제를 사용하였을 때의 문제를 설명하는 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
12. 반도체기판 14. 절연막
16. 에칭·스토퍼층 18. 저유전율 절연막
20. 캡 절연막 21. SiN막
22. 레지스트 마스크 23. 하드마스크
24. 배선홈 26. TaN등의 금속막
28. Cu도금박막 30. Cu배선층
32. Cu묻어넣는 배선 34. 에칭·스토퍼층
36. 저유전율 절연막 38. 에칭·스토퍼층
40. 저유전율 절연막 42. 캡 절연막
43. 제 1마스크 SiO2막 44. 레지스트 마스크
45. 제 2마스크 SiO2막 46. 접속구멍
47. 레지스트 마스크 48. 레지스트층
49. 제 2하드 마스크 50. 레지스트 마스크
51. 레지스트 마스크 52. 레지스트 마스크
53. 제 1하드 마스크 54. 배선홈
60. Cu배선층 62. Cu묻어넣는 배선
72. 기판 74. 제 1배선
76. 레지스트 마스크 78. 층간 절연막
80. 레지스트 마스크 82. 콘택트홀
84. W플러그 86. 제 2배선
92. 반도체기판 94. 절연막
96. 에칭·스토퍼층 98. 저유전율 절연막
100. 캡 절연막 102. 배선홈
104. 배리어 금속막 106. 도금용 Cu박막
108. Cu묻어넣는 배선 110. 에칭·스토퍼층
112. 저유전율 절연막 114. 에칭·스토퍼층
116. 저유전율 절연막 118. 캡 절연막
119. 접속구멍 120. 배리어 금속막
121. 배선홈 122. 도금용 Cu박막
124. Cu묻어넣는 배선 126. 보이드

Claims (18)

  1. 레지스트 패턴을 가지는 레지스트 마스크를 하지층 상에 형성하고, 이어서 상기 레지스트 마스크를 사용하여 상기 하지층을 처리한 후에 상기 레지스트 마스크를 제거할 때에 사용하는 레지스트용 박리제조성물에 있어서,
    적어도 포스폰산(H2PHO3)과 수용성 유기용매를 함유하는 수용액인 것을 특징으로 하는 레지스트용 박리제조성물.
  2. 제 1항에 있어서,
    상기 포스폰산의 함유량이 0.1중량% 이상 30중량% 이하이며, 상기 유기용매의 함유량이 30중량% 이상 95중량% 이하 것을 특징으로 하는 레지스트용 박리제조성물.
  3. 제 1항에 있어서,
    상기 포스폰산(H2PHO3)과 수용성 유기용매를 함유하는 수용액에 더하여, 또한, 불화수소산과 금속을 포함하지 않는 염기로부터 생성되는 염을 함유하는 것을 특징으로 하는 레지스트용 박리제조성물.
  4. 제 3항에 있어서,
    상기 불화수소산과 금속을 포함하지 않는 염기로부터 생성되는 염은, 상기 불화수소산과 상기 금속을 포함하지 않는 염기의 몰 비율이, 1:0.1 이상 1:10 이하인 것을 특징으로 하는 레지스트용 박리제조성물.
  5. 제 3항에 있어서,
    상기 불화수소산과 금속을 포함하지 않는 염기로부터 생성되는 염의 함유량은 0.01중량% 이상 10중량% 이하인 것을 특징으로 하는 레지스트용 박리제조성물.
  6. 제 1항 내지 제 5항 중 어느 한 항에 있어서,
    상기 적어도 포스폰산과 수용성 유기용매를 함유하는 수용액의 pH가 8 이하인 것을 특징으로 하는 레지스트용 박리제조성물.
  7. 레지스트 패턴을 가지는 레지스트 마스크를 하지층 상에 형성하고, 이어서 상기 레지스트 마스크를 사용하여 상기 하지층을 처리하는 공정과,
    상기 처리된 하지층을 레지스트용 박리제조성물에 의해 세정처리하여, 상기 레지스트 마스크의 잔류물 및 부생폴리머의 적어도 어느 것을 박리, 제거하는 세정처리공정을 가지며,
    상기 레지스트용 박리제조성물로서, 적어도 포스폰산(H2PHO3)과 수용성 유기용매를 함유하는 수용액인 레지스트용 박리제조성물을 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 레지스트 패턴을 가지는 레지스트 마스크를 하지층 상에 형성하고, 이어서 상기 레지스트 마스크를 사용하여 상기 하지층을 처리하는 공정과,
    회화처리를 실시하여 상기 레지스트 마스크를 제거하는 회화처리공정과,
    상기 처리된 하지층을 레지스트용 박리제조성물에 의해 세정처리하고, 상기 레지스트 마스크의 잔류물 및 부생폴리머의 잔류물의 적어도 어느 것을 박리, 제거하는 세정처리공정을 가지며,
    상기 레지스트용 박리제조성물로서, 적어도 포스폰산(H2PHO3)과 수용성 유기용매를 함유하는 수용액인 레지스트용 박리제조성물을 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제 7항 또는 제 8항에 있어서,
    상기 하지층을 처리하는 공정에서는, 상기 하지층으로서 반도체기판 상에 절연막을 성막하고, 이어서 상기 레지스트 마스크로서 배선홈 또는 접속구멍의 레지스트 패턴을 가지는 레지스트 마스크를 상기 절연막 상에 형성하고, 상기 절연막을 드라이에칭하여, 소정의 패턴을 가지는 배선홈 또는 접속구멍을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제 9항에 있어서,
    상기 절연막으로서, 산화실리콘막을 성막하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제 9항에 있어서,
    상기 절연막으로서, 저유전율 절연막 또는 저유전율 절연막을 가지는 적층절연막을 성막하는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제 7항 또는 제 8항에 있어서,
    상기 하지층을 처리하는 공정에서는, 상기 하지층으로서 하층배선 상에 금속확산 방지효과도 가지는 에칭·스토퍼층을 성막하고, 이어서 상기 레지스트 마스크로서 접속구멍의 레지스트 패턴을 가지는 레지스트 마스크를 에칭·스토퍼층 상에 형성하고, 계속해서 에칭·스토퍼층을 드라이에칭하여, 하층배선에 도달하는 접속구멍을 에칭·스토퍼층에 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제 12항에 있어서,
    상기 금속확산 방지효과를 가지는 에칭·스토퍼층으로서, 질화실리콘막 또는 탄화실리콘막을 성막하는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제 7항 또는 제 8항에 있어서,
    상기 하지층을 처리하는 공정에서는, 하지층으로서 반도체기판 상에 금속막을 성막하고, 이어서 상기 레지스트 마스크로서 배선의 레지스트 패턴을 가지는 레지스트 마스크를 상기 금속막 상에 형성하고, 계속해서 상기 금속막을 드라이에칭하여 소정의 패턴을 가지는 배선을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제 14항에 있어서,
    상기 금속막으로서 알루미늄막 또는 알루미늄 합금막을 성막하는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 하지층 상에 하드마스크 형성층을 성막하는 공정과,
    레지스트 패턴을 가지는 레지스트 마스크를 상기 하드마스크 형성층 상에 형성하고, 이어서 상기 레지스트 마스크를 사용하여 상기 하드마스크 형성층을 에칭하고, 상기 레지스트 패턴을 전사한 하드마스크를 형성하는 공정과,
    이어서, 상기 하드마스크를 사용하여 상기 하지층을 처리하는 공정과,
    상기 처리된 하지층을 레지스트용 박리제조성물에 의해 세정처리하고, 상기 레지스트 마스크의 잔류물 및 부생폴리머의 적어도 어느 것을 박리, 제거하는 세정처리공정을 가지며,
    상기 레지스트용 박리제조성물로서, 적어도 포스폰산(H2PHO3)과 수용성 유기용매를 함유하는 수용액인 레지스트용 박리제조성물을 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제 16항에 있어서,
    상기 세정처리공정에서는, 상기 레지스트용 박리제조성물로서, 적어도 포스폰산과 수용성 유기용매를 함유하는 수용액에, 또한, 불화수소산과 금속을 포함하지 않는 염기로부터 생성하는 염을 함유시킨 레지스트 박리제조성물을 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제 17항에 있어서,
    상기 불화수소산과 금속을 포함하지 않는 염기로부터 생성되는 염은, 상기 불화수소산과 상기 금속을 포함하지 않는 염기와의 몰비율이 1:0.1 이상 1:10 이하인 것을 특징으로 하는 반도체장치의 제조방법.
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200505975A (en) * 2003-04-18 2005-02-16 Ekc Technology Inc Aqueous fluoride compositions for cleaning semiconductor devices
TWI286679B (en) 2003-06-04 2007-09-11 Kao Corp Removing agent composition
US8030263B2 (en) * 2004-07-01 2011-10-04 Air Products And Chemicals, Inc. Composition for stripping and cleaning and use thereof
US8552484B2 (en) 2004-07-02 2013-10-08 Fujitsu Semiconductor Limited Semiconductor device and method for fabricating the same
US9217929B2 (en) * 2004-07-22 2015-12-22 Air Products And Chemicals, Inc. Composition for removing photoresist and/or etching residue from a substrate and use thereof
DE102004063264B4 (de) * 2004-12-29 2009-07-30 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Ausbilden elektrischer Verbindungen in einer Halbleiterstruktur
US8044009B2 (en) * 2005-04-04 2011-10-25 Avantor Performance Materials, Inc. Compositions for cleaning ion implanted photoresist in front end of line applications
US7485968B2 (en) * 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
JP4237216B2 (ja) 2006-10-05 2009-03-11 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP5018098B2 (ja) * 2007-01-19 2012-09-05 東ソー株式会社 配線工程用レジストの剥離方法
JP5203637B2 (ja) * 2007-05-07 2013-06-05 イー．ケー．シー．テクノロジー．インコーポレーテッド レジスト、エッチング残渣、及び金属酸化物をアルミニウム及びアルミニウム銅合金を有する基板から除去する方法及び組成物
JP2009084644A (ja) * 2007-09-28 2009-04-23 Toshiba Corp スタンパの製造方法およびスタンパ
US20090093114A1 (en) * 2007-10-09 2009-04-09 Sean David Burns Method of forming a dual-damascene structure using an underlayer
KR100884980B1 (ko) * 2007-12-24 2009-02-23 주식회사 동부하이텍 반도체 소자의 제조방법
JP2010077476A (ja) * 2008-09-25 2010-04-08 Toshiba Corp スタンパの製造方法
MY158742A (en) * 2008-12-19 2016-11-15 Sanyo Chemical Ind Ltd Cleaning agent for electronic materials
JP5488603B2 (ja) * 2009-08-14 2014-05-14 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2012216296A (ja) * 2011-03-31 2012-11-08 Canon Inc 有機発光装置の製造方法
US8735283B2 (en) * 2011-06-23 2014-05-27 International Business Machines Corporation Method for forming small dimension openings in the organic masking layer of tri-layer lithography
CN103050374B (zh) 2011-10-17 2015-11-25 中芯国际集成电路制造(北京)有限公司 蚀刻后的处理方法
CN103094180B (zh) * 2011-10-28 2015-04-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US8901007B2 (en) * 2013-01-03 2014-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Addition of carboxyl groups plasma during etching for interconnect reliability enhancement
JP6367606B2 (ja) * 2013-09-09 2018-08-01 上村工業株式会社 無電解めっき用前処理剤、並びに前記無電解めっき用前処理剤を用いたプリント配線基板の前処理方法およびその製造方法
US9953941B2 (en) 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
KR20180079999A (ko) * 2017-01-03 2018-07-11 동우 화인켐 주식회사 레지스트 박리액 조성물
CN106865488B (zh) * 2017-02-08 2018-08-21 上海华虹宏力半导体制造有限公司 锗层图形化方法及硅基mems运动传感器的制造方法
US10153161B1 (en) * 2017-11-27 2018-12-11 Nanya Technology Corporation Method for manufacturing a semiconductor structure
CN109941957B (zh) * 2017-12-21 2021-06-04 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
KR102142981B1 (ko) * 2018-05-29 2020-08-11 한국기계연구원 나노패턴을 가지는 금속층 제조방법
CN110116986A (zh) * 2019-05-07 2019-08-13 上海华虹宏力半导体制造有限公司 一种mems加速器件的通孔刻蚀方法
CN110277315A (zh) * 2019-05-13 2019-09-24 全球能源互联网研究院有限公司 一种碳化硅浅沟槽刻蚀方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5213776A (en) * 1975-07-23 1977-02-02 Hitachi Ltd Photo-resist pealing method
JPH01105538A (ja) * 1987-10-19 1989-04-24 Sanyo Electric Co Ltd フォトレジストパターン形成方法
JP3316078B2 (ja) * 1994-03-04 2002-08-19 日本表面化学株式会社 レジスト剥離液
JPH08185799A (ja) * 1994-12-28 1996-07-16 Hitachi Ltd カラー陰極線管の製造方法
JPH1055993A (ja) * 1996-08-09 1998-02-24 Hitachi Ltd 半導体素子製造用洗浄液及びそれを用いた半導体素子の製造方法
KR100248113B1 (ko) * 1997-01-21 2000-03-15 이기원 전자 표시 장치 및 기판용 세정 및 식각 조성물
JP4224652B2 (ja) 1999-03-08 2009-02-18 三菱瓦斯化学株式会社 レジスト剥離液およびそれを用いたレジストの剥離方法
JP2001077192A (ja) * 1999-08-31 2001-03-23 Sony Corp 半導体装置およびその製造方法
JP2001100414A (ja) * 1999-10-01 2001-04-13 Tokyo Ohka Kogyo Co Ltd 水溶性感光性組成物およびこれを用いたカラーブラウン管用黒鉛スクリーンの作成方法
JP2001345303A (ja) 2000-03-30 2001-12-14 Mitsubishi Chemicals Corp 基板表面処理方法
JP4478908B2 (ja) * 2001-02-08 2010-06-09 ナガセケムテックス株式会社 レジスト剥離剤組成物
US7563753B2 (en) * 2001-12-12 2009-07-21 Hynix Semiconductor Inc. Cleaning solution for removing photoresist
JP4443864B2 (ja) * 2002-07-12 2010-03-31 株式会社ルネサステクノロジ レジストまたはエッチング残さ物除去用洗浄液および半導体装置の製造方法
TW200505975A (en) * 2003-04-18 2005-02-16 Ekc Technology Inc Aqueous fluoride compositions for cleaning semiconductor devices

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