CN101207154A - 用高密度等离子氧化层作为多晶硅层间绝缘层的分隔栅的构成 - Google Patents
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Abstract
本发明公开一种制造带有分隔栅并填充在半导体衬底上开口的沟道的沟道型半导体功率器件的方法，其中分隔栅由顶底栅节段之间设置的多晶硅层间绝缘层分离。该方法进一步包括在HDP氧化淀积工艺后通过应用RTP工艺形成多晶硅层间层以使HDP氧化层的刻蚀速率接近热氧化的刻蚀速率的步骤。
Description
技术领域
本发明总体涉及半导体功率器件。更具体地，本发明涉及用高密度等离子(HDP)淀积氧化层作为多晶硅层间氧化层提供分隔沟道栅的经改进的新颖制造工艺和器件结构。
背景技术
通过应用例如屏蔽栅沟道(SGT)结构的分隔沟道栅减小DMOS器件中的栅漏电容Cgd的常规技术仍面临技术上的限制和困难。具体地，沟道DMOS器件的结构中有沟道栅，其中栅漏之间的大电容(Cgd)限制了器件的开关速度。该电容主要来自沟道栅底部与漏之间的电场耦合。为了减小该栅漏电容，通过沟道栅底部的底部屏蔽电极将沟道栅与漏屏蔽而引进了一种经改进的分隔沟道栅结构，例如屏蔽栅沟道(Shielded Gate Trench(SGT))结构，用以将沟道栅与漏屏蔽。SGT结构的设计原理是将沟道的底屏蔽电极连接到源，使沟道栅与位于衬底底部的漏屏蔽，如图1所示。将栅漏电容减小到初始电容Cgd的大约一半可以通过实施沟道栅底部的屏蔽电极而实现。通过SGT结构实施的DMOS器件的开关速度和开关效率因此得到极大改进。连接到源电位时的底屏蔽电极提供比底屏蔽节段留在浮动电位的结构更好的效果。栅漏电容Cgd的减小通过实施底部多晶硅屏蔽结构而实现。与沟道底部击穿的问题被消除，因为底部氧化沿沟道侧壁具有比层栅氧化更大的厚度。基本的效果是这样的优点，即对于特定的外延厚度，这样的SGT结构能够传递更高得多的漏源击穿电压(BVdss)。一旦BVdss不再是设计思想中的限制因素，设计者就有提高掺杂水平或减小外延层厚度，或者设计出可以同时达到以上两个目的器件的灵活性，以改进器件的全面性能。
但是，如图1所示，在制造工艺中，实行第一栅氧化的湿法刻蚀的步骤经常造成栅氧化薄弱的问题。氧化刻蚀经常延伸到已经首先淀积到沟道底部的第一多晶硅的顶表面底下，因此造成过刻蚀窝的形成。具体地，陡峭而薄的多晶硅层间氧化造成源和栅之间由于下述问题引起的早期击穿，1)凹坑导致造成早期击穿区域中的电场集中；和2)凹坑增加了栅漏覆盖，因此而牵累对Cgd的改进。这样的技术困难在应用常规工艺时成为一个问题。当应用常规制造工艺时，湿法刻蚀工艺被用于去除第一多晶硅反刻蚀期间损坏的侧壁氧化。各向同性的湿法刻蚀工艺不可避免地刻蚀掉多晶硅顶表面下的侧壁氧化的少许一部分，造成侧壁上的刻蚀窝。所生长的热氧化与形成上沟道侧壁栅氧化和多晶硅层间栅氧化的下层共形，所述两个栅氧化之后是第二多晶硅淀积。该技术问题和性能限制经常在元件密度由于在半导体衬底上形成沟道功率器件时的沟道开口尺寸收缩而增加时甚至变得更严重。
因此，在功率半导体器件的设计和制造技术中仍需要在形成功率器件中提供新制造方法和器件结构，使上述讨论的问题和限制能得到解决。
发明内容
因此本发明的目的是提供一种通过分隔沟道栅实施的新颖的经改进的半导体功率器件，其中多晶硅层间绝缘层应用具有经改进的平面特性的HDP淀积工艺以及其后的退火工艺形成，用以克服上述讨论的技术困难和限制。
具体地，本发明的目的是提供经改进的器件结构和制造方法以减小栅漏电容，同时通过在底部沟道多晶硅的顶部淀积HDP氧化绝缘层精确控制多晶硅层间层的厚度，然后应用受控刻蚀精确地刻蚀掉多晶硅层间绝缘的所要求的层厚，使底部沟道多晶硅上方的深度能更好地受到控制。通过该独立地精细调整第二氧化之间的多晶硅层间氧化厚度的新结构和方法，形成分隔沟道栅时可以不牺牲栅氧化的完整性。
简短地说，在优选实施例中，本发明公开了一种沟道型金属氧化物半导体场效应晶体管(MOSFET)元件。该沟道型MOSFET元件包括从半导体衬底的顶表面开口的由设置在衬底底表面上的漏区域上方的体区域中被环绕的源区域包围的沟道栅。该沟道栅进一步包括至少两个互相绝缘的带有被特殊淀积以提供更好的平面特性的节段间绝缘层的具有可控节段间厚度的沟道填充节段，由此沟道完整性得到改进。在优选实施例中，节段间绝缘是配备平面特性的HDP淀积层，用以通过多晶硅层间层防止过刻蚀。
本发明进一步公开了一种在半导体衬底上制造带有由分离顶底栅节段的多晶硅层间绝缘层分离的分隔栅的沟道型金属氧化物半导体场效应晶体管(MOSFET)元件的方法。该方法进一步包括在HDP氧化淀积工艺后应用RTP工艺以使HDP氧化层的刻蚀速率接近热氧化的刻蚀速率的步骤。
通过下文结合各幅附图对优选实施例的详尽叙述，本发明的上述和其他目的和优点无疑对于本技术领域的普通熟练人员是显而易见的。
附图说明
图1是背景技术中通过由常规分隔沟道栅沟道结构构成的沟道栅实施的常规沟道型MOSFET器件的剖面图，图中显示不平整的经刻蚀的多晶硅层间层；
图2是通过分隔沟道栅实施的沟道MOSFET器件的剖面图，其中经改进的多晶硅层间绝缘层提供本发明的经改进的平面性能和更厚的沟道底氧化层；
图3A到3L是用于叙述提供如图2所示的沟道MOSFET器件的制造工艺的一系列剖面图。
具体实施方式
参考图2的本发明的沟道MOSFET器件100的剖面图。沟道MOSFET器件100被支撑在其上形成外延层110的衬底105上。沟道MOSFET器件100包括顶沟道栅节段150下方在底部填充多晶硅的底栅节段130。填充多晶硅的底栅节段130通过设置在顶底节段之间的绝缘多晶硅层间层140与顶栅节段150屏蔽和绝缘。底沟道节段也通过包围沟道栅的底表面的绝缘层120与设置在下方的漏105绝缘。顶沟道栅节段150也在由覆盖沟道壁的栅绝缘层155包围的沟道顶部填充多晶硅层。多晶硅层间绝缘层140通过HDP氧化淀积形成。氧化层的HDP淀积提供适当和充分的多晶硅层间绝缘层140的平面顶表面。另外，多晶硅层间绝缘层140在从850℃到1150℃的高温下退火几分钟到几小时，接着是CMP和干法或湿法刻蚀以达到底多晶硅电极上方所需要的厚度。具体地，由于多晶硅层间绝缘层140的凹坑产生的问题被消除。所述凹坑即刻蚀窝158被填充HDP。所述刻蚀窝由各向同性湿法刻蚀工艺在多晶硅绝缘层140的顶表面下由于侧壁氧化在第一多晶硅反刻工艺期间损坏的事实少许刻蚀掉侧壁氧化的一部分而产生。一旦刻蚀窝158被填充HDP，早期击穿和牵累Cgd的困难因此而迎刃而解。
掺以第二导电型例如P-型杂质的体区域160在沟道栅150之间延伸。P-体区域160包围掺以第一导电型例如N+杂质的源区域170。源区域170形成在包围沟道栅150的外延层的顶表面附近。在半导体衬底的顶表面也是绝缘层175，用于提供与源-体区域和栅的电接触的触点开口和金属层180。为了简短的目的，这些特征没有详细显示和讨论，因为本技术领域的普通熟练人员已经熟知这些结构。
参考说明如图2所示的MOSFET器件的制造步骤的一系列侧剖面图3A到3J。在图3A中，硬氧化掩模208用于在覆盖衬底205的外延层210上打开多个沟道209。在图3B中，硬掩模被去除，通过热氧化工艺在沟道209的侧壁和底部生长氧化层212。氧化层212可以通过氧化淀积形成以改进沟道209底部的减薄状态。为了进一步增加底氧化的厚度，如图3C所示，作为可选处理步骤，生长热氧化层以形成底氧化层，然后与高密度等离子(HDP)氧化淀积结合。沟道侧壁和硅衬底顶表面上的氧化层被去除以形成较厚的底氧化层215，然后生长栅氧化层220。
在图3D中，淀积非掺杂多晶硅225然后掺以POCL3，接着是注入磷或硼离子。对可以是N-型或P-型掺杂的栅填充材料的多晶硅层进行退火工艺。或者，可以淀积原位掺杂的多晶硅以填充沟道。进行多晶硅反刻蚀以从多晶硅层255顶部将其去除，直至达到所需要的深度。在多晶硅反刻蚀处理期间部分刻蚀掉顶硬掩模氧化层208。在图3E中，进行氧化刻蚀工艺以完全去除多晶硅层225上的硬掩模氧化208和沟道侧壁氧化层220，此举造成由于如在先有技术的工艺中发生的拐角过刻蚀形成的刻蚀凹坑258。在图3F中，淀积HDP氧化230以加衬于沟道侧壁而形成沟道栅氧化和底多晶硅225的顶表面，以便形成多晶硅层间氧化。在该工艺期间，HDP氧化淀积的性质在底多晶硅层225的顶表面上提供厚水平氧化层，基本填充到凹坑258中，此举提供基本平整的多晶硅层间氧化层又不牵累击穿性能。同时，在多晶硅层225上方的沟道侧壁上将形成作为栅氧化的薄垂直HDP氧化。可以应用RTP工艺以加强HDP氧化，在继续如下所述的图3G-3L工艺之前改进氧化层的质量。
获得更好的经改进的多晶硅层间氧化层的优选实施例可以通过图3D的多晶硅层225的反刻蚀之后紧接的由图3G和3H说明的工艺实现。如图3G所示，淀积HDP氧化230’以填充沟道，接着是在经提高的温度下的N2或进行湿法氧化的O2/N2的气氛环境下的致密过程。退火的条件受到控制，使退火工艺后的HDP氧化230的刻蚀速率提高，基本上与热氧化220的刻蚀速率相同。在一个实施例中，通过HDP多晶硅层间氧化淀积之后紧接使用N21150℃30秒RTP进行退火以达到HDP氧化致密。这样的RTP效应显示，从13/秒改变到11.5/秒的湿法刻蚀速率提高了10％。这样的效果成为氧化致密的指示。该致密工艺提高了下面的湿法刻蚀工艺的均匀度。在图3H中，HDP氧化230’与热氧化220一起进行干法反刻蚀以暴露顶表面上的氧化，接着是干法或湿法刻蚀工艺以获得多晶硅层间氧化层的所需要的厚度。或者，可以首先在HDP氧化层230的顶表面上进行化学-机械平整(CMP)工艺以提供平整的表面，然后进行干法或湿法刻蚀获得多晶硅层间氧化层的所需要的厚度。可选用的CMP工艺进一步改进HDP表面的表面特性。因此，所获得的独特的多晶硅层间绝缘层的所需要的多晶硅层间层剖面由基本平整的表面表征，因为HDP氧化的刻蚀速率通过精确控制的RTP退火工艺已经调整到与热氧化的刻蚀速率基本相等。
在图3I中，首先生长栅氧化层235，接着是原位多晶硅淀积以用多晶硅层240填充沟道。在图3J中，从硅衬底顶表面反刻蚀多晶硅层240。在图3K中，进行体注入，接着是体扩散以形成体区域245。然后应用源掩模(未显示)进行源离子注入，接着是源扩散以形成源区域250。在图3I和图3J的工艺处理期间在半导体衬底顶部保留或生长厚氧化层同时淀积和反刻蚀第二栅多晶硅的情况下，第二栅多晶硅的顶表面可以在反刻蚀期间控制到正好在厚氧化层下方但高于硅衬底顶表面的深度，导致如图3L所示的器件，其中高多晶硅栅即使源较浅也保证与源区域重叠。其余的工艺处理包括标准的工艺步骤。这些工艺之后是顶表面上PSG或BPSG钝化层的淀积。然后，通过高温流平整钝化层后进行触点开口刻蚀以打开通过钝化层的源触点开口和栅触点开口(未显示)。然后，在顶表面上淀积触点金属层，接着是标准的刻蚀工艺使触点金属层形成源区和栅区的图形(未显示)。为了清楚起见，这些标准工艺没有特别详细叙述，因为本技术领域的普通熟练人员已经熟知这些工艺。
因此，如上所述的MOSFET器件提供了多晶硅层间绝缘具有经过大量改进及可控制的厚度和表面轮廓的器件结构和配置。具体地，在底表面的第一栅电极具有厚沟道底氧化。通过HDP氧化淀积形成的多晶硅层间绝缘具有适当和充分平整的顶表面。另外，多晶硅层间氧化层在从850℃到1150℃的高温下退火几分钟到几小时，接着是CPM和干法或湿法刻蚀以达到底多晶硅电极上方所需要的厚度。沟道栅的质量和性能因为多晶硅层间氧化层的经过良好控制和改进的平面特性而得到显著改进。因此，经过良好控制的多晶硅层间层的均匀性和厚度改进了源和栅之间的控制电容和击穿性能。这样的工艺窗口控制是确定应用用于器件性能改进的屏蔽栅结构的该新技术成功的关键参数之一。
根据上文的叙述，本发明进一步公开了一种通过在半导体衬底上打开沟道制造沟道半导体功率器件的方法。该方法进一步包括向沟道填充沟道填充材料，接着是从沟道顶部进行去除直至达到所需要深度的反刻蚀工艺的步骤。该方法进一步包括淀积高密度等离子(HDP)氧化层，接着是在经提高的温度下的退火致密工艺以将HDP氧化层的刻蚀速率提高到与热氧化的刻蚀速率基本相同的步骤。退火致密工艺的步骤进一步包括在N2或进行湿法氧化的O2/N2的气氛环境下进行退火致密处理的步骤。在示例性的实施例中，退火致密工艺的步骤进一步包括精确控制的RTP退火工艺，由此HDP氧化层具有与热氧化层基本相同的刻蚀速率。在示例性的实施例中，所述方法进一步包括干法反刻蚀HDP氧化层以暴露HDP氧化层，接着是干法或湿法刻蚀以获得所需要的HDP氧化层厚度的步骤。在示例性的实施例中，所述方法进一步包括在HDP氧化层上应用化学-机械平整(CMP)工艺的步骤。在示例性的实施例中，向沟道填充沟道填充材料的步骤进一步包括向沟道填充非掺杂多晶硅然后向该多晶硅掺杂POCL3，接着是注入磷或硼离子的步骤。在示例性的实施例中，从沟道顶部去除沟道填充材料的反刻蚀步骤进一步沿沟道侧壁在沟道填充材料底部的顶部附近形成过刻蚀窝。以及，淀积高密度等离子(HDP)氧化层的步骤进一步包括填充过刻蚀窝以改进半导体功率器件的器件强度的步骤。在示例性的实施例中，该方法进一步包括填充节段间绝缘层顶部的沟道以形成构成半导体器件的分隔栅的至少两个互相绝缘的沟道填充节段的步骤。在示例性的实施例中，该方法进一步包括用于制造作为沟道型金属氧化物半导体场效应晶体管(MOSFET)器件的半导体功率器件的向包围分隔栅的源区域进行注入和向包围源区域的体区域进行掺杂的步骤。
本发明进一步公开了制造带有分隔栅并填充在半导体衬底上开口的沟道的沟道型半导体功率器件的方法，其中分隔栅由分离顶底栅节段的多晶硅层间绝缘层分离。该方法进一步包括在HDP氧化淀积工艺后通过应用RTP工艺形成多晶硅层间层的步骤，以使HDP氧化层的刻蚀速率接近热氧化的刻蚀速率。
虽然对本发明通过当前的优选实施例进行了叙述，但应该理解，上文的公开内容不应被认为是对本发明的限制。通过上文的公开内容，各种替代和修改对于本技术领域的熟练人员是显而易见的。因此，附后的权利要求被认为涵盖了落入本发明的真实精神和范围内的所有替代和修改。
Claims (25)
1.一种沟道型半导体功率器件，其特征在于，该半导体功率器件包括由被包围在设置在衬底底表面上的漏区域上方的体区域中的源区域包围的沟道栅，其中
所述沟道栅进一步包括至少两个互相绝缘的沟道填充节段，节段间绝缘层填充沿包围所述底沟道填充节段的所述沟道栅的侧壁的过刻蚀窝，因此防止顶沟道填充节段延伸到所述过刻蚀窝中。
2.如权利要求1所述的沟道型半导体功率器件，其特征在于，该沟道型半导体功率器件进一步包括：
所述节段间绝缘层基本上比设置在包围顶沟道填充节段的沟道侧壁上的栅绝缘层厚。
3.如权利要求2所述的沟道型半导体功率器件，其特征在于，该沟道型半导体功率器件进一步包括：
所述节段间绝缘层和所述栅绝缘层进一步包括连续的高密度等离子HDP淀积层。
4.如权利要求2所述的沟道型半导体功率器件，其特征在于，该沟道型半导体功率器件进一步包括：
所述节段间绝缘层进一步包括刻蚀速率基本等于热氧化的刻蚀速率的HDP淀积层。
5.如权利要求2所述的沟道型半导体功率器件，其特征在于，该沟道型半导体功率器件进一步包括：
所述节段间绝缘层是通过基本上在800摄氏度以上的温度下的退火操作进行处理的HDP淀积层。
6.如权利要求2所述的沟道型半导体功率器件，其特征在于，该沟道型半导体功率器件进一步包括：
所述节段间绝缘层是通过退火操作接着是化学-机械平整以及刻蚀工艺以提供其平整表面的处理的HDP淀积层。
7.如权利要求2所述的沟道型半导体功率器件，其特征在于，其中：所述沟道填充节段进一步包括多晶硅节段。
8.如权利要求7所述的沟道型半导体功率器件，其特征在于，其中：
所述顶沟道填充节段进一步包括顶表面高于所述源区域的顶表面的多晶硅节段。
9.如权利要求2所述的沟道型半导体功率器件，其特征在于，其中：
所述沟道栅进一步包括设置在所述沟道的侧壁和底表面上的作为所述沟道填充节段的绝缘垫整层的绝缘层。
10.如权利要求2所述的沟道型半导体功率器件，其特征在于，其中：
所述沟道栅进一步包括设置在所述沟道的侧壁和底表面上的作为所述沟道填充节段的绝缘垫整层的绝缘层，其中设置在所述沟道的底表面上的所述绝缘层基本上比设置在所述沟道的所述侧壁上的所述绝缘层厚。
11.如权利要求1所述的沟道型半导体功率器件，其特征在于，其中：
所述节段间绝缘层下方的所述沟道填充节段构成电连接到所述MOSFET器件的所述源区域的电极。
12.如权利要求1所述的沟道型半导体功率器件，其特征在于，其中：
所述沟道型半导体功率器件构成N-沟道金属氧化物半导体场效应晶体管MOSFET器件。
13.如权利要求1所述的沟道型半导体功率器件，其特征在于，其中：
所述沟道型半导体功率器件构成P-沟道金属氧化物半导体场效应晶体管MOSFET器件。
14.一种制造沟道型半导体功率器件的方法，其特征在于，该方法包括在半导体衬底上打开沟道的步骤，所述方法进一步包括：
用沟道填充材料填充所述沟道，接着是从所述沟道的顶部进行去除直至达到所需要的深度的反刻蚀工艺；和
淀积高密度等离子HDP氧化层，接着是在经提高的温度下的退火致密工艺，用于将所述HDP氧化层的刻蚀速率提高到基本与热氧化的刻蚀速率相同。
15.如权利要求14所述的方法，其特征在于，其中：
所述退火致密工艺的步骤进一步包括在N2或进行湿法氧化的O2/N2的气氛环境下进行所述退火致密过程的步骤。
16.如权利要求14所述的方法，其特征在于，其中：
所述退火致密工艺的步骤进一步包括在进行RTP工艺的N2或O2/N2的气氛环境和850摄氏度以上的温度下进行大约30秒所述退火致密过程的步骤。
17.如权利要求14所述的方法，其特征在于，其中：
所述退火致密工艺的步骤进一步包括精确控制的RTP退火工艺，由此所述HDP氧化层具有与热氧化基本相同的刻蚀速率。
18.如权利要求14所述的方法，其特征在于，该方法进一步包括：
干法反刻蚀所述HDP氧化层以暴露所述HDP氧化层，接着是干法或湿法刻蚀以获得所需要的HDP氧化层厚度。
19.如权利要求17所述的方法，其特征在于，该方法进一步包括：
在所述HDP氧化层上应用化学-机械平整CMP工艺。
20.如权利要求14所述的方法，其特征在于，其中：
所述向所述沟道填充沟道填充材料的步骤进一步包括向所述沟道填充非掺杂多晶硅，然后向所述多晶硅掺以POCL3，接着是注入磷或硼离子的步骤。
21.如权利要求14所述的方法，其特征在于，其中：
所述从所述沟道顶部去除所述沟道填充材料的反刻蚀步骤进一步沿所述沟道的侧壁在所述沟道填充材料底部的顶部附近形成过刻蚀窝；以及
所述淀积高密度等离子HDP氧化层的步骤进一步包括填充所述过刻蚀窝以改进所述半导体功率器件的器件强度的步骤。
22.如权利要求14所述的方法，其特征在于，该方法进一步包括：
填充所述节段间绝缘层的顶部上的所述沟道以形成构成所述半导体器件的分隔栅的至少两个互相绝缘的沟道填充节段。
23.如权利要求22所述的方法，其特征在于，该方法进一步包括：
用于制造作为沟道型金属氧化物半导体场效应晶体管MOSFET器件的所述半导体功率器件的向包围所述分隔栅的源区域进行注入和向包围所述源区域的体区域进行掺杂。
24.如权利要求14所述的方法，其特征在于，该方法进一步包括：
沿所述沟道的底部和侧壁生长热氧化层；在所述热氧化层上淀积HDP氧化层；沿沟道侧壁去除氧化层；沿所述沟道侧壁再生长热氧化层，由此沿所述沟道侧壁的所述热氧化层比所述沟道底部的所述HDP氧化层薄。
25.一种制造带有分隔栅并填充在半导体衬底上开口的沟道的沟道型半导体功率器件的方法，其特征在于，其中分隔栅由分离顶底栅节段的多晶硅层间绝缘层分离，该方法进一步包括：
在HDP氧化淀积工艺后通过应用RTP工艺形成所述多晶硅层间层，以使HDP氧化层的刻蚀速率接近热氧化的刻蚀速率。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20080625 |