CN101645457A - 超自对准沟槽型双扩散金属氧化物半导体晶体管结构及其制造方法 - Google Patents

超自对准沟槽型双扩散金属氧化物半导体晶体管结构及其制造方法 Download PDF

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Abstract

一种半导体器件，包括一个形成于N－型外延层之内P－型体区层；一个形成于位于P－型体区和N－型外延层之内的沟槽内的栅电极；一个紧邻栅电极的由P－型体区所形成的顶部源极区；一个沿栅电极侧壁设置的、且位于栅电极和源极之间、栅电极和P－型体区之间、栅电极和N－型外延层之间的栅绝缘体；一个位于栅电极上方的绝缘帽；以及一个沿源极侧壁和栅绝缘体侧壁设置的N+型掺杂隔片。源极包含由隔片扩散而来的N+型掺杂物。一个包含P型掺杂物的体接触区形成自N－型外延层。接触区与一个或者多个P－型体区层的P－型掺杂区以及源极相接触。制造这一器件的方法也同时公开。本发明的实施例同样可以应用于P沟道器件。

Description

超自对准沟槽型双扩散金属氧化物半导体晶体管结构及其制造方法
技术领域
本发明总体上涉及一种垂直的功率金属氧化物半导体场效应晶体管(MOSFET)器件，特别是指一种具有改进的源极和体区接触结构，极大的提高了性能的功率MOSFET器件。
背景技术
通常，沟槽型双扩散金属氧化物半导体(Trench-DMOS)晶体管在功率集成电路中被用作大功率晶体管。各种内部寄生效应常常会在设计和性能上对常规的沟槽型DMOS晶体管造成各种限制。常规的多晶硅沟槽栅DMOS意味着，在硅表面以下(凹槽栅沟槽型DMOS)及以上(垂直多晶硅PSU，或垂直多晶硅栅SUPG)都需要一掩模，要么阻止由体区接触区进行的源极N+注入；要么形成一个沟槽触点，通过这一触点，外露的N+硅区域可经由蚀刻处理从而允许一个P+注入，用以连接DMOS晶体管的体区。
此外，标准的沟槽栅双极型MOSFET(或者DMOS)，无论有无PSU，都需要对准方可形成源极触点，如果未能对准或者由于触点的临界尺寸控制或者其他层的瑕疵(例如，漏极短路时截止栅电流栅源渗漏所造成的成品率损失)都会影响成品率。这就需要更大的单元间距，以便容纳额外的触点来进行栅对准(和/或临界尺寸控制宽容度)，这往往是应当极力避免发生的，因为这会导致功率晶体管有更高的导通电阻和更低的效率。另外，进行触点自对准相当困难。
美国专利(专利号：5,567,634)公开了一种金属氧化物半导体(MOS)器件及加工沟槽型DMOS晶体管的方法，其晶体管源极触点和体区触点与沟槽进行了自对准。这种自对准触点减少了沟槽边缘之间的距离，提高了封装密度和电流驱动能力，并减小了导通电阻。
美国专利(专利号：5,684,319)公开了一种DMOS器件结构和制造方式，拥有可自对准的源极和体区触点结构，并且不需要进行额外的掩模加工。N+多晶硅隔片被用来在多晶硅栅的边缘建立源极区。然而，N+多晶硅源极只通过降低电阻改进了源极触点，但并没有对体区产生任何影响。美国专利(专利号：5,665,619)公开了一种沟槽型DMOS晶体管结构，它包括一个与沟槽自对准的晶体管源极和体区触点，以及制造这种自对准触点结构的方法。这些方法依靠氧化硅层/氮化硅层/氧化硅层(ONO)在活性层上的堆叠和为保护回蚀之后的多晶硅栅最顶部而进行的氧化回蚀。隔片被用来保护侧壁。另外，在这些方法当中，ONO堆叠会被用来保护活性区，在多次回蚀之后，一种热氧化层会在多晶硅栅顶部长出。
美国专利(专利号：5,378,655)公开了一种制造半导体器件的方法，包括一种绝缘栅场效应器件，其中绝缘栅在沟槽或凹槽当中形成。在这种方法中，多晶硅栅的顶部的氧化层的形成先于隔片的形成。
美国专利(专利号：6,924,198)公开了一种沟槽栅MOSFET，该MOSFET通过一种超自对准(SSA)过程得以制成，该过程利用了一个绝缘层(例如玻璃层)和一个接触掩模来对与MOSFET源极区进行导电连接的接触开口进行界定。接触掩模和中间的玻璃被用在其他类型的自对准过程当中，来减少源极金属和嵌入的沟槽栅顶部之间的耦合电容。一个被沉积用来与源极区进行电导通的金属层可被削平，例如，用化学机械方法打磨来提供的平直表面，用以避免扩展到玻璃层的导电线路的形成。不过，在这个长条形区域内仍然需要一个触点，但不是体区触点。
目前公开了的沟槽型MOSFET具有多晶硅栅(PSU)，如图1所示。有关这种栅结构的一个示例在美国专利公开文件(20060071268)当中进行描述，并在此作为参考。如图1的透视图所示，一个功率MOSFET器件100可包含一个形成于半导体衬底之上的漏极102，体区104，嵌入体区内并且由体区表面向下延伸至体区内的源极106。器件100还包括一个由例如多晶硅(poly)这样的传导材料制成的栅极108，其设置于由源极和体区延伸至漏极的沟槽内。栅极108的上表面实际上已经扩展到源极106的上表面之上。通过将栅极扩展而穿过源极，甚至在源极深度发生变化的时候，栅极同样覆盖了源极底部。电介质材料层110位于源极表面，用于将栅极与源极-体区接触区绝缘。合适的电介质材料包括热氧化物，低温氧化物(LTO)，硼磷硅玻璃(BPSG)等等。一个位于该器件上的金属层(未示出)构成了与源极和栅极的接触。
迫切的需要发明这样一种结构，以实现自对准源极/体区触点而不需要掩膜，而且这种凹凸不平的坚固的结构具有低电阻的源极触点和体区触点。一个更为迫切的需要是发明这样一种结构，可达到低温度预算来实现浅度接合，与带状封闭单元几何尺寸相容，与标准铸造工艺相容，与标准金属化方案相容以实现低接触电阻，并与超小型单元间距相容。另一个更为迫切的需要是生产一种加工成本低廉的器件。
正是在这一背景下，提出了本发明。
发明内容
本发明的目的在于提供一种超自对准沟槽型双扩散金属氧化物半导体晶体管结构及其制造方法，该半导体器件具有低接触电阻和低寄生双极效应，且具有极小的单元间距，保证半导体器件的封装密度。
为达上述目的，本发明首先提供一种垂直型半导体器件，其包含：
一个形成于外延层内的体区层，其中该外延层是第一种半导体类型，而该体区层为第二种半导体类型；
一个形成于体区层和外延层内的沟槽内的栅电极；
一个形成于临近栅电极的、体区层之内的源极区，其中该源极区为第一种半导体类型；
一个沿栅电极侧壁和底部设置的栅绝缘体，其中该栅绝缘体位于栅电极和源极区顶部之间，位于栅电极和体区层之间，以及位于栅电极和外延层之间；
一个位于栅电极顶部之上的氮化物绝缘帽，其中该绝缘帽未延伸至栅电极边缘之外区域；
一个沿源极区侧壁和绝缘帽侧壁设置的多晶硅隔片，其中该多晶硅隔片为第一种半导体类型，该源极区顶部包含有由多晶硅隔片扩散而来的第一种类型的半导体掺杂物，所述的多晶硅隔片具有外露于金属层的导电侧壁；以及
一个含有第二种半导体类型掺杂物、且形成于体区层之内的体接触区，其中该体接触区自对准于多晶硅隔片和源极区的边缘。
本发明还提供了一种制造垂直型半导体器件的方法，其步骤包括：
a在外延层内形成一个体区层，所述的外延层为第一种半导体类型，体区层为第二种半导体类型；
b在外延层内形成一个沟槽；
c将栅绝缘层沿沟槽的底部以及一个或者多个侧壁设置；
d在体区层和外延层内的沟槽中形成一个栅电极，所述的栅绝缘层位于栅电极与体区层、栅电极与外延层之间；
e在栅电极上方形成一个绝缘帽；
f对绝缘帽周围进行回蚀，直至栅电极的顶部与外延层表面高度相当或者高出；
g在外延层上形成一个多晶硅隔片并自对准于绝缘帽，所述的多晶硅隔片包含第一种半导体类型的高浓度掺杂物，该多晶硅隔片自对准于绝缘帽，该多晶硅隔片的生成过程包含沉积一个多晶硅层，随后通过相对绝缘帽具有选择性的各向异性回蚀该多晶硅层，使得只保留该多晶硅隔片；
h将多晶硅隔片中的至少一个部分的掺杂物扩散至体区层之内，以形成一个位于多晶硅隔片之下的源极区，所述的源极区为第一种半导体类型；且
i向体区层内注入一个包含有第二种半导体类型掺杂物的体接触区，并对该体接触区进行退火，该注入的体接触区自对准于多晶硅隔片；
j在绝缘帽、多晶硅隔片、源极区以及体接触区的上方形成一个金属层。
本发明同时还提供了另一种制造垂直型半导体器件的方法，其步骤包括：
a对外延层上的掩膜进行图案化，该掩膜包括，一个位于外延层表面之上的薄氧化物层，一个位于薄氧化物层之上的氮化物层，以及一个位于氮化物层上的硬掩膜，该图案化形成了一个或者多个穿透薄氧化物层、氮化物层和硬掩膜的穿孔，将位于其下方的部分外延层外露，所述的外延层由第一种半导体类型的掺杂物进行掺杂；
b去除位于穿孔下方的外延层上的材料，以形成一个沟槽；
c将栅绝缘层沿沟槽的底部以及一个或者多个侧壁设置；
d使用多晶硅对沟槽和掩膜中的穿孔进行填充，以形成一个栅电极，所述的栅绝缘层位于栅电极和外延层之间；
e去除硬掩膜层直至氮化物层，以至于栅电极的一个部分突出于薄氧化物层的表面之外；
f在外露的栅电极部分上、但不是在氮化物层上，形成绝缘帽；
g去除氮化物层；
h在绝缘帽和薄氧化物层上方形成一个保形氧化物层；
i去除保形氧化物层和薄氧化物层，直至露出外延层的表面；
j注入第二种半导体类型的掺杂物至外延层的上部部分，以形成第二种半导体类型的体区层；
k在绝缘帽和外露的体区层表面上方形成一个具有第一种半导体类型的多晶硅层；
l将绝缘帽顶部上方和体区层表面上的多晶硅进行各向异性蚀刻剥离，保留位于绝缘帽侧壁上的一个多晶硅隔片；
m将多晶硅隔片中至少一个部分的第一种半导体类型的掺杂物由该多晶硅隔片向体区层扩散，以形成最邻近该隔片的顶部源极区，该源极区为第一种半导体类型；且
n采用第二种半导体类型的掺杂物对体区层最邻近隔片的一个部分进行掺杂，在体区层内形成一个体接触区。
本发明同时还提供了一种制造垂直型半导体器件的方法，其步骤包括：
a通过硬掩膜层上的穿孔，在外延层内形成沟槽，该外延层由第一种半导体类型构成；
b将栅绝缘层沿沟槽的底部以及一个或者多个侧壁设置；
c使用掺杂多晶硅对沟槽和硬掩膜中的穿孔进行填充，以形成一个栅电极，所述的栅绝缘层位于栅电极和外延层之间；
d将沟槽中的多晶硅刻蚀至低于掩膜层顶部表面的位置，以形成一个栅电极；
e采用绝缘材料对栅电极顶部与掩膜上表面之间的空间进行填充，以在栅电极的一个或多个部分上方、且未被栅氧化物所遮盖的位置，形成一个绝缘帽；
f去除掩膜层，保留绝缘帽和栅电极突出于外延层表面之上的部分；
g向外延层顶部注入第二种半导体类型的掺杂物，以形成一个第二种半导体类型的体区层；
h在栅电极侧壁和体区层的外露表面上，但不包括绝缘帽之上，形成一个氧化物层；
i使用绝缘帽作为掩膜，对氧化物层进行各向异性蚀刻剥离直至体区层表面，保留氧化物层位于栅电极侧壁上的部分；
j在绝缘帽和体区层外露表面上方形成一个具有第一种半导体类型的高掺杂多晶硅层；
k对绝缘帽顶部和体区层表面之上的高掺杂多晶硅层进行各向异性蚀刻剥离，保留邻近栅电极侧壁和绝缘帽侧壁的具有第一种半导体类型的多晶硅隔片；
l对体区层未被多晶硅隔片覆盖的部分进行回蚀，以至于体区层的台阶部分突出于体区层所剩部分的表面之上；
m将多晶硅隔片中的至少一个部分的第一种半导体类型的掺杂物由该多晶硅隔片向体区层的台阶部分进行扩散，以形成邻近隔片的具有第一种半导体类型的源极区；且
n使用隔片作为掩膜，对邻近源极区的体区层采用第二种半导体类型的掺杂物进行掺杂，以形成位于体区层之内的体接触区。
本发明所述的超自对准沟槽型双扩散金属氧化物半导体晶体管结构及其制造方法，可在无需掩模的基础上实现自对准源极/体区接触区，其具有低电阻的源极接触区和体接触区，可制造得到具有低接触电阻和低寄生双极效应的N沟道或P沟道半导体器件。另外，所述的制造得到的半导体器件具有极小的单元间距，保证半导体器件的封装密度。
附图说明
本发明的目的和优点将通过阅读以下详细的描述和参考附图来得以明确：
图1是现有技术沟槽型MOSFET的透视图。
图2A是本发明一个实施例中自对准沟槽型DMOSFET横截面图。
图2B是本发明另一个实施例中自对准沟槽型DMOSFET横截面图。
图2C是本发明又一个实施例中自对准沟槽型DMOSFET横截面图。
图3A-3M是图2A所示DMOSFET制造过程的横截面说明图。
图4A-4F是图2B所示DMOSFET制造过程的横截面说明图。
图5A-5C是图2B所示DMOSFET另一制造过程的横截面说明图。
图6A-6M是图2A所示DMOSFET制造过程的横截面说明图。
图7A-7P是图2C所示DMOSFET制造过程的横截面说明图。
具体实施方式
尽管为了进行充分说明，以下详细叙述包含了很多具体细节，但是具有本领域普通技术水平的任何人员都能够意识到针对这些细节的变化和替换，且都包含在本发明的权利范围之内。相应的，下述本发明的典型实施例的详尽解释并不损害本发明的通用性，同样也不是本发明的限制。
图2A是本发明的一个实施例中自对准垂直沟槽型DMOS 200的横截面图。这一垂直沟槽型MOSFET 200包含一个形成于N-外延层218之上的P-型体区层212，一个形成于P-型体区层212中的一个沟槽内的N+型多晶硅栅极202，该N-外延层218生长于一个高度掺杂的衬底(图中未示出)之上，和一个位于P-型体区层212之内、沟槽栅202旁边的自对准N+型源极扩散区208。N+型源极区208的顶部表面和P-型体区层212的顶部表面位于同一平面。MOSFET器件200包含一个生成于P-型体区层212内的集成体区接触区213，该体区接触区与源极扩散边缘自对准，以便最小化单元尺寸和间距。体区接触区213分别与P-型体区层212的P型掺杂区域和位于P-型体区层之内的N+掺杂源极区208接触。
沟槽型MOSFET200还包括一个栅极绝缘层210，例如氧化物，氮化物，或者二者的组合物，该栅极绝缘层位于栅极202与N+型源极扩散区208，P-型体区层212，N-外延层218这三者之间。一由例如氧化物、氮化物或者二者的组合物构成的绝缘帽204位于沟槽栅电极202的顶部。如图2A所示，绝缘帽204并没有延伸到栅电极202的边缘之外。在一个优选实施例当中，绝缘帽204由氮化物材料制成，例如氮化硅。一个高度N+掺杂的隔片26沿着沟槽栅极202的一边侧壁和绝缘帽204的一边侧壁设置。在一个优选实施例当中，隔片206由多晶硅制成。N+型高掺杂隔片206中的掺杂物扩散进入位于P-型体区层212内的附近的硅区(与隔片206相接触)，例如通过热扩散，以形成一个自对准的N+型源极扩散区208。体区接触区213同样与N+型高掺杂隔片206和N+源极扩散区208自对准。以实例说明，该N+掺杂的隔片可由导体材料制成，例如掺杂有N+型掺杂物的多晶硅。
沟槽型MOSFET 200还包括位于P-型体区层212、N+掺隔片206和绝缘帽204之上的势垒金属216，以及用来填充触点的回流源极金属214。
图2A中所示的实施例当中的自对准沟槽型DMOS结构200，其特点是一个具有自对准源极掺杂和体区接触区的侧壁源极，其中，所述的自对准源极掺杂和体区接触区沿沟槽(栅极宽度)形成的。尽管如此，本发明的实施例并不局限于这种特殊的结构。
图2B是另一沟槽型MOSFET 220的横截面图，其具有一个与沟槽型MOSFET 200类似的结构。如图2B中所示，一个自对准N+源极散区209位于P-型体区层212之上，这样一来N+源极扩区209的底部表面和P-型体区层212的顶部表面位于同一平面。N+型高掺杂多晶硅隔片206中的掺杂物以热扩散的方法形成了自对准N+源极扩散区209。高掺杂N+隔片206可由注入多晶硅形成，或者由POCl3多晶硅扩散形成。作为另一选择，多晶硅也可进行原位掺杂。
作为另一选择，其他掺杂材料也可用作射极扩散源。特别对于图2B中的实施例而言，因为金属与源极区209的侧壁相接触，掺杂的隔片可不必为导体(由于金属与一个更大的源极表面区域相接触，从而减小了接触电阻，这显然成为了首选)。这些材料可以是PSG(磷掺杂玻璃)那样的掺杂电介质。
在图2B所示的结构当中，形成于P-型体区212的体接触区213与N+源极区209的一角相接触。位于源极区209和体接触区213之间的该接触区域的尺寸和深度由隔片206的尺寸来决定。这种结构通过采用凹入的体接触区(通过自对准源极区209的宽度与栅极202相互分离，以确保低内阻Rdson)可提高非夹紧式感应开关(UIS)的性能。在这个实施例当中，体接触区更靠近沟道区域(P-型体区212邻近栅极202)是可取的。
图2C是一个本发明的另一实施例中沟槽型MOSFET 230的横截面图。沟槽型MOSFET 230包含一个形成于N-漂移层217之上的P-型体区层212，其中N-漂移层217形成于用作漏极的N+衬底219之上，还包含一个形成于P-型体区层212中的沟槽中的N+型多晶硅沟槽型栅极202。如图2C中所示，自对准N+型源极扩散区209位于P-型体区层212之上，N+源极扩散区209的底部表面与P-型体区层212的顶部表面位于同一平面。高掺杂N+型多晶硅隔片206的掺杂物经热扩散，形成了自对准N+型源极扩散区209。高掺杂N+型隔片206可由多晶硅注入形成，或者由POCl3多晶硅扩散形成。作为另一选择，隔片材料也可进行原位掺杂。
沟槽型MOSFET 230还包括栅极绝缘层210，其由例如氧化物，氮化物或者二者的组合物制成，该栅极绝缘层210设置于栅极202与N+型源极扩散区209，P-型体区层212和N-漂移层217之间。在本实施例当中，一个氮化物绝缘帽205，例如由氮化硅制成，被设置于沟槽型栅电极202之上。图2C中还可以看到，绝缘帽205并没有延伸到栅电极202的边缘之外。
沟槽型MOSFET 230还包括位于P-型体区层212，N+型掺杂隔片206和氮化物绝缘帽205之上的势垒金属216，以及用以填充触点的回流源极金属214。
在图2C所示的结构中，P-型体区212中所形成的体接触区215，与N+型源极区209的一角相接触。该位于源极区209和体接触区215之间的接触区的尺寸和深度由隔片206的尺寸来决定。这种结构通过采用凹入的体接触区(与栅极202之间由自对准源极区209间隔开，以确保低内阻Rdson)可提高非夹紧式感应开关(UIS)的性能。
针对如何制造上述类型的MOSFET，有多种技术可以选择。举例而言，图3A至图3M为制造图2A所示的沟槽型MOSFET的方法步骤横截面示意图。如图3A所示，一个N-型外延半导体层302生长于图中未示出的衬底之上(典型为对N沟道器件进行N+型高掺杂)。第一层掩膜304，有时作为沟槽掩膜，形成于N-型外延层302表面之上，例如，该掩膜通过在光阻层上进行光刻，或者对经由低温氧化物(LTO)沉积技术所形成的硬掩膜氧化物光刻，或者热氧化并通过光致抗蚀剂掩模蚀刻，得以形成。
如图3B所示，随后通过例如反应离子蚀刻(RIE)来蚀刻N-型外延硅层，通过穿过沟槽掩膜304将N-型外延层蚀刻至预设的深度，以形成沟槽306。将蚀刻聚合物剥离，并在这个部位清洁晶圆。如图3C所示，一个栅绝缘薄层308(通常为氧化物)，形成于沟槽306的侧壁和底部上(例如采用热氧化技术，并伴随一个标准的牺牲氧化层生长和蚀刻工序)。栅电极材料，例如N+型掺杂多晶硅，沉积于沟槽306之内的剩余空间，并形成沟槽栅310。如图3D所示，位于沟槽306内的沟槽栅310的导电材料被进一步回蚀，直至其顶部低于N-型外延层302的顶部平面。
如图3E所示，沟槽掩膜304被剥离。如图3F所示，绝缘帽312，通常为氧化物、氮化物或者他们的组合物，形成于沟槽栅310之上。绝缘帽312的顶部经由化学机械平面化方法(CMP)或回蚀的方法与N-型外延层302对齐。绝缘帽312并不延伸至沟槽栅310的侧面之外。
如图3G所示，N-型外延层302可选择性的回蚀至与沟槽栅310顶部平齐或稍低。如图3H所示，体区314通过离子注入和扩散形成于N-型外延层302的顶部部分。举例而言(该例并不是本发明的限制)，硼离子以20至100KeV的能量被注入到N-型外延层中，注入剂量约为3X1012至1X1014，以此形成N沟道器件的P-型体区。采用一掩膜来形成终止区(图中未示出)。离子随后通过例如加热至950℃到1100℃之间的方法进行扩散。作为另一选择，体区314也可在形成如图3A中所示的沟槽掩膜304之前就形成。
接下来，如图3I所示，一个高掺杂N+型多晶硅层316，厚度约为
Figure G200910149277XD00101
至
Figure G200910149277XD00102
沉积于P-体区314和绝缘帽312之上。该多晶硅层316可在沉积过程中进行N型原位掺杂，如果在沉积的过程中未进行掺杂，也可在沉积之后采用砷或磷进行离子注入(通常注入剂量为1X1015到5X1015，能量为20KeV到60KeV)。如图3J所示，该N+型多晶硅层316随后进行各向异性回蚀，所使用的蚀刻工艺相对于绝缘帽312的材料可选择性的保留，直到位于平面之上的该N+型多晶硅已被全部清除后形成了一个高掺杂N+型多晶硅隔片318，该隔片主要设置在位于绝缘帽层312侧壁之外的栅极氧化物308之上。该多晶硅隔片318自对准于绝缘帽层312。
如图3K所示，P+型掺杂物可垂直注入P-型体区314的顶部平面未被隔片318覆盖的一个或多个区域，以此形成一个P+型体接触区320。隔片318可在掺杂物对P-型体接触区320进行注入的时候起到掩膜的作用。该注入可以是一个单一注入或者与体区具有相同导电类型的组合注入，例如硼或者BF2，注入能量为10至100KeV，注入剂量为5X1013至4X1015。因为该高掺杂N+型隔片318为高度掺杂，故其没有受到P+体区接触注入的显著影响。
该高掺杂N+型隔片318(以及体接触注入)随即采用扩散炉快速热处理(RTP)退火。如图3L所示，加热使得N+型掺杂物扩散出高掺杂N+型隔片318，并在P-型体区层314之内形成了一个N+源极区322。该步骤也可用来对P-型体接触区320进行退火。其所生成的结构随后通过掩膜(无尺寸限制)来界定栅接触区，并提供穿过栅绝缘帽312的通孔(未示出)之后得以完成。
如图3M所示，该半导体器件通过在P-型体区层314、N+型高掺杂多晶硅隔片318以及绝缘帽312之上沉积一个势垒金属324(例如Ti，TiN，Ti/TiN，TiW，TiWN，厚度范围为
Figure G200910149277XD00111
至
Figure G200910149277XD00112
)之后，再沉积并图案化一个顶部金属层326(例如采用厚铝，或者铜铝合金，厚度为0.5至4微米)而得以完成。该金属可通过一个界定栅极和源极金属以及触点位置的掩膜进行图案化和回蚀。其所生成的结构将被钝化，例如通过使用一个图3M中未示出的氧化物层、氮化物层或者氮氧化物层。
该钝化材料使用一次附加掩膜来进行图案化，以便露出接合衬垫。这种图案化可以界定并在钝化物当中开出“窗口”，以便露出用以形成导电连接(例如接合线，探头等等)的位置。
图4A至4F为横截面示意图，示出了制造图2B所示沟槽型MOSFET的另一种替代方法。图4A所示与前述图3I所示完全一致。图3A至图3I所述制造流程也可以用来制造图4A所示的结构。
该高掺杂N+型多晶硅层316通过使用扩散炉快速热处理(RTP)进行退火，因而N+型掺杂物得以由高掺杂N+多晶硅层316扩散至P-型体区层314的顶部区域，并形成了如图4B所示的N+型源极扩散层418。
随后，部分高掺杂N+型多晶硅层316进行各向异性回蚀，所使用的各向异性蚀刻可选择性地保留绝缘帽312的材料，并使得源极扩散层418的顶部表面上的N+型多晶硅层316都已被去除，这样就形成了如图4C中所示的高掺杂N+型多晶硅隔片420。
外露出来的N+型源极扩散层418进一步进行各向异性蚀刻，直至蚀刻深度与N+型源极深度相当，并形成了如图4D当中所示的N+型源极扩散区。
如图4E所示，P+型掺杂可垂直注入到P-型体区层3 14外露的顶部表面，以此形成一个P+型体接触区422。在本实施例当中，隔片420对于P+型掺杂物的注入而言起到了自对准掩膜的作用。其结果是体接触区422与P-型体区层314接触，并与源极区418的一角相接触。
其所生成的结构接下来将通过第三掩膜进行蚀刻，来为栅极接触区(未示出)提供穿孔。如图4F所示，该半导体器件通过沉积一个势垒金属424(例如Ti，TiN，Ti/TiN，TiW，TiWN，厚度范围为
Figure G200910149277XD00121
至
Figure G200910149277XD00122
)于P-型体接触区422、N+型掺杂源极扩散区418、N+型掺杂多晶硅隔片420和绝缘帽312之上，并接着沉积及图案化一个顶部金属层426(例如采用厚铝，或者铜铝合金，厚度为0.5至4微米)来完成。该金属通过第四掩膜来进行图案化和蚀刻。晶圆接下来将被钝化，例如对晶圆外涂一层氧化物、氮化物或者氮氧化物，该过程图4F中未示出。钝化材料将通过第五掩膜被沉积并进行蚀刻。
图5A至图5C为横截面示意图，示出了制造图2B所示沟槽型MOSFET的又一种替代方法。图5A所示与前述图3J所示完全一致。图3A至图3J所述制造流程也可以用来制造图5A所示的结构。P-型体区层314顶部表面部分被选择性的回蚀，并形成下凹的体接触区。P+型掺杂物接着被垂直注入到P-型体区层314的剩余部分的顶部表面之内，形成了如图5B中所示的体接触区522。
高掺杂N+型多晶硅隔片318采用扩散炉快速热处理(RTP)进行退火，因而N+型掺杂物得以由N+型高掺杂多晶硅层316扩散至P-型体区层314顶部表面的未被蚀刻的部分，形成了N+型掺杂源极区520。该步骤也可以对体接触区522进行退火。其所生成的结构接下来通过第三掩膜进行蚀刻，以便为栅极接触区(未示出)提供穿孔。如图5C所示，该半导体器件经由沉积一个势垒金属504(例如Ti，TiN，Ti/TiN，TiW，TiWN，厚度范围为至
Figure G200910149277XD00124
)于P-型体区层314、N+型掺杂源极区520、N+型掺杂多晶硅隔片318和氧化物312之上，接着沉积并图案化顶部金属层506(例如厚铝，或者铜铝合金，厚度为0.5至4微米)来完成。晶圆随后被钝化，例如通过对晶圆外涂一层氧化物、氮化物或者氮氧化物，该过程图5C中未示出。
图6A至6M为横截面示意图，示出了制造图2A所示沟槽型MOSFET的又一种替代方法。该实施例的特征是一个不需要在有源区进行硅蚀刻以形成凹入沟槽的PSU方法。如图6A所示，N-型外延半导体层602生长于一个高度掺杂的衬底(图中未示出)之上。一个薄氧化层604(例如厚度在
Figure G200910149277XD00131
至
Figure G200910149277XD00132
之间)沉积于N-型外延层602之上。一个氮化层606，厚度约为
Figure G200910149277XD00133
至
Figure G200910149277XD00134
沉积于氧化层604之上。
一个氧化物硬掩膜608通过图案化一个采用低温氧化(LTO)沉积技术或者热氧化技术所形成的厚氧化物(分为光致抗蚀剂掩模步骤和其后的氧化物蚀刻步骤)，形成于氮化物层606的表面之上。氧化层604和氮化物层606通过氧化物硬掩膜608的一个开口完全被蚀刻。
如图6B所示，沟槽610透过氧化物硬掩膜608，通过在N外延层上进行反应离子蚀刻(RIE)至预先设定的深度得以形成。蚀刻下来的聚合物被剥离，然后晶圆的这个部位被清洁。如图6C所示，一个薄层栅极氧化物612通过标准的牺牲氧化层生长和剥离工序形成于沟槽610的侧壁和底部上。如图6D所示，一种导体材料，例如N+型多晶硅，被沉积于沟槽610的剩余空间之内。该多晶硅通过回蚀或者CMP过程进行顶部削平。
如图6E所示，氮化物层606之上的氧化物硬掩膜608(氧化物)被剥离。可以选择性的采用一个掩膜来保留氧化物区域内的氧化物。如图6F所示，氧化物616可以选择性的采用热生长的方式生成于N+型多晶硅栅极614之上。该氧化物仅在外露的多晶硅栅极区之上生长，因为器件的其他部分被氮化物层606所保护。
如图6G所示，氮化物层606被选择性的蚀刻掉。一个保形氧化物层618，厚度约为
Figure G200910149277XD00135
至
Figure G200910149277XD00136
通过采用高温氧化(HTO)技术被沉积于氧化层604和氧化物616之上。
氮化物材料倾向于在制造过程当中表现出与氧化物不同的特性。举例而言，某些氮化物在蚀刻过程当中并不会被氧化。同样，某些氮化物，比如氮化硅，不能采用可以蚀刻氧化硅的化学方法进行蚀刻。所以氧化物可以选择性的被蚀刻而与此同时氮化物则不会。因此，通过决定何时去除下层氧化物之上的氮化物层，可使得决定何时停止一个蚀刻过程成为可能。
该结构可优选地在氮气当中进行退火，所采用的方法为快速热处理(RTP)或熔炉，温度范围约为900℃至1050℃。如图6H所示，氧化物618，616和604可通过反应离子蚀刻(RIE)的方式进行回蚀，回蚀的终点为当N-外延层602的水平表面外露出来之后。
P型掺杂物被覆毯式注入(例如零倾斜角或某种倾斜和旋转的结合)到N-型外延层602的顶部区域。第二掩膜被用来形成终止区。P型掺杂物随后进行扩散(例如通过在氮气中加热至950℃至1100℃)，于是形成了如图6I当中所示的P-型体区620。如图6J所示，一个N+型高掺杂多晶硅层622，厚度约为
Figure G200910149277XD00141
至
Figure G200910149277XD00142
随后被沉积于P-型体区620和氧化物616之上。该N+型掺杂多晶硅层622可进行原位N+掺杂(对于N沟道)；或者如果沉积的时候未进行掺杂，可采取POCl3扩散或者多重倾斜和旋转注入的方式进行注入。
该高掺杂N+型多晶硅层622可采用反应离子蚀刻(RIE)的方式进行各向异性回蚀，回蚀的终点为当P-型体区620的水平表面上被清除干净，由此形成了如图6K所示的N+型掺杂多晶硅隔片623。在有源区内过度蚀刻并不会影响该结构，由于源极和沟道均与沟槽侧壁自对准。
如图6L所示，P型掺杂物，例如硼，可垂直注入到P-型体区620的顶部部分，该区域并没有被N+型掺杂多晶硅隔片623所覆盖，这样形成了一个P-型体接触区626。该高掺杂N+型多晶硅隔片623随后采用扩散炉快速热处理(RTP)进行退火，因此N+型掺杂物由高掺杂N+型多晶硅层623扩散出并进入P-型体区620的顶部表面的一个顶部部分，以自对准的方式形成一个N+型源极扩散层624。
其所生成的结构接着可通过第三掩膜来进行蚀刻，以便为栅极接触区提供穿孔。如图6M所示，该半导体器件经由沉积一个势垒金属628(例如Ti，TiN，Ti/TiN，TiW，TiWN，厚度范围为
Figure G200910149277XD00143
至
Figure G200910149277XD00144
)于P-型体接触区626、N+型掺杂多晶硅隔片623和氧化物616之上，接着沉积并图案化顶部金属层630(例如厚铝，或者铜铝合金，厚度为0.5至4微米)来完成。该金属随后通过第四掩膜来进行图案化和蚀刻。随后晶圆被钝化，例如对晶圆外涂一层氧化物、氮化物或者氮氧化物，该过程图6M中未示出。钝化材料其后通过第五掩膜来蚀刻，以便形成接合衬垫的开口。
图7A至7P为横截面示意图，示出了采用氮化物绝缘帽的沟槽型MOSFET的制造方法。其所生成的结构与图2C所示结构相似。该方法可加以修改，用以制造其他结构。如图7A所示，一个N-型外延半导体层702生长于图中未示出的衬底之上(典型的对于N沟道器件，是高掺杂N+的衬底)。第一掩膜704，有时在这里被当做沟槽掩膜，随后形成于N-外延层702的表面之上，例如，该掩膜通过在一个经由低温氧化物(LTO)沉积技术所形成的氧化物硬掩膜上进行图案化，或者热氧化并通过光致抗蚀剂掩模蚀刻，得以形成。
如图7B所示，一个沟槽706通过穿过沟槽掩膜704将N-外延硅层702利用反应离子蚀刻(RIE)至一个预定的深度得以形成。蚀刻下来的聚合物可被剥离，在这个部位，晶圆随即被清洁。如图7C所示，一个栅绝缘薄层710，例如氧化物，使用例如热氧化技术，并伴随一个标准的牺牲氧化层生长和蚀刻工序形成于沟槽706的侧壁和底部上。一个导电栅电极材料708，例如N+型掺杂多晶硅，被沉积于沟槽706之内所剩余的空间以及沟槽掩膜704之上。该导电材料708随即被回蚀至低于沟槽掩膜704顶部表面的位置，形成了一个如图7D所示的沟槽栅709。
如图7E所示，氮化物绝缘层711，例如氮化硅，形成于沟槽栅709和沟槽掩膜704之上。如图7F所示，该氮化物绝缘层711经由回蚀或者CMP过程，其顶部与沟槽掩膜704顶部平面大致平齐，剩下的部分成为了氮化物绝缘帽712，其边缘没有超出栅极709的边缘。如图7G所示，沟槽掩膜704被剥离。如图7H所示，体区714经由离子注入和扩散形成于N-外延层702的顶部。该体区注入自对准于氮化物绝缘帽712，但仍需要一个掩膜来形成终止区(图中未示出)。举例而言(该例并不是本发明的限制)，硼离子以20至100KeV的能量被注入该N-型外延层，注入剂量约为3X1012至1X1014，以此形成N沟道器件的体区。离子随后通过例如加热至950℃到1100℃之间的方法进行扩散。
如图7I所示，氧化物薄层716通过例如热氧化的方法，形成于沟槽栅709的侧壁上以及P-型体区714之上。沟槽栅709侧壁上的氧化物生长增厚。如图7J所示，氧化物716接下来进行各向异性垂直蚀刻，以去除氧化物716未在氮化物绝缘帽712之下的部分。绝缘帽712的氮化物在该蚀刻过程中起到掩膜的作用。于是，如图7K所示，一个高掺杂的N+型多晶硅层717，厚度约为
Figure G200910149277XD00161
至
Figure G200910149277XD00162
之间，沉积于P-型体区714和氮化物绝缘帽712之上。该多晶硅层717可以在沉积的过程当中进行原位N+型掺杂，如果该多晶硅层在沉积的过程当中未进行掺杂，或者也可以在沉积之后使用砷或磷(剂量约为3X1012至1X1014，能量为20KeV至60KeV)进行离子注入。N+型多晶硅层717随即进行各向异性回蚀，所使用的蚀刻工艺相对于绝缘帽3 12的材料可选择性的保留，直至位于各平面上的该N+型多晶硅全部被去除之后，形成了主要设置于接近位于氮化物绝缘帽712侧壁上的栅氧化物716上的N+型高掺杂的多晶硅隔片718，如图7L所示。于是，N+型多晶硅隔片718自对准于氮化物绝缘帽712。
如图7M所示，对选定的P-型体区层714的顶部区域进行回蚀，以便形成下凹的体接触区。该蚀刻自对准于N+型高掺杂多晶硅隔片718和氮化物绝缘帽712。该高掺杂N+型隔片718随即采用扩散炉快速热处理(RTP)退火。加热使得N+型掺杂物扩散出高掺杂N+型多晶硅隔片718，并在P-型体区714之内形成了一个如图7N所示的N+源极区720。于是，该N+型源极区720自对准于多晶硅隔片718。
如图7O所示，P+型掺杂物垂直注入到P-型体区层714中未被隔片718和N+型源极区720覆盖的一个或者多个部分，形成了一个P+型体接触区722。隔片718在掺杂物注入P-型体接触区722时起到掩膜的作用，并且P+型体接触区722自对准于多晶硅隔片718和氮化物绝缘帽712。该注入可以是掺杂物单独注入，或者是与体区具有相同导电类型的掺杂物的混合注入，例如硼或BF2，注入能量范围是10至100KeV，注入剂量范围是5X1013至4X1015。作为另一选择，体接触区注入可以在如图7N所示的退火步骤之前进行，随即与N+型源极区720一同进行退火。
其所生成的结构随后通过非限定掩膜来界定栅接触区并提供穿过栅绝缘帽712的穿孔(未示出)之后得以完成。
如图7P所示，该半导体器件通过沉积一个势垒金属724(例如Ti，TiN，Ti/TiN，TiW，TiWN，厚度范围为
Figure G200910149277XD00163
至
Figure G200910149277XD00164
)于P-型体接触区722、N+型源极区720、N+型掺杂多晶硅隔片718和氮化物绝缘帽712之上，并且随后沉积和图案化一个顶部金属层726(例如厚铝，或者铜铝合金，厚度为0.5至4微米)得以完成。该金属可通过一个界定栅极和源极电极及其位置(在该位置，电极可以被连接)的掩膜进行图案化和蚀刻。其所生成的结构将被钝化，例如通过外涂一个图7P中未示出的氧化物层、氮化物层或者氮氧化物层。该钝化材料使用一次附加掩膜来进行图案化，以便露出接合衬垫。这种图案化可以界定并在钝化物当中开出“窗口”，以便露出用以形成导电连接(例如接合线，探头等等)的位置。
上述方法可以使得该半导体器件具有更小的单元间距。对于0.35微米的制程工艺来说，1微米或者更小些的间距是可行的(0.35微米的沟槽+0.35微米的沟槽接触区+0.2微米的间隔)。另外，这些方法由于将源极接触区到栅极的间距控制的更为紧凑、整个侧壁是N+型源极进而改进了源极接触区、且尽可能的降低了掩膜的次数，从而获得了更高的产量。本发明的实施例可以仅仅使用五次掩模(包括钝化和终止掩膜)而得以实施。
本发明的实施例可用以制造具有低接触电阻和低寄生双极效应的N沟道或P沟道器件。值得注意的是，尽管前述的例子涉及N沟道器件及其制造，掌握现有技术的人员可以想到同样的技术也可以用于P沟道器件及其制造。由于半导体材料的相反极性(例如P型和N型)区别主要在于使用极性不同的掺杂物，上述技术在采用相反极性的半导体层和掺杂物之后，也可用于P沟道器件。
尽管上述是有关本发明优选实施例的完整叙述，对本发明进行某些替换、修改和等效仍然是可能的。因此，本发明的保护范围并不由以上相关叙述所决定，而是与本发明的等效物一起由所附的相关权利要求所决定。任何特征，都可以和其他特征进行组合，无论其是否为最佳。在权利要求当中，冠词“一”或“一个”指得是其后文中所述事物在数量上的单个或更多个，除非该处有清楚的与之相反的意思表示。附加的权利要求不应被解释为包含方式加功能的限制，除非该限制明确地在某个权利要求中采用短语“意味着”来进行叙述。

Claims (24)

1.一种垂直型半导体器件，包含：
一个形成于外延层内的体区层，其中该外延层是第一种半导体类型，而该体区层为第二种半导体类型；
一个形成于体区层和外延层内的沟槽内的栅电极；
一个形成于临近栅电极的、体区层之内的源极区，其中该源极区为第一种半导体类型；
一个沿栅电极侧壁和底部设置的栅绝缘体，其中该栅绝缘体位于栅电极和源极区顶部之间，位于栅电极和体区层之间，以及位于栅电极和外延层之间；
一个位于栅电极顶部之上的氮化物绝缘帽，其中该绝缘帽未延伸至栅电极边缘之外区域；
一个沿源极区侧壁和绝缘帽侧壁设置的多晶硅隔片，其中该多晶硅隔片为第一种半导体类型，该源极区顶部包含有由多晶硅隔片扩散而来的第一种类型的半导体掺杂物，所述的多晶硅隔片具有外露于金属层的导电侧壁；以及
一个含有第二种半导体类型掺杂物、且形成于体区层之内的体接触区，其中该体接触区自对准于多晶硅隔片和源极区的边缘。
2.如权利要求1所述的垂直型半导体器件，其特征在于，所述的源极区域的顶部表面与环绕在其周围的体区层部分的顶部表面平齐。
3.如权利要求1所述的垂直型半导体器件，其特征在于，所述的源极区域的顶部表面高于环绕在其周围的体区层部分的顶部表面。
4.如权利要求3所述的垂直型半导体器件，其特征在于，所述的源极区域的底部与环绕在其周围的体区层部分的顶部表面平齐。
5.如权利要求4所述的垂直型半导体器件，其特征在于，所述的体接触区与源极区的一角相接触。
6.如权利要求1所述的垂直型半导体器件，还包含一个位于多晶硅隔片、绝缘帽以及体接触区之上的势垒金属层。
7.如权利要求6所述的垂直型半导体器件，还包含一个位于势垒金属层上方的金属层。
8.如权利要求1所述的垂直型半导体器件，其特征在于，所述的第一种半导体类型为N型，第二种半导体类型为P型。
9.如权利要求1所述的垂直型半导体器件，其特征在于，所述的第一种半导体类型为P型，第二种半导体类型为N型。
10.一种制造垂直型半导体器件的方法，其步骤包括：
a在外延层内形成一个体区层，所述的外延层为第一种半导体类型，体区层为第二种半导体类型；
b在外延层内形成一个沟槽；
c将栅绝缘层沿沟槽的底部以及一个或者多个侧壁设置；
d在体区层和外延层内的沟槽中形成一个栅电极，所述的栅绝缘层位于栅电极与体区层、栅电极与外延层之间；
e在栅电极上方形成一个绝缘帽；
f对绝缘帽周围进行回蚀，直至栅电极的顶部与外延层表面高度相当或者高出；
g在外延层上形成一个多晶硅隔片并自对准于绝缘帽，所述的多晶硅隔片包含第一种半导体类型的高浓度掺杂物，该多晶硅隔片自对准于绝缘帽，该多晶硅隔片的生成过程包含沉积一个多晶硅层，随后通过相对绝缘帽具有选择性的各向异性回蚀该多晶硅层，使得只保留该多晶硅隔片；
h将多晶硅隔片中的至少一个部分的掺杂物扩散至体区层之内，以形成一个位于多晶硅隔片之下的源极区，所述的源极区为第一种半导体类型；且
i向体区层内注入一个包含有第二种半导体类型掺杂物的体接触区，并对该体接触区进行退火，该注入的体接触区自对准于多晶硅隔片；
j在绝缘帽、多晶硅隔片、源极区以及体接触区的上方形成一个金属层。
11.如权利要求10所述的方法，其特征在于，所述的步骤h与步骤i中对体接触区退火是同时进行的。
12.如权利要求10所述的方法，其特征在于，所述的步骤g还包括继续进行各向异性蚀刻，使得相邻多晶硅隔片的体区层经回蚀后，低于多晶硅隔片的底部。
13.如权利要求12所述的方法，其特征在于，所述的步骤h在步骤g中沉积多晶硅层之后进行，但在步骤g中的各向异性回蚀之前进行。
14.如权利要求12所述的方法，其特征在于，所述的步骤h与步骤i中对体接触区退火是同时进行的。
15.如权利要求12所述的方法，其特征在于，所述的步骤g还包括进行各向异性蚀刻，使得相邻多晶硅隔片的体区层被回蚀至与该器件完成之后的源极区底部平齐。
16.如权利要求10所述方法，其特征在于，所述的步骤d包括形成一个栅电极，使得栅电极的至少一个部分突出于外延层表面之上。
17.如权利要求16所述的方法，其特征在于，所述的步骤f包括对外延层进行回蚀，使得栅电极的至少一个部分突出于外延层表面之上。
18.如权利要求16所述的方法，其特征在于，
所述的步骤b包括在外延层之上形成一个薄氧化物层；在该薄氧化物层之上形成一个氮化物层；在该氮化物层之上形成一个厚氧化物层；并且通过厚氧化物层、氮化物层以及薄氧化物层上的一个或者多个穿孔对N-型外延层进行蚀刻，以形成沟槽；
所述的步骤d包括沉积一导电材料于沟槽之内，其中栅绝缘层设置于导电材料与外延层之间；并且将厚氧化物层蚀刻至氮化物层，保留一部分导电材料突出于氮化物层的外露表面之上；
所述的步骤e包括对突出于氮化物层的外露表面之上的导电材料进行氧化。
19.如权利要求10所述的方法，其特征在于，所述的第一种半导体类型为N型，第二种半导体类型为P型。
20.如权利要求10所述的方法，其特征在于，所述的第一种半导体类型为P型，第二种半导体类型为N型。
21.如权利要求10所述的方法，其特征在于，所述的步骤a在步骤f之后执行。
22.如权利要求10所述的方法，其特征在于，
所述的步骤b包括形成一个硬掩膜氧化物；
所述的步骤d包括形成一个突出于外延层顶部之上的导电层；
所述的步骤e包括形成一个含有氮化物的绝缘帽；
所述的步骤f包括选择性的蚀刻硬掩膜氧化物。
23.一种制造垂直型半导体器件的方法，其步骤包括：
a对外延层上的掩膜进行图案化，该掩膜包括，一个位于外延层表面之上的薄氧化物层，一个位于薄氧化物层之上的氮化物层，以及一个位于氮化物层上的硬掩膜，该图案化形成了一个或者多个穿透薄氧化物层、氮化物层和硬掩膜的穿孔，将位于其下方的部分外延层外露，所述的外延层由第一种半导体类型的掺杂物进行掺杂；
b去除位于穿孔下方的外延层上的材料，以形成一个沟槽；
c将栅绝缘层沿沟槽的底部以及一个或者多个侧壁设置；
d使用多晶硅对沟槽和掩膜中的穿孔进行填充，以形成一个栅电极，所述的栅绝缘层位于栅电极和外延层之间；
e去除硬掩膜层直至氮化物层，以至于栅电极的一个部分突出于薄氧化物层的表面之外；
f在外露的栅电极部分上、但不是在氮化物层上，形成绝缘帽；
g去除氮化物层；
h在绝缘帽和薄氧化物层上方形成一个保形氧化物层；
i去除保形氧化物层和薄氧化物层，直至露出外延层的表面；
j注入第二种半导体类型的掺杂物至外延层的上部部分，以形成第二种半导体类型的体区层；
k在绝缘帽和外露的体区层表面上方形成一个具有第一种半导体类型的多晶硅层；
l将绝缘帽顶部上方和体区层表面上的多晶硅进行各向异性蚀刻剥离，保留位于绝缘帽侧壁上的一个多晶硅隔片；
m将多晶硅隔片中至少一个部分的第一种半导体类型的掺杂物由该多晶硅隔片向体区层扩散，以形成最邻近该隔片的顶部源极区，该源极区为第一种半导体类型；且
n采用第二种半导体类型的掺杂物对体区层最邻近隔片的一个部分进行掺杂，在体区层内形成一个体接触区。
24.一种制造垂直型半导体器件的方法，其步骤包括：
a通过硬掩膜层上的穿孔，在外延层内形成沟槽，该外延层由第一种半导体类型构成；
b将栅绝缘层沿沟槽的底部以及一个或者多个侧壁设置；
c使用掺杂多晶硅对沟槽和硬掩膜中的穿孔进行填充，以形成一个栅电极，所述的栅绝缘层位于栅电极和外延层之间；
d将沟槽中的多晶硅刻蚀至低于掩膜层顶部表面的位置，以形成一个栅电极；
e采用绝缘材料对栅电极顶部与掩膜上表面之间的空间进行填充，以在栅电极的一个或多个部分上方、且未被栅氧化物所遮盖的位置，形成一个绝缘帽；
f去除掩膜层，保留绝缘帽和栅电极突出于外延层表面之上的部分；
g向外延层顶部注入第二种半导体类型的掺杂物，以形成一个第二种半导体类型的体区层；
h在栅电极侧壁和体区层的外露表面上，但不包括绝缘帽之上，形成一个氧化物层；
i使用绝缘帽作为掩膜，对氧化物层进行各向异性蚀刻剥离直至体区层表面，保留氧化物层位于栅电极侧壁上的部分；
j在绝缘帽和体区层外露表面上方形成一个具有第一种半导体类型的高掺杂多晶硅层；
k对绝缘帽顶部和体区层表面之上的高掺杂多晶硅层进行各向异性蚀刻剥离，保留邻近栅电极侧壁和绝缘帽侧壁的具有第一种半导体类型的多晶硅隔片；
l对体区层未被多晶硅隔片覆盖的部分进行回蚀，以至于体区层的台阶部分突出于体区层所剩部分的表面之上；
m将多晶硅隔片中的至少一个部分的第一种半导体类型的掺杂物由该多晶硅隔片向体区层的台阶部分进行扩散，以形成邻近隔片的具有第一种半导体类型的源极区；且
n使用隔片作为掩膜，对邻近源极区的体区层采用第二种半导体类型的掺杂物进行掺杂，以形成位于体区层之内的体接触区。
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