CN104299907A - Vdmos器件的制作方法 - Google Patents

Vdmos器件的制作方法 Download PDF

Info

Publication number
CN104299907A
CN104299907A CN201310306053.1A CN201310306053A CN104299907A CN 104299907 A CN104299907 A CN 104299907A CN 201310306053 A CN201310306053 A CN 201310306053A CN 104299907 A CN104299907 A CN 104299907A
Authority
CN
China
Prior art keywords
tagma
equal
vdmos device
driven
less
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201310306053.1A
Other languages
English (en)
Inventor
马万里
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Peking University Founder Group Co Ltd
Shenzhen Founder Microelectronics Co Ltd
Original Assignee
Peking University Founder Group Co Ltd
Shenzhen Founder Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Peking University Founder Group Co Ltd, Shenzhen Founder Microelectronics Co Ltd filed Critical Peking University Founder Group Co Ltd
Priority to CN201310306053.1A priority Critical patent/CN104299907A/zh
Publication of CN104299907A publication Critical patent/CN104299907A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66719—With a step of forming an insulating sidewall spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种VDMOS器件的制作方法，该方法包括：依次制作分压环、栅氧化层和多晶栅极；对第一P-体区进行注入以及驱入，再对第二P-体区进行注入以及驱入；其中，对第二P-体区进行驱入的结深小于对第一P-体区进行驱入的结深；依次制作N+源区、氮化硅层、P+深体区、介质层、接触孔和源极金属，以形成VDMOS器件。本发明的VDMOS器件的制作方法解决了现有技术中在调整VDMOS器件阈值电压的同时造成的栅源漏电或者影响源漏击穿电压以及导通电阻的问题。

Description

VDMOS器件的制作方法
技术领域
本发明涉及半导体芯片制造工艺技术，尤其涉及一种垂直双扩散金属氧化物半导体场效应管（Vertical Double-diffused MOSFET；简称：VDMOS）器件的制作方法。
背景技术
图1为现有技术中VDMOS器件的平面示意图，如图1所示，影响该VDMOS器件阈值电压的因素主要包括：栅氧化层的厚度和沟道区掺杂浓度。目前，调整VDMOS器件阈值电压，以解决栅氧化层的厚度和沟道区掺杂浓度对VDMOS器件阈值电压的影响的方法主要包括：改变栅氧化层厚度；改变P-体区的注入剂量，以达到改变沟道区掺杂浓度的目的；改变P-体区的驱入时间；或者，改变N外延层的电阻率，以影响到沟道区。
但是，若采用上述改变栅氧化层厚度的方法，则在阈值电压往低的方向调整时，会使得栅氧化层厚度变薄，且栅氧化层的击穿电压变低，从而影响栅源漏电。若采用上述改变P-体区的注入剂量的方法，则会造成P-体区的结深发生变化，从而影响到源漏击穿电压以及导通电阻。若采用上述P-体区的驱入时间的方法，则也会影响到源漏击穿电压以及导通电阻。若采用上述改变外延层的电阻率的方法，则也会影响到源漏击穿电压和导通电阻。因此，当采用现有技术对VDMOS器件阈值电压进行调整的同时，会导致栅源漏电或者影响源漏击穿电压以及导通电阻的问题。
发明内容
本发明提供一种VDMOS器件的制作方法，用于解决现有技术中在调整VDMOS器件阈值电压的同时造成的栅源漏电或者影响源漏击穿电压以及导通电阻的问题。
本发明的第一个方面是提供一种VDMOS器件的制作方法，包括：
依次制作分压环、栅氧化层和多晶栅极；
对第一P-体区进行注入以及驱入，再对第二P-体区进行注入以及驱入；其中，对所述第二P-体区进行驱入的结深小于对所述第一P-体区进行驱入的结深；
依次制作N+源区、氮化硅层、P+深体区、介质层、接触孔和源极金属，以形成所述VDMOS器件。
本发明的技术效果是：依次制作分压环、栅氧化层和多晶栅极；对第一P-体区进行注入以及驱入，再对第二P-体区进行注入以及驱入；依次制作N+源区、氮化硅层、P+深体区、介质层、接触孔和源极金属，以形成VDMOS器件，由于采用两次注入和驱入方式制作P-体区，且第二P-体区进行驱入的结深小于对第一P-体区进行驱入的结深，因此，在调整该VDMOS阈值电压时，不会造成栅源漏电或者影响源漏击穿电压以及导通电阻，从而解决了现有技术中在调整VDMOS器件阈值电压的同时造成的栅源漏电或者影响源漏击穿电压以及导通电阻的问题。
附图说明
图1为现有技术中VDMOS器件的平面示意图；
图2为本发明VDMOS器件的制作方法的一个实施例流程图；
图3为本发明VDMOS器件的制作方法的另一个实施例的流程图；
图4为本发明VDMOS器件的制作方法的又一个实施例的流程图；
图5为本实施例中栅氧化层制作后的平面示意图；
图6为本实施例中多晶栅极制作后的平面示意图；
图7为本实施例中第一P-体区制作后的平面示意图；
图8为本实施例中第二P-体区制作后的平面示意图；
图9为本实施例中N+源区的制作的示意图和N+源区制作后的平面示意图；
图10为本实施例中氮化硅层制作后的平面示意图；
图11为本实施例中P+深体区制作后的平面示意图；
图12为本实施例中介质层和接触孔制作后的平面示意图；
图13为本实施例中源极金属制作后的平面示意图。
具体实施方式
图2为本发明VDMOS器件的制作方法的一个实施例流程图，如图2所示，本实施例的方法包括：
步骤101、依次制作分压环、栅氧化层和多晶栅极。
步骤102、对第一P-体区进行注入以及驱入，再对第二P-体区进行注入以及驱入；其中，对所述第二P-体区进行驱入的结深小于对所述第一P-体区进行驱入的结深。
在本实施例中，在制作P-体区时，分成两次注入和驱入的方式，其中一次注入和驱入专门用于调整阈值电压；另一次注入和驱入专门用于保证源漏击穿电压和导通电阻。从而可以实现在调整VDMOS器件阈值电压的同时，不影响到VDMOS器件的其他电性参数。
步骤103、依次制作N+源区、氮化硅层、P+深体区、介质层、接触孔和源极金属，以形成VDMOS器件。
在本实施例中，依次制作分压环、栅氧化层和多晶栅极；对第一P-体区进行注入以及驱入，再对第二P-体区进行注入以及驱入；依次制作N+源区、氮化硅层、P+深体区、介质层、接触孔和源极金属，以形成VDMOS器件，由于采用两次注入和驱入方式制作P-体区，且第二P-体区进行驱入的结深小于对第一P-体区进行驱入的结深，因此，在调整该VDMOS阈值电压时，不会造成栅源漏电或者源漏击穿电压以及导通电阻，从而解决了现有技术中在调整VDMOS器件阈值电压的同时造成的栅源漏电或者影响源漏击穿电压以及导通电阻的问题。
图3为本发明VDMOS器件的制作方法的另一个实施例的流程图，在上述图2所示实施例的基础上，如图3所示，步骤102的一种具体实现方式为：
步骤201、向该第一P-体区注入硼离子，并按照第一预设时间和第一预设温度，对该第一P-体区进行驱入。
其中，向该第一P-体区注入的该硼离子的剂量大于或等于1E13个/cm2，且小于或等于1E14个/cm2；该第一预设时间大于或等于100分钟，且小于或等于200分钟；该第一预设温度大于或等于1100摄氏度，且小于或等于1200摄氏度。
步骤202、向该第二P-体区注入硼离子，并按照第二预设时间和第二预设温度，对该第二P-体区进行驱入；该第二预设时间小于该第一预设时间。
其中，向该第二P-体区注入的该硼离子的剂量大于或等于1E13个/cm2，且小于或等于1E14个/cm2；该第二预设时间大于0分钟，且小于或等于100分钟；该第二预设温度大于或等于1100摄氏度，且小于或等于1200摄氏度。
可选地，向该第一P-体区注入的该硼离子的剂量为1E13个/cm2，该第一预设温度为1150摄氏度，该第一预设时间为100分钟。
向该第二P-体区注入的该硼离子的剂量为1E13个/cm2，该第二预设温度为1150摄氏度，该第二预设时间为60分钟。
图4为本发明VDMOS器件的制作方法的又一个实施例的流程图，如图4所示，本实施例的方法包括：
步骤301、制作分压环。
步骤302、制作栅氧化层。
在本实施例中，图5为本实施例中栅氧化层制作后的平面示意图，如图5所示，该栅氧化层的厚度一般在0.04um至0.15um之间。
步骤303、对多晶硅层进行生长以及刻蚀，形成多晶栅极。
在本实施例中，图6为本实施例中多晶栅极制作后的平面示意图，如图6所示，该多晶硅层的厚度一般在0.3um至1.0um之间。
步骤304、向该第一P-体区注入硼离子，并按照第一预设时间和第一预设温度，对该第一P-体区进行驱入。
其中，向该第一P-体区注入的该硼离子的剂量大于或等于1E13个/cm2，且小于或等于1E14个/cm2；该第一预设时间大于或等于100分钟，且小于或等于200分钟；该第一预设温度大于或等于1100摄氏度，且小于或等于1200摄氏度。
在本实施例中，可选地，向该第一P-体区注入的该硼离子的剂量为1E13个/cm2，该第一预设温度为1150摄氏度，该第一预设时间为100分钟。图7为本实施例中第一P-体区制作后的平面示意图。
步骤305、向该第二P-体区注入硼离子，并按照第二预设时间和第二预设温度，对该第二P-体区进行驱入；该第二预设时间小于该第一预设时间。
其中，向该第二P-体区注入的该硼离子的剂量大于或等于1E13个/cm2，且小于或等于1E14个/cm2；该第二预设时间大于0分钟，且小于或等于100分钟；该第二预设温度大于或等于1100摄氏度，且小于或等于1200摄氏度。
在本实施例中，可选地，向该第二P-体区注入的该硼离子的剂量为1E13个/cm2，该第二预设温度为1150摄氏度，该第二预设时间为60分钟。图8为本实施例中第二P-体区制作后的平面示意图。
步骤306、对N+源区进行光刻和注入。
在本实施例中，对N+源区注入的离子为磷，且剂量为1E15个/cm2。图9为本实施例中N+源区的制作的示意图和N+源区制作后的平面示意图。
步骤307、对氮化硅层进行生长。
在本实施例中，该氮化硅层的厚度约在0.05um至0.3um之间。图10为本实施例中氮化硅层制作后的平面示意图。
步骤308、对P+深体区进行注入。
在本实施例中，对P+深体区注入的离子为硼，剂量为1E15个/cm2。图11为本实施例中P+深体区制作后的平面示意图。
步骤309、对介质层进行生长以及对接触孔进行刻蚀。
其中，图12为本实施例中介质层和接触孔制作后的平面示意图。
步骤310、对金属层进行生长以及刻蚀，形成源极金属。
其中，图13为本实施例中源极金属制作后的平面示意图。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (5)

1.一种VDMOS器件的制作方法，其特征在于，包括：
依次制作分压环、栅氧化层和多晶栅极；
对第一P-体区进行注入以及驱入，再对第二P-体区进行注入以及驱入；其中，对所述第二P-体区进行驱入的结深小于对所述第一P-体区进行驱入的结深；
依次制作N+源区、氮化硅层、P+深体区、介质层、接触孔和源极金属，以形成所述VDMOS器件。
2.根据权利要求1所述的VDMOS器件的制作方法，其特征在于，所述对第一P-体区进行注入以及驱入，包括：
向所述第一P-体区注入硼离子，并按照第一预设时间和第一预设温度，对所述第一P-体区进行驱入；
其中，向所述第一P-体区注入的所述硼离子的剂量大于或等于1E13个/cm2，且小于或等于1E14个/cm2；所述第一预设时间大于或等于100分钟，且小于或等于200分钟；所述第一预设温度大于或等于1100摄氏度，且小于或等于1200摄氏度。
3.根据权利要求2所述的VDMOS器件的制作方法，其特征在于，所述对第二P-体区进行注入以及驱入，包括：
向所述第二P-体区注入硼离子，并按照第二预设时间和第二预设温度，对所述第二P-体区进行驱入；所述第二预设时间小于所述第一预设时间；
其中，向所述第二P-体区注入的所述硼离子的剂量大于或等于1E13个/cm2，且小于或等于1E14个/cm2；所述第二预设时间大于0分钟，且小于或等于100分钟；所述第二预设温度大于或等于1100摄氏度，且小于或等于1200摄氏度。
4.根据权利要求2所述的VDMOS器件的制作方法，其特征在于，所述向所述第一P-体区注入的所述硼离子的剂量为1E13个/cm2，所述第一预设温度为1150摄氏度，所述第一预设时间为100分钟。
5.根据权利要求3所述的VDMOS器件的制作方法，其特征在于，所述向所述第二P-体区注入的所述硼离子的剂量为1E13个/cm2，所述第二预设温度为1150摄氏度，所述第二预设时间为60分钟。
CN201310306053.1A 2013-07-19 2013-07-19 Vdmos器件的制作方法 Pending CN104299907A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310306053.1A CN104299907A (zh) 2013-07-19 2013-07-19 Vdmos器件的制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310306053.1A CN104299907A (zh) 2013-07-19 2013-07-19 Vdmos器件的制作方法

Publications (1)

Publication Number Publication Date
CN104299907A true CN104299907A (zh) 2015-01-21

Family

ID=52319583

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310306053.1A Pending CN104299907A (zh) 2013-07-19 2013-07-19 Vdmos器件的制作方法

Country Status (1)

Country Link
CN (1) CN104299907A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109119483A (zh) * 2018-11-05 2019-01-01 深圳市鹏朗贸易有限责任公司 一种晶体管及其制作方法
CN115020212A (zh) * 2022-08-08 2022-09-06 合肥晶合集成电路股份有限公司 一种半导体器件的制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5489787A (en) * 1993-07-05 1996-02-06 U.S. Philips Corporation Semiconductor device having an insulated gate field effect transistor and exhibiting thyristor action
US20100032751A1 (en) * 2008-08-08 2010-02-11 Alpha And Omega Semiconductor Incorporated Super-self-aligned trench-dmos structure and method
CN103021856A (zh) * 2011-09-28 2013-04-03 比亚迪股份有限公司 具有超级结的半导体结构的形成方法及半导体结构

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5489787A (en) * 1993-07-05 1996-02-06 U.S. Philips Corporation Semiconductor device having an insulated gate field effect transistor and exhibiting thyristor action
US20100032751A1 (en) * 2008-08-08 2010-02-11 Alpha And Omega Semiconductor Incorporated Super-self-aligned trench-dmos structure and method
CN103021856A (zh) * 2011-09-28 2013-04-03 比亚迪股份有限公司 具有超级结的半导体结构的形成方法及半导体结构

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109119483A (zh) * 2018-11-05 2019-01-01 深圳市鹏朗贸易有限责任公司 一种晶体管及其制作方法
CN115020212A (zh) * 2022-08-08 2022-09-06 合肥晶合集成电路股份有限公司 一种半导体器件的制作方法
CN115020212B (zh) * 2022-08-08 2022-11-08 合肥晶合集成电路股份有限公司 一种半导体器件的制作方法

Similar Documents

Publication Publication Date Title
CN101399288B (zh) 一种ldmos芯片的轻掺杂漂移区结构形成方法
CN102044563A (zh) Ldmos器件及其制造方法
CN109686781B (zh) 一种多次外延的超结器件制作方法
CN103367445A (zh) 带有积累增益植入物的横向双扩散金属氧化物半导体
CN102751332B (zh) 耗尽型功率半导体器件及其制造方法
CN102130164A (zh) Ldmos的埋层
CN102315273A (zh) 超结横向扩散金属氧化物半导体及其制造方法
CN103413830A (zh) 一种横向高压mosfet及其制造方法
CN102412162B (zh) 提高nldmos击穿电压的方法
US20210175347A1 (en) Ldmos device and manufacturing method thereof
CN104009089A (zh) 一种psoi横向双扩散金属氧化物半导体场效应管
CN109273364B (zh) 一种半导体结构及其形成方法
CN105304693A (zh) 一种ldmos器件的制造方法
CN104299907A (zh) Vdmos器件的制作方法
CN104253050A (zh) 一种槽型横向mosfet器件的制造方法
CN104681438A (zh) 一种半导体器件的形成方法
CN104201203B (zh) 高耐压ldmos器件及其制造方法
CN101447432A (zh) 双扩散场效应晶体管制造方法
CN102130163B (zh) Esd高压dmos器件及其制造方法
CN108054194B (zh) 一种具有三维横向变掺杂的半导体器件耐压层
CN103022125A (zh) Bcd工艺中的nldmos器件及制造方法
CN104518027A (zh) Ldmos器件及其制造方法
CN101452956B (zh) 高压pmos器件及制造方法
CN103325834B (zh) 晶体管及其沟道长度的形成方法
CN101447433B (zh) 双扩散场效应晶体管制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20150121