CN101114653A - 非易失性存储器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种允许高集成度的非易失性存储器件及其制造方法。所述非易失性存储器件包括多个第一控制栅电极，各个第一控制栅电极形成得凹入半导体基底内。多个第二控制栅电极以这样的方式形成，使得各个第二控制栅电极设置在多个第一控制栅电极的两个相邻的部分之间。所述多个第二控制栅电极形成于半导体基底上，在多个第一控制栅电极上方。多个第一存储节点膜分别设置在半导体基底和多个第一控制栅电极之间。多个第二存储节点膜分别设置在所述半导体基底和所述多个第二控制栅电极之间。

Description

非易失性存储器件及其制造方法
技术领域
本发明涉及一种半导体存储器件及其制造方法，更具体地，涉及一种包括凹入型栅电极的半导体存储器件以及一种所述半导体存储器件的制造方法。
背景技术
随着近来半导体产品速度增加和小型化的开发，这样的半导体产品需要更高集成度和更高速度的半导体存储器件。因而，替代传统的平面结构，引入了具有三维结构的存储器件。例如，具有三维结构的半导体存储器件具有延伸入半导体基底的凹入型控制栅电极。
与传统的平面结构相比，这样具有三维结构的非易失性存储器件具有宽的沟道区并且因而具有高的运行速度。但是，具有三维结构的半导体存储器的集成度的增加具有限制。这是因为例如源区和漏区的掺杂区仍然在具有三维结构的半导体存储器件内占据宽的部分。具体地，在具有优良集成度的NAND结构的半导体存储器中，交替设置的源区和漏区具有宽的区，这妨碍了集成度的提高。
发明内容
本发明提供了一种允许高集成度的非易失性存储器件。
本发明还提供了一种制造非易失性存储器件的方法。
根据本发明的一个方面，提供了一种非易失性存储器件，其包括多个第一控制栅电极，各个第一控制栅电极形成得凹入半导体基底。多个第二控制栅电极以这样的方式形成，使得各个第二控制栅电极设置在多个控制栅电极的两个相邻的部分之间。多个第二控制栅电极形成于半导体基底上，在多个第一控制栅电极上方。多个第一存储节点膜分别设置在半导体基底和多个第一控制栅电极之间。多个第二存储节点膜分别设置在半导体基底和多个第二控制栅电极之间。
第一控制栅电极和第二控制栅电极被设置为NAND结构。
非易失性存储器件还包括：包围第一控制栅电极并且形成于靠近半导体基底表面的多个第一沟道区；和多个形成于靠近半导体基底表面，位于第二控制栅电极下方的多个第二沟道区。第一沟道区与第二沟道区连接。
非易失性存储器件还包括形成于半导体基底上的器件隔离层，使得半导体基底的有源区被界定为延伸穿过多个第一控制栅电极和多个第二控制栅电极。
根据本发明的一个方面，提供了一种制造非易失性存储器件的方法，其包括：形成凹入半导体基底内的多个存储节点膜；在多个第一存储节点膜上形成多个凹入半导体基底内的多个第一控制栅电极；在半导体基底上形成多个第二存储节点膜，各个第二存储节点膜设置在多个第一控制栅电极的相邻的两个之间；并且在多个第二存储节点膜上形成多个第二控制栅电极，在多个第一控制栅电极上方。
非易失性存储器件的制造方法还包括：在形成多个第一存储节点膜之前，在半导体基底上形成多个器件隔离层，以便界定延伸穿过多个第一控制栅电极和第二控制栅电极的半导体基底上的多个有源区。
附图说明
通过参照附图详细描述本发明的典型实施例，本发明的上述和其它特征和优点将变得更加显见，其中：
图1、3和5是根据本发明的典型实施例的用于解释非易失性存储器件及其制造方法的视图；
图2A、4A和6A是分别沿图1、3和5中图示的非易失性存储器件的A-A’线的截面图。
图2B、4B和6B是分别沿图1、3和5中图示的非易失性存储器件的B-B’线的截面图。
图2C、4C和6C是分别沿图1、3和5中图示的非易失性存储器件的C-C’线的截面图。
图2D、4D和6D是分别沿图1、3和5中图示的非易失性存储器件的D-D’线的截面图。
具体实施方式
此后，通过参照附图详细解释本发明的优选实施例，本发明将被详细描述。但是本发明可以以许多不同形式实施，不应理解为限于在此提出的实施例，而是提出这些实施例使得本公开彻底和完全，并且对本领域的技术人员完整地表达本发明的概念。在附图中，为了描述的便利起见，部件可以被夸大。
根据本发明的非易失性存储器件可以是EEPROM或闪存装置。闪存装置可以包括SONOS存储器件。
图1、3、5是用于解释根据本发明实施例的非易失性存储器件及其制造方法的视图。此后，将参照图5和6A至6D描述根据本发明实施例的非易失性存储器件。非易失性存储器件包括多个第一控制栅电极145和多个第二控制栅电极165。
多个第一存储节点膜135分别设置在多个第一控制栅电极145和半导体基底105之间。多个第二存储节点膜155分别设置在多个第二控制栅电极165和半导体基底105之间。第一控制栅电极145和第二控制栅电极165可以交替设置。例如，第二控制栅电极165可以分别设置在两个相邻的第一控制栅电极145之间。在当前实施例中示出的第一和第二控制栅电极145和165的数量仅作为示例，本发明并不仅限于此。
例如，第一控制栅电极145凹入半导体基底105之内，并且第二控制栅电极165形成于半导体基底105上。因而，第一控制栅电极145和第二控制栅电极165可以形成于半导体基底105上具有台阶高度。第一控制栅电极145可以被称为凹入型控制栅电极或沟槽型控制栅电极，并且第二控制栅电极165可以被称为平面型控制栅电极。但是，本发明并不仅限于此。
在根据当前实施例的非易失性存储器件中，第一和第二控制栅电极145和165可以被用作字线。通过控制第一和第二控制栅电极145和165，数据可以被编程至第一和第二存储节点膜135和155/从第一和第二存储节点膜135和155擦除。半导体基底105的一部分可以被用作位线。在当前实施例中，第一控制栅电极145和第二控制栅电极165可以被交替设置，由此形成NAND结构。
更详细地，半导体基底105可以是体半导体晶片，例如硅晶片，锗晶片、或硅-锗晶片。作为另一个例子，半导体基底105还包括在体半导体晶片上的半导体外延层。第一和第二存储节点膜135和155可以包括多晶硅层、氮化硅层、由金属或硅制成的点、或由金属或硅制成的纳米晶体，用以存储电荷。第一和第二控制栅电极145和165可以包括多晶硅层、金属层、或金属硅化物层。
作为替代，多个第一隧道绝缘膜130分别设置在第一存储节点膜135和半导体基底105之间，并且多个第一阻挡绝缘膜140分别设置在第一存储节点膜135和第一控制栅电极145之间。此外，多个第二隧道绝缘膜150分别设置在第二存储节点膜155和半导体基底105之间，并且多个第二阻挡绝缘膜160分别设置在第二存储节点膜155和第二控制栅电极165之间。
例如，第一和第二隧道绝缘膜130和150可以包括允许电荷隧穿的绝缘膜，例如，氧化膜或氮化膜。第一和第二阻挡绝缘膜140和160可以包括合适的绝缘膜，例如氧化膜、氮化膜或高K介电膜。
第二控制栅电极165可以设置得比第一控制栅电极145高，使得第二控制栅电极165不与第一控制栅电极145电连接。包围第一控制栅电极145的半导体基底区附近分别界定多个第一沟道区170，并且在第二控制栅电极165下方的半导体基底区附近分别界定多个第二沟道区175。当开电压施加到第一和第二控制栅电极145和165时，第一和第二沟道区170和175起允许电流流动的沟道的作用。
如果第一和第二控制栅电极145和165形成具有不同的高度从而其边缘彼此相邻，第一沟道区170可以与第二沟道区175电连接。此外，如在图6A中所示出的，第一沟道区170的边缘可以与第二沟道区175的边缘重叠。通过重叠第一和第二沟道区170和175，电流连续流动而没有分开的掺杂区，例如没有源或漏区。
例如，在具有NAND结构的非易失性存储器件中，不必在第一和第二控制栅电极145和165之间形成起字线作用的掺杂区。因而，与传统技术相比可以大幅度地改进非易失性存储器件的集成度。如果掺杂区的宽度与第一和第二控制栅电极145和165之一的宽度相似，则根据当前实施例的非易失性存储器件的集成度成为传统技术集成度的2倍。
但是，为了进一步提高第一和第二沟道区170和175电连接的可靠性，在各第一沟道区170和各第二沟道区175之间可以形成掺杂区(未图示)。在这种情形，掺杂区将被界定于半导体基底105附近的各第一控制栅电极145和各第二控制栅电极165之间。因而，在这种情形，与传统技术相比，可以大幅度地减小掺杂区的宽度。掺杂区可以掺杂以与半导体基底不同导电类型材料。
此外，多个器件隔离层127可以形成于半导体基底105上，以便在半导体基底105上界定有源区105a(见图1和3)。例如，有源区105a延伸穿过第一和第二控制栅电极145和165，以及器件隔离层127包围有源区105a。因而，非易失性存储器件具有阵列结构。对应于有源区105a，其中形成器件隔离层127的部分可以被称为“场区”。
例如，器件隔离层127可以包括多个第一绝缘膜115和多个第二绝缘膜125。第一绝缘膜115和第二绝缘膜125可以设置具有台阶高度。第一和第二控制栅电极145和165可以延伸至器件隔离层127上。例如，第一控制栅电极145可以形成于第二绝缘膜125上，并且第二控制栅电极165可以形成于第一绝缘膜115上。因而，第一和第二控制栅电极145和165形成在器件隔离层127上，具有与在有源区105a上相同的台阶高度。
但是，根据本发明的另一实施例，第一和第二控制栅电极145和165可以形成于器件隔离层127上，具有与在有源区105a上不同的台阶高度。
如果非易失性存储器件是具有NAND结构的闪存器件，显然在半导体基底105上方的第一和第二控制栅电极145和165上还可以进一步形成选择栅电极(未图示)。
此后，将描述非易失性存储器件的制造方法。
参照图1和2A至2D，器件隔离层127形成于半导体基底105上，以便在半导体基底105上界定有源区105a。更详细地，为了界定有源区105a，多个第一沟槽110形成于半导体基底105内。例如，使用光刻蚀刻法形成多个第一沟槽110。随后，可以形成多个第一绝缘膜115以填充第一沟槽110。例如，第一绝缘膜115可以使用传统绝缘膜沉积方法形成，例如使用化学气相沉积方法和平坦化方法。
然后，多个第二沟槽120形成于半导体基底105内，穿过第一沟槽110。在第二沟槽120形成时或在第二沟槽120形成之前，可以去除位于第一沟槽110和第二沟槽120交叉位置的第一绝缘膜115的部分。因而，第二沟槽120与第一沟槽110交叉所对应部分的深度可以比第一沟槽110的深度深。然后，形成多个第二绝缘膜125以填充第二沟槽120与第一沟槽110交叉所对应部分的深度。例如，第二绝缘膜125可以以接触第一绝缘膜115的方式形成。
结果，通过多个第二沟槽120，在有源区105a内形成台阶高度或凹槽，并且通过第一和第二绝缘膜115和125，在器件隔离层127内形成台阶高度或凹槽。对应于有源区105a，其中形成器件隔离层127的部分被称为“场区”。
参照图3和图4A至4D，多个第一隧道绝缘膜130形成于由第二沟槽120所暴露的半导体基底105的表面区上。例如，第一隧道绝缘膜130可以使用热氧化方法或CVD方法形成。随后，多个第一存储节点膜135可以形成于第一隧道绝缘膜130上。例如，第一存储节点膜135可以使用CVD方法形成。
然后，多个第一阻挡绝缘膜140形成于第一存储节点膜135上。然后，多个第一控制栅电极膜145形成于第一阻挡绝缘膜140上以填充第二沟槽120。例如，通过形成导电层以填充第二沟槽120并且平面化所形成的层，可以形成多个第一栅电极膜145。因而，第一控制栅电极膜140凹入半导体基底105内。在场区，第一控制栅电极膜145可以设置在第二绝缘膜125上。
在本发明的另一实施例中，第一隧道绝缘膜130和第一阻挡绝缘膜140可以具有不同的形状。
参照图5和6A至6D，多个第二隧道绝缘膜150形成于在第二沟槽120之间的半导体基底105的部分上。例如，第二隧道绝缘膜150可以使用热氧化方法或CVD方法形成。随后，多个第二存储节点膜155形成于第二隧道绝缘膜150上。例如，第二存储节点膜155可以使用CVD方法形成。
然后，多个第二阻挡绝缘膜160形成于第二存储节点膜155上。然后，多个第二控制栅电极膜165形成于第二阻挡绝缘膜160上。例如，通过在半导体基底105上形成导电膜并且构图所得的层，可以形成第二控制栅电极165。因而，第二控制栅电极165可以分别在两个第一控制栅电极145之间形成具有平面结构。在场区中，第二控制栅电极165可以设置在第一绝缘膜115上。
由于第一控制栅电极膜145与第二控制栅电极膜165以相互相邻的方式设置具有不同的台阶高度，所以可以界定多个第一沟道区170和多个第二沟道区175，使得第一沟道区170与第二沟道区175在半导体基底105的表面附近电连接。此外，在本发明的另一实施例中，通过在第一控制栅电极膜145和第二控制栅电极膜165之间的半导体基底上进行掺杂，可以分别在第一沟道区170和第二沟道区175之间形成掺杂区。
在本发明的另一实施例中，第二隧道绝缘膜150和第二阻挡绝缘膜160可以具有不同的形状。
随后，通过本发明所属领域的技术人员熟知的方法可以形成布线结构。
尽管参照典型实施例具体示出和描述了本发明，但是本领域的普通技术人员应当理解在不偏离权利要求书中所界定的本发明精神和范围的条件下可以进行各种形式和细节的变化。

Claims (22)

1.一种非易失性存储器件，包括：
多个第一控制栅电极，各个第一控制栅电极形成得凹入半导体基底内；
多个第二控制栅电极，各个第二控制栅电极设置在两个相邻的多个第一控制栅电极之间，并且以设置在所述多个第一控制栅电极上方的方式而形成于所述半导体基底上；
多个分别设置在所述半导体基底和多个第一控制栅电极之间的第一存储节点膜；以及
多个分别设置在所述半导体基底和多个第二控制栅电极之间的第二存储节点膜。
2.根据权利要求1的所述非易失性存储器件，其中所述第一控制栅电极和第二控制栅电极被设置具有NAND结构。
3.根据权利要求2的非易失性装置，还包括：
包围所述第一控制栅电极并且形成得靠近所述半导体基底表面的多个第一沟道区，和
形成得靠近所述半导体基底表面，在所述第二控制栅电极下方的多个第二沟道区。
4.根据权利要求3的非易失性存储器件，其中所述第一沟道区与第二沟道区连接。
5.根据权利要求4的非易失性存储器件，其中所述第一沟道区的边缘与第二沟道区的边缘重叠。
6.根据权利要求3的非易失性存储器件，其中在第一和第二沟道区之间形成掺杂区。
7.根据权利要求1的非易失性存储器件，其中所述多个第一存储节点膜和多个第二存储节点膜包括多晶硅层、氮化硅层、由金属或硅制成的点，或由金属或硅制成的纳米晶体。
8.根据权利要求1的非易失性存储器件，还包括：
分别设置在所述多个第一存储节点膜和半导体基底之间的多个第一隧道绝缘膜；
分别设置在所述多个第二存储节点膜和半导体基底之间的多个第二隧道绝缘膜；
分别设置在所述多个第一存储节点膜和多个第一控制栅电极之间的多个第一阻挡绝缘膜；
分别设置在所述多个第二存储节点膜和多个第一控制栅电极之间的多个第二阻挡绝缘膜。
9.根据权利要求1的非易失性存储器件，还包括形成于所述半导体基底上的多个器件隔离层，使得所述半导体基底的多个有源区被界定为延伸穿过所述多个第一控制栅电极和多个第二控制栅电极。
10.根据权利要求9的非易失性存储器件，其中所述多个第一控制栅电极和多个第二控制栅电极分别在所述器件隔离层上延伸。
11.一种制造非易失性存储器件的方法，包括：
形成凹入半导体基底内的多个存储节点膜；
在所述多个第一存储节点膜上形成多个凹入半导体基底内的多个第一控制栅电极；
在所述半导体基底上形成多个第二存储节点膜，各个第二存储节点膜设置在两个相邻的多个第一控制栅电极之间；和
在所述多个第一控制栅电极上方，在所述多个第二存储节点膜上形成多个第二控制栅电极。
12.根据权利要求11的方法，其中所述多个第一控制栅电极和多个第二控制栅电极被设置具有NAND结构。
13.根据权利要求11的方法，还包括，在形成所述多个第一存储节点膜之前，以延伸穿过所述多个第一控制栅电极和第二控制栅电极的方式在半导体基底上形成所述多个器件隔离层，用以界定所述半导体基底的多个有源区。
14.根据权利要求13的方法，其中所述器件隔离层的形成包括：
在所述半导体基底内形成多个第一沟槽，以界定所述有源区；
形成多个第一绝缘膜以填充所述多个第一沟道；
在所述半导体基底内形成多个第二沟槽，与所述多个第一沟槽交叉；和
形成多个第二绝缘膜，以便以预定深度填充与所述多个第一沟槽交叉的多个第二沟槽的对应部分。
15.根据权利要求14的方法，其中与所述多个第一沟槽交叉的多个第二沟槽的对应部分的深度比所述多个第一沟槽的深度深。
16.根据权利要求14的方法，其中所述多个第一存储节点膜形成于被所述第二沟槽暴露的半导体基底的表面区上。
17.根据权利要求16的方法，其中形成所述多个第一控制栅电极以填充所述多个第二沟槽。
18.根据权利要求16的方法，在形成多个第一存储节点膜之前，还包括：
在被暴露在多个第二沟槽上的半导体基底区上形成多个第一隧道绝缘膜；和
在形成多个第一存储节点膜之后，在所述多个第一存储节点膜上形成多个第一阻挡绝缘膜，
其中在所述多个第一阻挡绝缘膜上所述多个第一控制栅电极形成。
19.根据权利要求14的方法，其中所述多个第二存储节点膜和多个第二控制栅电极分别形成于所述多个第二沟槽之间的半导体基底的部分上。
20.根据权利要求19的方法，在形成所述多个第二存储节点膜之前，还包括：
在所述多个第二沟槽之间的半导体基底部分上形成多个第二隧道绝缘膜，并且
在形成多个第二存储节点膜之后，在所述多个第二存储节点膜上形成多个第二阻挡绝缘膜，
其中在所述多个第二阻挡绝缘膜上形成所述多个第二控制栅电极。
21.根据权利要求11的方法，其中形成所述多个第一控制栅电极和多个第二控制栅电极使得由所述多个第一控制栅电极界定的多个第一沟道区与由所述多个第二控制栅电极界定的多个第二沟道区靠近所述半导体基底表面电连接。
22.根据权利要求11的方法，还包括在所述多个第一控制栅电极和多个第二控制栅电极之间的半导体基底的部分分别形成多个掺杂区。
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