CN111524897B - 三维存储器器件的复合衬底 - Google Patents

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Abstract

本公开内容教导一种用于三维存储器器件的方法和结构。所述方法包含提供底部衬底以及在底部衬底之上形成多个掺杂层，多个掺杂层包含在厚度范围内的总厚度，使得多个掺杂层的顶表面基本上是平坦的，并且多个掺杂层中的每个掺杂层的掺杂浓度沿着基本上垂直前述顶表面的方向基本上是均匀的。

Description

三维存储器器件的复合衬底
本申请是申请日为2018年3月1日、申请号为201880005190.2、名称为“三维存储器器件的复合衬底”的申请的分案申请。
相关申请的交叉引用
本申请要求享受于2017年3月7日提交的中国专利申请No.201710131749.3的优先权，其全部内容通过引用并入本文。
背景技术
近年来，闪存器件迅速的发展。闪存器件可以在不需要消耗电力的情况下长期储存数据，并且具有高积集度、快速存取、容易重复擦除和写入的特性，因此在非挥发性存储器中成为主流。闪存依据不同的结构可分为NAND闪存和NOR闪存，NAND闪存具有较高的存储器单元密度、较高的储存密度以及较快的读写速度。
随着平面式闪存的发展，闪存的半导体制造工艺有很大的进步。然而平面式的闪存面临了数种困境，例如物理性的限制，包含曝光技术的限制、显影技术的限制以及储存电荷密度上的限制。为了解决平面式的闪存遭遇的问题并且降低生产成本，因此正开发三维(3D)闪存应用。
发明内容
本公开内容提供了一种形成闪存器件的方法。所述方法可以增进存储器器件的效能。
为了解决上述的问题，本公开内容教导一种用于形成存储器器件的方法。所述方法包含提供底部衬底，底部衬底包含设置于其上的控制电路，然后在控制电路上形成顶部衬底。在形成顶部衬底的过程，原位掺杂方法可以用来将掺杂剂(例如导电离子)植入顶部衬底。顶部衬底可以包含理想厚度。顶部衬底包含第一衬底层和设置于第一衬底层上的第二衬底层。第一衬底层的掺杂浓度大于第二衬底层的掺杂浓度，所述方法还包含在顶部衬底上形成存储器单元电路，存储器单元电路和控制电路被导电连接。
在一些实施例中，理想厚度是约200纳米至约1000纳米。
在一些实施例中，第一衬底层220的掺杂浓度是第二衬底层230的掺杂浓度的约50倍至约200倍。
在一些实施例中，第一衬底层的掺杂浓度是约1E18 atoms/cm3至约2E18 atoms/cm3；第二掺杂层的掺杂浓度是约1E16 atoms/cm3至约3E16 atoms/cm3。
在一些实施例中，当存储器单元电路是N型时，掺杂剂是P型，并且当存储器单元电路是P型时，掺杂剂是N型。
在一些实施例中，形成顶部衬底包含：在控制电路上形成第一衬底层，并且利用原位掺杂工艺掺杂第一衬底层，以及在第一衬底层上形成第二衬底层，并且利用原位掺杂工艺掺杂第二衬底层。
在一些实施例中，形成第一衬底层包含第一沉积工艺，以及形成第二衬底层包含第二沉积工艺。
在一些实施例中，第一沉积工艺包含低压化学气相沉积工艺，第二沉积工艺包含另一低压化学气相沉积工艺。
在一些实施例中，第一沉积工艺包含第一反应气体和第一掺杂剂源气体。第一掺杂剂源气体包含第一稀释源气体和第一初始掺杂剂源气体。第一初始掺杂剂源气体包含第一本征掺杂剂源气体和第一本征稀释源气体。第一反应气体具有约30标准毫升/分钟(sccm)至约100标准毫升/分钟的流速，第一掺杂剂源气体具有约300标准毫升/分钟至约500标准毫升/分钟的流速，腔室压力是约300毫托耳(mTorr)至约500毫托耳，腔室温度是约摄氏500度至约摄氏550度。
在一些实施例中，第一反应气体包含硅甲烷，第一稀释源气体包含氮气，第一本征掺杂剂源气体包含乙硼烷，第一本征稀释掺杂剂源气体包含氮气，第一本征掺杂剂源气体和第一初始掺杂剂源气体具有0.8％至1.5％的摩尔比率。
在一些实施例中，获得第一掺杂剂源气体包含提供第一本征掺杂剂源气体和用第一稀释源气体稀释第一本征掺杂剂源气体。第一稀释源气体和第一初始掺杂剂源气体的体积比是约20:1至约50:1。
在一些实施例中，第二沉积工艺包含第二反应气体和第二掺杂剂源气体。第二掺杂剂源气体包含第二稀释源气体和第二初始掺杂剂源气体。第二初始掺杂剂源气体包含第二本征掺杂剂源气体和第二本征稀释源气体。第二反应气体具有约10标准毫升/分钟至约30标准毫升/分钟的流速，第二掺杂剂源气体具有约2000标准毫升/分钟至约3000标准毫升/分钟的流速，第二反应气体的腔室压力是约300毫托耳至约500毫托耳，第二反应气体的腔室温度是约摄氏500度至约摄氏550度。
在一些实施例中，第二反应气体包含乙硅烷，第二稀释源气体包含氮气，第二本征掺杂剂源气体包含乙硼烷，第二本征稀释掺杂剂源气体包含氮气，第二本征掺杂剂源气体和第二初始掺杂剂源气体具有0.8％至1.5％的摩尔比率。
在一些实施例中，获得第二掺杂剂源气体包含提供第二本征掺杂剂源气体和用第二稀释源气体稀释第二本征掺杂剂源气体，第二稀释源气体和第二初始掺杂剂源气体的体积比是约500:1至约1000:1。
在一些实施例中，存储器单元电路包含三维NAND存储器单元电路。
在一些实施例中，形成存储器单元电路包含：在顶部衬底上形成电介质堆叠；形成穿过电介质堆叠的多个通孔(through hole)和沟道孔；在沟道孔的底部处形成外延衬底层；以及在形成外延衬底层后在沟道孔中形成沟道层。在一些实施例中，形成存储器单元电路还包含在电介质堆叠和沟道层上形成盖层；形成穿过盖层和电介质堆叠的沟槽，沟槽是设置在沟道孔的一侧；以及在处在沟槽底部的第二衬底层中形成源极线掺杂区。
在一些实施例中，电介质堆叠可以包含一起交替地堆叠的多个绝缘层和多个牺牲层，电介质堆叠的最上层和最下层是绝缘层。在一些实施例中，形成存储器单元电路还包含：在形成源极线掺杂区后，移除牺牲层以形成水平沟槽，在水平沟槽中形成控制栅极，此外，在形成控制栅极之后，可以在沟槽中形成源极线结构。
与传统技术相比较，本公开内容的技术方案至少具有以下的优点。
在所公开的方法中，顶部衬底形成在控制电路上，并且在形成顶部衬底时利用原位掺杂工艺将掺杂剂植入顶部衬底中。顶部衬底包含第一衬底层和设置于第一衬底层上的第二衬底层。虽然第一衬底层的掺杂浓度大于第二衬底层的掺杂浓度，但在第一衬底层和第二衬底层之间的掺杂剂扩散因为原位掺杂而降低。在第二衬底层中的掺杂剂分布较不会被第一衬底层中的掺杂剂扩散影响。第二衬底层中的掺杂剂分布的均匀度增加。此外，在第二衬底层中的掺杂剂是利用原位掺杂植入第二衬底层，所以第二衬底层具有改善的掺杂剂分布。因此，在顶部衬底上的不同区域中的存储器单元电路的电学特性的均匀度也因而改善。
此外，在形成顶部衬底时，是利用原位掺杂工艺将掺杂剂植入顶部衬底中。因此控制电路较不会受源自第一衬底层的掺杂剂扩散影响。所以，控制电路的电学稳定性增加。
附图说明
所附图式并入本文并构成说明书的一部分，其例示出了本公开内容的实施例，并且与详细说明一起进一步用于解释本公开内容的原理，以使相关领域技术人员能够制作及使用本公开内容。
图1是三维存储器器件的图示。
图2至5各自是根据一些实施例的在示例制作工艺的不同阶段的三维内存结构的侧示图。
图6是根据一些实施例的用于形成三维存储器结构的制作工艺的图示。
具体实施方式
尽管本文讨论了具体的结构及配置，但应该理解，这仅仅是为了说明及示例的目的而完成的。相关领域的技术人员应可理解，在不脱离本公开内容的精神及范围的情况下，可以使用其它结构及布置。对于相关领域的技术人员显而易见的是，本公开内容还可以用于各种其它应用中。
值得注意的是，在说明书中对提及“一个实施例”、“实施例”、“示范性实施例”、“一些实施例”等的引用表示所描述的实施例可以包括特定的特征、结构或特性，但并非每个实施例都一定需要包括此特定的特征、结构或特性，而且这些用语不一定指相同的实施例。此外，当特定特征、结构或特性结合实施例描述时，无论是否于文中明确教示，结合其它实施例来实现这些特征、结构或特性皆属于相关领域的技术人员的知识范围所知道的。
一般而言，术语可以至少部分地根据上下文中的用法来理解。例如，如本文所使用的术语“一个或多个”可用于以单数意义描述任何特征、结构或特性，或可用于描述特征、结构或特征的复数组合，这至少可部分取决于上下文。类似地，术语诸如“一”、“一个”或“该”也可以被理解为表达单数用法或传达复数用法，这至少可部分取决于上下文。。此外，可以将术语“基于”理解为未必旨在传达排他性的一组因素，并且相反可以允许存在未必明确描述的额外因素，其同样至少部分地取决于上下文。
应该容易理解的是，本文中的“在...上”、“在...上方”及“在...之上”的含义应该以最宽泛的方式来解释，使得“在...上”不仅意味着“直接在某物上”，而且还包括在某物上且两者之间具有中间特征或中间层，并且“在...上方”或“在...之上”不仅意味着“在”某物“上方”或“之上”的含义，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，为了便于描述，可以在说明书使用诸如“在...之下”、“在...下方”、“下部”、“在...上方”、“上部”等空间相对术语来描述一个元件或特征与另一个或多个元件或特征的关系，如图中所示。除了图中描绘的方向之外，这些空间相对术语旨在涵盖使用或操作中的设备的不同方位或方向。该装置可以其它方式定向(例如以旋转90度或以其它方向来定向)，并且同样能相应地以说明书中所使用的空间相关描述来解释。
如本文所用，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持不被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”是指材料部分，其区域具有厚度。层的范围可以在整个下方或上方结构之上延伸，或者其范围可以小于下方或上方结构的范围。此外，层可以是均质或非均质连续结构的区域，其厚度可小于该连续结构的厚度。例如，层可以位于该连续结构的顶表面及底表面之间或在该连续结构的顶表面及底表面之间的任何一对水平平面之间。层可以水平地、垂直地及/或沿着渐缩表面延伸。衬底可以是层，其可以包括一个层或多个层，及/或可以在其上方及/或下方具有一个层或多个层。层可以包含多个层。例如，互连层可以包括一个或多个导体及接触层(其中形成有触点、互连线及/或过孔(vias))以及一个或多个电介质层。
本文所使用的术语“标称(nominal)”是指在产品或工艺的设计时间期间设定的组件或工艺操作的特性或参数的期望值或目标值，以及高于及/或低于期望值的数值范围。数值范围可能由于制造工艺或公差而有轻微变化。如本文所使用的术语“约”表示可能会随着与对象半导体组件相关联的特定技术点而改变的给定量数值。基于特定的技术点，术语“约”可以指示出给定量数值，例如在该数值的10-30％内变化(例如，该数值的±10％、±20％或±30％)。
本说明书所使用的术语“3D存储器器件”是指在水平方向放置的衬底上具有垂直方向串联的存储器单元晶体管(在本文中称为“存储器串”，例如NAND串)的半导体器件，使得存储器串相对于衬底在垂直方向上延伸。如这里所使用的术语“垂直”是指垂直于衬底的水平表面。
在闪存的制造中，为了降低存储器的价格/位比，所以采用了许多方法以缩小存储器单元的体积和/或增加存储器单元所占据的空间，其中一种方式为外围电路在储存单元下(periphery under cell,PUC)的技术。在外围电路在储存单元下的技术中，外围电路(例如控制电路)可以设置在存储器单元的下方。这种方式可以缩小闪存器件的体积，而节省出来的空间则可以用来形成更多的存储器单元。这种技术可以进一步增加闪存器件的储存空间，并且降低闪存器件的制作成本。
图1图示了一种运用PUC技术的NAND闪存结构100。如图1所示，NAND闪存结构100包含底部衬底105和在底部衬底105之上的顶部衬底120。控制电路110(例如包含外围器件)设置在底部衬底105之上。顶部衬底120掺杂有掺杂剂并且在控制电路110之上。存储器单元电路130形成在顶部衬底120之上，且包含多个存储器单元。存储器单元电路130和控制电路110电连接。一般而言，顶部衬底120包含第一衬底层和第二衬底层，第一衬底层设置在控制电路110之上，第二衬底层设置在第一衬底层之上。第一衬底层的掺杂浓度通常会大于第二衬底层的掺杂浓度。第一衬底层和第二衬底层可以分别使用离子植入的方式，将掺杂剂基本上沿着垂直顶部衬底120的顶表面的方向分别植入两种不同的深度。举例而言，可以利用第一离子植入步骤将掺杂剂植入顶部衬底120的第一深度以形成第一衬底层，利用第二离子植入步骤将掺杂剂植入顶部衬底120的第二深度以形成第二衬底层。然后在顶部衬底120之上形成多个存储器单元。数条半导体沟道和数条源极线可分别利用外延衬底和数个源极线掺杂区以形成在顶部衬底120的顶表面。半导体沟道和源极线可以电学特性连结顶部衬底120的顶表面，如此一来可以施加偏压(biases)在半导体沟道底部和源极线的底部(例如在第二衬底层中)，以控制存储器单元的操作(例如读取、写入和擦除)。
传统地，离子植入是用于掺杂顶部衬底120中的第一衬底层和第二衬底层。在第一衬底层和第二衬底层中的掺杂轮廓呈高斯分布。然而由于在第一衬底层中的掺杂浓度和第二衬底层中的掺杂浓度不同，在第一衬底层中的掺杂剂会有扩散到第二衬底层中的倾向。结果，在第二衬底层中的掺杂剂形成和高斯分布不同的掺杂轮廓(例如，层次分布(layereddistribution)或增量分布(incremental distribution))。因此，在同样的深度时，掺杂浓度会改变。此外，离子植入会损坏顶部衬底120。当形成外延衬底和源极线掺杂区时，顶部衬底120的顶表面会被蚀刻出沟槽，因为制作误差/变动，在顶部衬底120上会被蚀刻成不同深度。在第二衬底层中，掺杂剂的不均匀分布会造成在不同的沟槽里会有不同的掺杂浓度，导致在第二衬底层和不同半导体沟道/源极线之间的导电性随着位置不同而产生差异。此导电性的差异会损害NAND闪存结构100中的存储器单元的临界电压(threshold voltage)的均匀度。
举例而言，因为源极线掺杂区中的掺杂剂类型(例如掺杂剂极性)和第二衬底层和第一衬底层中的掺杂剂类型相反，当在源极线掺杂区中的掺杂剂扩散至第一衬底层中时，会中和在第一衬底层和/或第二衬底层中部分的掺杂剂，造成掺杂剂分布改变。当施加偏压在第二衬底层以擦除特定存储器单元中的数据时，电压可能不会平均分布于这些存储器单元。进而影响到擦除功能，所以，需要改进传统的闪存器件。
本公开内容提供一种具有PUC配置的三维存储器器件，在所公开的存储器器件中，存储器单元被布置在控制电路之上，并且在控制电路和存储器单元之间的顶表面(也被称作复合衬底)可以利用低压化学气相沉积(LPCVD)形成，并且可以利用原位(in-situ)掺杂进行掺杂。因此，可以改善第一衬底层和第二衬底层中的掺杂浓度的均匀度，并且相较于传统离子植入工艺，可以降低顶表面上的缺陷/损坏。所以第二衬底层和形成在第二衬底层的顶表面上的结构之间的电连接可以变得更均匀，此外存储器单元也可以有更均匀的临界电压。同时，可以藉由控制第一衬底层和第二衬底基的厚度，进而抑制掺杂剂扩散并且可以控制在控制电路和存储器单元之间的寄生电容。此外，在后续形成的位于存储器单元电路和控制电路之间的金属接触过孔的高宽比(aspect ratio)也会充分地降低。金属接触过孔更容易制作。利用所公开的方法和结构，可以提升器件性能。
图2至5各自示出了根据一些实施例的在不同制作步骤中的三维存储器器件。为了清楚说明，在三维存储器器件中相似或相同的部分会采用相同的元件标号标示，然而，元件标号只是用来区分在实施方式中所描述相关部分，不代表这些部分具有相似或不同的功能、组成或位置。为了使说明简单明了，存储器器件的其它部分没有显示在本发明中。虽然本发明采用三维存储器器件为例，在不同应用与设计中，所公开的结构亦可以应用在相似或是不同半导体组件以例如增加具有不同掺杂浓度的相邻两材料层中的掺杂剂均匀度，并降低由离子植入造成的损害。所公开的结构的特定应用应不被本公开内容的实施例所限制。
图2示出了依据一些实施例的用来形成三维存储器器件的示例结构200。结构200包含底部衬底202。底部衬底202也可以指基础衬底用来作为后续形成的顶部衬底和在顶部衬底之上的存储器单元的制作平台。在一些实施例中，底部衬底202包含任何适合用来形成三维存储器结构的材料。例如底部衬底202可以包含硅(例如单晶硅、多晶硅和非晶硅)、硅锗、碳化硅、硅覆绝缘(SOI)、锗覆绝缘、玻璃、氮化镓、砷化镓以及/或其它适合的III-V族化合物。在一些实施例中，底部衬底202包含单晶硅。
底部衬底202可以包含形成在底部衬底202的顶表面之上的控制电路210。为了清楚说明，具有控制电路的半导体层是由元件210表示。控制电路210控制后续形成的存储器单元和三维存储器器件的其它相关部分的操作。举例而言，控制电路210可以提供控制信号以控制后续形成的存储器单元的操作。控制电路210可以包含任何适合的电子组件，例如晶体管213、接触过孔211和金属互连212。其它部分(例如电阻、电容等)并未绘示在图2中。在一些实施例中，后续形成的用来连接存储器单元的金属接触过孔可以导电连接到接触过孔211和/或金属互连212，如此一来，控制信号可以由控制电路210传送到后续形成的存储器单元。
图3示出了用来形成三维存储器器件的示例结构300。结构300可以包含底部衬底202和形成在控制电路210之上的第一衬底层220。在一些实施例中，结构300可以利用在结构200上沉积至少第一衬底层220而形成。第一衬底层220可以具有所期望的高掺杂浓度并且构成后续形成的顶部衬底的底部部分。
层间电介质层(例如钝化层，未绘示在图3)可以选择性地形成在控制电路210和第一衬底层220之间。层间电介质层可以使控制电路210和第一衬底层220之间绝缘，因此可以减少/避免由第一衬底层220至控制电路210的掺杂剂扩散。在某些实施例中，层间电介质层的厚度和在控制电路210与后续形成的存储器单元电路之间的寄生电容相关。因此层间电介质层的厚度不可以太小。此外，金属接触过孔、控制电路210和后续形成的存储器单元电路会分布在层间电介质层中，因此层间电介质层的厚度也不可以太大，如此金属接触过孔的高宽比才不会被层间电介质层的厚度影响太大。在一些实施例中，层间电介质层的厚度在约100纳米至约1000纳米的范围中。
层间电介质层可以包含任何适合的电介质材料并且可以利用任何适合的沉积工艺形成。举例而言，层间电介质层可以包含氧化硅(SiOx)、氮化硅(SiN)和/或氮氧化硅(SiON)，而且层间电介质层可以利用化学气相沉积、物理气相沉积、电浆化学气相沉积、原子层沉积或低压化学气相沉积来形成。在一些实施例中，层间电介质层包含氧化硅并且可以利用低压化学气相沉积形成。任何适合的前驱气体(例如四乙氧基硅烷(tetraethylorthosilicate)和氧气、三异丙基硅烷(triisopropylsilane)和氧气以及硅甲烷(silane，SiH4)和氧气)和/或将硅氧化可以用来形成氧化硅。在一些实施例中，氧化硅可以通过将硅的氧化而形成，氧气以及其它可选择性使用的载气(carrier gas)例如氮气，可以通入腔室以氧化控制电路210的顶表面。在一些实施例中，氧化工艺的腔室温度(例如反应温度)约为摄氏385度并且腔室压力约为1托耳(Torr)。
第一衬底层220可以形成在控制电路210之上。在一些实施例中，第一衬底层220是形成在层间电介质层之上的。第一衬底层220可以包含掺杂多晶硅、掺杂非晶硅和/或掺杂单晶硅。第一衬底层220可以利用任何适合的沉积方法例如化学气相沉积、物理气相沉积、电浆化学气相沉积、低压化学气相沉积和/或原子层沉积形成。在一些实施例中，第一衬底层220包含非晶硅并且是利用低压化学气相沉积形成。在另外一些实施例中，在形成第一衬底层220的过程中，利用原位掺杂将具有所希望的类态(例如N型或P型)的掺杂剂植入第一衬底层220。在一些实施例中，P型掺杂剂例如硼、铝和/或镓被植入第一衬底层220。在一些实施例中，后续形成的存储器单元电路是N型，并且将硼植入第一衬底层220。在一些实施例中，第一衬底层220的掺杂浓度是在约1E18 atoms/cm3至约2E18 atoms/cm3的范围内的。
在低压化学气相沉积中可以使用硅甲烷作为前驱气体以形成第一衬底层220的非晶硅，并且乙硼烷(diborane，B2H6)可以为原位掺杂工艺提供掺杂剂源(例如硼)用来将硼均匀地掺杂至所形成的非晶硅中。在一些实施例中，第一衬底层220的厚度通过使用硅甲烷作为前驱气体可以变得更均匀度。在一些实施例中，硅甲烷是指第一反应气体并且乙硼烷是指第一本征掺杂剂源气体。在一些实施例中，氮气可以用来稀释和承载第一本征掺杂剂源气体，使得第一本征掺杂剂源气体可以进入反应腔室并且和第一反应气体在短时间之内混合。因此，所形成的具有硼掺杂非晶硅的第一衬底层220的均匀度会改进。因为第一本征掺杂剂源气体的流速比第一反应气体的流速小很多，在一些实施例中，第一本征掺杂剂源气体会预先和第一本征稀释源气体(例如氮)混合(例如在原位掺杂工艺之前混合)，如此可以使第一本征掺杂剂源气体在原位掺杂工艺期间可以和第一反应气体混合得更均匀。在一些实施例中，第一本征掺杂剂源气体和第一本征稀释源气体的混合物是指第一本征掺杂剂源气体，并且第一本征掺杂剂源气体和第一初始掺杂剂源气体的摩尔比率是在约0.8％至约1.5％的范围内。在一些实施例中，此摩尔比率约为1％。在一些实施例中，第一初始掺杂剂源气体在通入反应腔室之前预先和第一稀释源气体(例如氮气)混合，如此第一本征掺杂剂源气体在和第一反应气体混合之前可以被进一步稀释并且具有更均匀的分布。在一些实施例中，第一稀释源气体和第一初始掺杂剂源气体是指第一掺杂剂源气体，其中第一稀释源气体和第一初始掺杂剂源气体的体积比是在约20:1至约50:1的范围内。
第一掺杂剂源气体会(例如含有稀释的第一本征掺杂剂源气体)可以和第一反应气体在反应腔室中混合以进行低压化学气相沉积和原位掺杂工艺。因为第一本征掺杂剂源气体在进入腔室之前被第一本征稀释源气体和第一稀释源气体稀释，所以第一本征掺杂剂源气体在第一掺杂剂源气体中分布较均匀，并且第一本征掺杂剂源气体的量可以被更精准地侦测/控制。第一掺杂剂源气体在通入腔室后，第一掺杂剂源气体中的气体原子可以在短时间内均匀地占据腔室，并且可以让第一本征掺杂剂源气体也在期望的短时间内均匀地分布于腔室。因此，在第一衬底层中的掺杂剂可以分布地更均匀，并且可以更精确地控制第一衬底层中的掺杂浓度。在一些实施例中，第一反应气体的流速是在约30标准毫升/分钟(stand cubic centimeter per minute)至约100标准毫升/分钟的范围内，第一掺杂剂源气体的流速是在约300标准毫升/分钟至约500标准毫升/分钟的范围内，腔室压力是在约300毫托耳(mTorr)至约500毫托耳的范围内，并且腔室温度是在约摄氏500度至约摄氏550度的范围内。在一些实施例中，第一本征掺杂剂源气体也可以直接通入反应腔室中，或者和稀释气体以其它比例进行预先混合。
图4示出了依据一些实施例的用来形成三维存储器器件的示例结构400。结构400包含底部衬底202、形成在控制电路210之上的第一衬底层220、形成在第一衬底层220之上的第二衬底层230。第一衬底层220和第二衬底层230构成顶部衬底(例如复合衬底)，其中第一衬底层220可以是在沿着z-轴方向(例如垂直于底部衬底202的方向)的顶部衬底的下部部分，第二衬底层230可以是在沿着z-轴方向上的顶部衬底的上部部分。在一些实施例中，结构400可以利用在结构300上沉积至少第二衬底层230而形成。第二衬底层230的掺杂浓度可以比第一衬底层220的掺杂浓度低。第二衬底层230可以为后续形成存储器单元和存储器单元电路提供基础。第二衬底层230可以包含掺杂多晶硅、掺杂非晶硅和/或掺杂单晶硅。第二衬底层230可以利用任何适合的沉积方法例如化学气相沉积、物理气相沉积、电浆化学气相沉积、低压化学气相沉积和/或原子层沉积形成。在一些实施例中，第二衬底层230包含掺杂非晶硅并且是利用低压化学气相沉积形成，在一些实施例中，在形成第二衬底层230的过程中，执行原位掺杂将具有和第一衬底层220相比相同的类型(例如N型或P型)的掺杂剂植入第二衬底层230。在一些实施例中，例如硼、铝和/或镓的P型掺杂剂被植入第二衬底层230。在一些实施例中，后续形成的存储器单元电路是N型的，并且将硼植入第二衬底层230。
第一衬底层220的掺杂浓度是第二衬底层230的掺杂浓度的约50倍至约200倍。在一些实施例中，第二掺杂层的掺杂浓度是在约1E16 atoms/cm3至约3E16 atoms/cm3的范围内。
在低压化学气相沉积中可以使用乙硅烷(disilane，Si2H6)作为前驱气体以形成第二衬底层230的非晶硅，并且乙硼烷可以为原位掺杂工艺提供硼掺杂剂来源，以将硼均匀地掺杂至所形成的非晶硅中。在一些实施例中，乙硅烷是指第二反应气体并且乙硼烷是指第二本征掺杂剂源气体。在一些实施例中，氮气可以用来稀释和承载第二本征掺杂剂源气体，使得第二本征掺杂剂源气体可以进入反应腔室并且和第二反应气体在期望的短时间之内混合。因此所形成的具有硼掺杂非晶硅的第二衬底层230的均匀度会增加。因为第二本征掺杂剂源气体的流速比第二反应气体的流速小很多，在一些实施例中，第二本征掺杂剂源气体会预先和第二本征稀释源气体(例如氮)混合(例如在原位掺杂工艺之前混合)，如此可以使第二本征掺杂剂源气体在原位掺杂工艺期间可以和第二反应气体混合得更均匀。在一些实施例中，第二本征掺杂剂源气体和第二本征稀释源气体的混合物是指第二初始掺杂剂源气体，此外第二本征掺杂剂源气体和第二初始掺杂剂源气体的摩尔比率是在约0.8％至约1.5％的范围内。在一些实施例中，此摩尔比率约为1％。在一些实施例中，第二初始掺杂剂源气体在通入反应腔室之前预先和第二稀释源气体(例如氮气)混合，如此第二本征掺杂剂源气体在和第二反应气体混合之前可以被更稀释并且具有更均匀的分布。在一些实施例中，第二稀释源气体和第二初始掺杂剂源气体是指第二掺杂剂源气体，其中第二稀释源气体和第二初始掺杂剂源气体的体积比是在约500:1至约1000:1的范围内。在一些实施例中，第二本征掺杂剂源气体也可以直接通入反应腔室中，或者和稀释气体以其它比例进行预先混合。
稀释第二本征掺杂剂源气体的理由和稀释第一本征掺杂剂源气体的理由相同，在此不再赘述。在一些实施例中，第二反应气体的流速是在约10标准毫升/分钟至约30标准毫升/分钟的范围内，第二掺杂剂源气体的流速是在约2000标准毫升/分钟至约3000标准毫升/分钟之间，腔室压力是在约300毫托耳至约500毫托耳的范围内，腔室温度是在约摄氏500度至约摄氏550度的范围内。
在利用低压化学气相沉积和原位掺杂所形成第一衬底层220和第二衬底层230会有较佳的材料性质(例如有较少的坑洞或较少由离子植入而来的损坏)并且具有较均匀的厚度。通过在通入反应腔室之前稀释本征掺杂剂源气体，即使是少量的本征掺杂剂源气体也可以容易地被测量，并且本征掺杂剂源气体可以在反应腔室里分布地更均匀。在第一衬底层220和第二衬底层230中的掺杂剂可以分布地更均匀并且更容易控制掺杂浓度。在一些实施例中，在第一衬底层220和第二衬底层230中的掺杂剂基本上是均匀分布(例如沿着z轴)。
此外，在第一衬底层220和第二衬底层230中的掺杂剂基本上会沿着z轴形成基本上均匀的掺杂轮廓(例如基本上相同的掺杂深度)，如此在第一衬底层220和第二衬底层230中的每个层中的掺杂剂较不会沿着z轴扩散。此外，第一衬底层220的掺杂浓度是第二衬底层230的掺杂浓度的约50倍至约200倍。选择此掺杂浓度范围的原因如下。如前文所述，当第一衬底层220具有相较于第二衬底层230足够高的掺杂浓度时，可以降低/去除由源极线掺杂区扩散而来的掺杂剂所造成的影响。然而当第一衬底层220具有非常高的掺杂浓度(例如高于200倍)时，掺杂剂由第一衬底层220扩散至第二衬底层230的情形会增加，因而造成在第一衬底层220中潜在的掺杂剂的不均匀分布(例如不均匀的掺杂浓度)。掺杂剂的不均匀分布会造成后续形成的存储器单元的临界电压值变化。当掺杂浓度增加时，掺杂剂的成本会上升。另外，当第一衬底层220具有非常低的掺杂浓度(例如低于50倍)时，就无法在单位体积中提供足够的掺杂剂并且很容易因为由后续形成的源极线掺杂区所造成的掺杂剂中和而改变其掺杂剂类型。因此，当第一衬底层220具有理想掺杂浓度范围(例如在第二衬底层230的掺杂浓度的50倍至200倍之间)，可以改善存储器单元的临界电压的均匀度，降低掺杂剂类型易被改变的现象以及减少制作工艺成本。
此外，第一衬底层220和第二衬底层230皆可以具有理想的厚度范围。使用理想的厚度范围的原因如下。过厚的第一衬底层220或第二衬底层230会造成掺杂剂在第一衬底层220或第二衬底层230中的每个中扩散和/或在第一衬底层220和第二衬底层230之间扩散。再者，当第一衬底层220变厚，第一衬底层220的厚度会变得较不均匀，而第一衬底层220的顶表面尤其会受厚度不均匀的影响。结果，第二衬底层230的顶表面也更容易受厚度不匀的影响，进而影响后续形成在第二衬底层230之上的存储器单元。此外，因为需要精准地控制沉积工艺中的参数，过薄的第一衬底层220或第二衬底层230很难用低压化学气相沉积形成。因此，第一衬底层220和第二衬底层230的理想厚度范围皆是约200纳米至约1000纳米。在一些实施例中，第一衬底层220和第二衬底层230的总厚度约为300纳米。
利用所公开的方法形成第一衬底层220和第二衬底层230，可以在第一衬底层220和第二衬底层230中的每个中形成改善的掺杂轮廓。通过控制第一衬底层220和第二衬底层230的掺杂浓度和厚度，掺杂剂扩散(例如沿着z轴)的现象可以被减少/抑制，并且在第二衬底层230顶表面的掺杂浓度会变得更均匀，使得后续形成在第二衬底层230顶表面之上的结构(例如存储器单元、半导体沟道孔和栅极线沟槽)会有更均匀的导电性。通过控制第一衬底层220和第二衬底层230的厚度，可以为存储器单元的制作提供平坦/均匀得到改善的制作衬底，并且在第一衬底层220和第二衬底层230之间的掺杂剂扩散可以被抑制。所公开的方法可以让第一衬底层220具有更均匀的掺杂浓度，并且存储器单元可以有更均匀的临界电压。此外在第一衬底层220和控制电路210之间的掺杂剂扩散可以被减少/抑制，以降低第一衬底层220和控制电路210之间的泄漏电流，并改善控制电路210的电学稳定性。
图5示出了依据一些实施例的用来形成三维存储器组件的示例结构500。结构500可以包含控制电路210、形成在控制电路210之上的第一衬底层220、在第一衬底层220之上的第二衬底层230、在第二衬底层230之上的存储器单元电路240。存储器单元电路240接收由控制电路210传来的信号并且进行多种功能，例如读取、写入和/或擦除。在一些实施例中，结构500可以在第二衬底层230之上形成存储器单元电路240后，由结构400形成。
在一些实施例中，存储器单元电路240包含三维NAND存储器单元电路。如图5所示，存储器单元电路240可以包含：存储器堆叠241，其具有多个交替的导电层/电介质层；接触过孔242，其将栅极电极(例如导体)与位线导电连接；半导体沟道243；和在源极线掺杂区244中形成的源极线245。存储器单元电路240可以藉由金属接触过孔246导电连接到控制电路210。
存储器单元电路240(例如元件241-245)可利用各种适合的方式制作。举例而言，可以在第二衬底层230之上形成交替的电介质堆叠(例如材料层)。电介质堆叠可以包含交替的多个绝缘层(例如氧化硅层)和多个牺牲层(例如氮化硅层)。电介质堆叠的最上层和最下层是绝缘层。多个沟道孔形成在电介质堆叠中，任何适合的材料都可以用来填入沟道孔以形成半导体沟道。此外，盖层(capping layer)(例如包含适合的电介质材料，如氧化硅)可以形成在电介质堆叠和半导体沟道之上，盖层是用来避免后续形成的栅极电极和位线的泄漏电流，并且电介质堆叠可以被图案化(例如利用适合的图案化方式，如微影以及后续的蚀刻)以形成一个或多个沿着x轴延伸的垂直沟槽。这些垂直沟槽可以穿过电介质堆叠和盖层，分隔半导体沟道的阵列。可以利用例如离子植入来在垂直沟槽的底部(在第二衬底层230中)形成源极线掺杂区244。合适的电介质材料例如氧化硅可以沉积在垂直沟槽的侧壁上，以形成栅极线狭缝。此外，形成在栅极线狭缝的开口，并可以利用在栅极线狭缝的开口/中心填入适合的导电材料的方式来形成源极线245。在一些实施例中，源极线掺杂区244的掺杂剂类型和在第一衬底层220和第二衬底层230中的掺杂剂类型相反。在一些实施例中，源极线掺杂区244中的掺杂剂包含N型掺杂剂，例如磷、砷和/或锑。
在一些实施例中，形成半导体沟道包含在将其它材料填入沟道孔之前，先在沟道孔的底部形成外延衬底层247。外延衬底层247可以掺杂有与第一衬底层220和第二衬底层230的掺杂剂相比相同的掺杂剂类型(例如P型)的掺杂剂。在一些实施例中，栅极电介质层形成在沟道孔的侧壁上，并且半导体沟道层形成在栅极电介质层之上。在一些实施例中，盖层覆盖栅极电介质层。在另一些实施例中，沟道电介质层形成在沟道孔中，并且被半导体沟道围绕。在另一些实施例中，盖层覆盖栅极电介质层和沟道电介质层。
在一些实施例中，在源极线掺杂区244形成之后，移除在电介质堆叠中的牺牲层以形成水平沟槽。可以沉积适合的导电材料(例如钨)以填入水平沟槽以形成控制栅极电极。在形成控制栅极电极之后，可以在栅极线狭缝中形成源极线245。在一些实施例中，在沉积导电材料之前，在水平沟槽中沉积栅极电介质层。在一些实施例中，可以沉积例如氧化硅的电介质填充材料，以将存储器单元电路240中的部分绝缘。
在一些实施例中，多个位线可以形成在控制栅极电极之上。位线可以在垂直于x-z平面的方向延伸。在一些实施例中，多个接触过孔可以形成在控制栅极电极上。这些接触过孔可以穿过电介质填充材料，并且将控制栅极和位线导电连接，以传送控制栅极电极和位线之间的信号。
在一些实施例中，可以穿过存储器单元电路240的电介质填充材料、第二衬底层230、第一衬底层220和控制电路210中的电介质填充材料来形成金属接触过孔，以将存储器单元电路240和控制电路210导电连接。在一些实施例中，可以穿过存储器单元电路240、第二衬底层230、第一衬底层220和控制电路210的部分电介质填充材料来形成接触孔，并且适合的导电材料可以填入接触孔。接触孔可以采用任何适合的图案化工艺，例如微影工艺以及后续的蚀刻。在一些实施例中，蚀刻包含干蚀刻和/或湿蚀刻，导电材料可以包含任何适合的导电材料，例如铜、铝和/或钨。
利用所公开的方法和结构，第二衬底层230的掺杂浓度在第二衬底层230的顶表面处且沿着z轴的均匀度增加。当蚀刻第二衬底层230以形成例如源极线掺杂区244的结构时，因为在第二衬底层230的顶表面的掺杂浓度的均匀度增加，第二衬底层230的顶表面的暴露部分基本上具有相同/均匀的掺杂浓度。因此，在第二衬底层230之上在不同的位置处形成的源极线掺杂区244可以在第二衬底层230的基本上具有相同掺杂浓度的各部分之上形成。源自于制作误差所造成的蚀刻深度的变化可以因而使源极线掺杂区244的掺杂浓度的变化变小。此外，在源极线掺杂区244和第一衬底层220之间的掺杂剂扩散和中和的情况也会降低。
此外，在形成半导体沟道243时，在于沟道孔中沉积其它材料之前，可以在沟道孔的底部形成外延衬底层247。如前文所述，在第二衬底层230的顶表面处的掺杂浓度的均匀度增加。因为外延衬底层247形成在第二衬底层230的顶表面的被蚀刻部分之上，所以每个外延衬底层247的掺杂浓度基本上会相同。源自于制作误差所造成的蚀刻深度的变化因而使外延衬底层247的掺杂浓度的变化变小。因此，在外延衬底层247和第二衬底层230的掺杂剂之间扩散会造成半导体沟道243的基本上均匀的掺杂剂分布。所以与半导体沟道243相关联的各存储器单元的临界电压会基本上会相同。
在一些实施例中，使用所公开的方法来在控制电路210之上在复合衬底中形成多于二个衬底(例如掺杂衬底)。前述的多于二个衬底各自可以具有均匀的掺杂浓度和理想的厚度范围。在一些实施例中，各个衬底中的掺杂浓度沿着z-轴向后续形成的存储器单元电路的方向减少。衬底的特定个数、掺杂剂浓度和厚度范围可以随着不同的应用/实施例而改变，并且不被本发明的实施例所限制。
图6是依据一些实施例的一种用来形成三维存储器器件的示例方法600的图示。为了解释说明，在方法600中所示出的步骤是在第2-5图中的上下文中被描述的。在本公开内容的不同实施例中，方法600中的操作可以用不同的顺序和/或变化的顺序进行。
在操作601中，提供底部衬底。控制电路可以设置在底部衬底之上。底部衬底可以指基础衬底，其提供用于后续形成的顶部衬底和在顶部衬底之上的存储器单元的制作平台。在一些实施例中，底部衬底202包含任何适合用来形成三维存储器结构的材料，例如底部衬底可以包含硅(例如单晶硅、多晶硅或是非晶硅)、硅锗、碳化硅、硅覆绝缘(SOI)、锗覆绝缘、玻璃、氮化镓、砷化镓和/或其它适合的III-V族化合物。在一些实施例中，底部衬底202包含单晶硅。
在一些实施例中，控制电路控制后续形成的存储器单元和三维存储器器件的其它相关部分的操作。控制电路可以包含任何适合的电子组件，例如晶体管、接触过孔和金属互连。其它关于底部衬底和控制电路的详细说明请参阅关于图2的描述。
在操作602中，在底部衬底之上形成多个掺杂衬底。多个掺杂衬底各自可以具有基本上均匀的掺杂浓度。多个掺杂衬底可以相互堆叠以形成复合衬底。在一些实施例中，每个掺杂衬底是利用低压化学气相沉积以及图3和图4中的原位掺杂工艺形成。在一些实施例中，掺杂衬底的掺杂浓度沿着z-轴朝远离底部衬底的方向减少。在一些实施例中，每个掺杂衬底的厚度和复合衬底的总厚度被控制在理想的厚度范围以改善掺杂浓度的均匀度。在一些实施例中，每个掺杂衬底的掺杂浓度被控制在理想的范围，例如以抑制相邻的掺杂衬底之间的掺杂剂扩散并且确保每个掺杂衬底维持适合的掺杂剂类型。在一些实施例中，在控制电路之上形成第一衬底层并且在第一衬底层之上形成第二衬底层。第一衬底层的掺杂浓度是第二衬底层的掺杂浓度的约50倍至约200倍。在一些实施例中，第一衬底层的掺杂浓度是约1E18 atoms/cm3至约2E18 atoms/cm3，第二掺杂层的掺杂浓度是约1E16 atoms/cm3至约3E16 atoms/cm3。在一些实施例中，第一衬底层和第二衬底层的总厚度范围是约200纳米至约1000纳米。其它关于形成掺杂衬底的详细说明请参阅关于图3和图4的描述。
在一些实施例中，层间电介质层(例如钝化层)可以形成在控制电路和复合衬底之间。层间电介质层可以使控制电路和复合衬底之间绝缘，因此可以减少/避免由复合衬底至控制电路的掺杂剂扩散。在某些实施例中，层间电介质层的厚度和在控制电路与后续形成的存储器单元电路之间的寄生电容相关，并且可以被控制在理想的厚度范围。在一些实施例中，层间电介质层的厚度是在约100纳米至约1000纳米的范围内。在一些实施例中，层间电介质层可以包含氧化硅并且使用低压化学气相沉积形成。
在一些实施例中，复合衬底中的掺杂衬底和层间电介质层可以在相同的反应腔室(例如炉管)中利用低压化学气相沉积形成。在一些实施例中，层间电介质层可以在相同的温度范围例如约摄氏300度至约摄氏400度形成。在一些实施例中，层间电介质层可以在基本上相同的温度例如约摄氏385度形成。此外，可以改变腔室温度以形成在复合衬底中的掺杂衬底。在一些实施例中，第一衬底层和第二衬底层可以在相同温度形成，例如约摄氏500度至约摄氏550度。在一些实施例中，第一衬底层和第二衬底层可以在基本上相同的温度形成，例如约摄氏532度。利用所公开的沉积方法，不同的材料层可以在相同的腔室中顺序形成，因此所形成的结构较不易被污染，制作工艺也被简化并且所形成的膜(film)会具有改善的质量。
在操作603中，在多个掺杂衬底之上形成存储器单元电路，并且控制电路被导电连接到存储器单元电路。存储器单元电路接收由控制电路传来的信号并且执行多种功能，例如读取、写入以及/或擦除。在一些实施例中，存储器单元电路包含三维NAND存储器单元电路。举例而言，存储器单元电路240可以包含：存储器堆叠，其具有多个交替的导电层/电介质层；接触过孔，其将栅极电极(例如导体)与位线导电连接；半导体沟道；和由源极线掺杂区所形成的源极线。存储器单元电路可利用各种适合的方法来形成。在一些实施例，存储器单元电路在随后籍由金属接触过孔被导电连接到控制电路。金属接触过孔可以利用任何适合的方法来形成，例如将存储器单元电路图案化以形成穿过存储器单元电路、复合衬底和控制单元的接触孔。适合的导电金属填入接触孔以形成金属接触过孔。其它关于形成存储器单元电路的详细说明请参阅关于图5的描述。
本公开内容描述一种具有PUC配置的三维存储器器件。在所公开的存储器器件上，存储器单元被布置在控制电路之上，并且在控制电路和存储器单元之间的顶部衬底(例如也被称为复合衬底)可以利用低压化学气相沉积来形成并且籍由原位掺杂被进行掺杂。因此，第一衬底层的掺杂浓度和第二衬底层的掺杂浓度的均匀度得到改善，并且相较于传统离子植入工艺，可降低顶表面上的缺陷/损坏。从而，第二衬底层和形成在第二衬底层的顶表面上的结构之间的电连接可以变得更均匀，此外存储器单元也可以有更均匀的临界电压。同时，可以控制第一衬底层和第二衬底基的厚度，使得可以抑制掺杂剂扩散并且可以控制在控制电路和存储器单元之间的寄生电容。此外，在后续形成的位于存储器电路和控制电路之间的金属接触过孔之高宽比也会充分地降低。因此金属接触过孔更容易来形成。利用所公开的制作方法和结构，可以提升器件性能。
在一些实施例中，一种方法包含提供底部衬底和在底部衬底之上形成多个掺杂层。多个掺杂层具有在厚度范围内的总厚度，使得多个掺杂层的顶表面基本上为平坦的，并且多个掺杂层的每个掺杂层的掺杂浓度沿着基本上垂直多个掺杂层的顶表面的方向基本上是均匀的。
在一些实施例中，一种方法包含：提供底部衬底，底部衬底包含控制电路；在底部衬底之上形成多个掺杂层；以及在多个掺杂层之上形成存储器单元电路。在一些实施例中，本方法还包含将控制电路和存储器单元电路导电连接。多个掺杂层具有在厚度范围内的总厚度，使得多个掺杂层的顶表面基本上是平坦的，并且多个掺杂层的每个掺杂层中的掺杂浓度沿着基本上垂直多个掺杂层的顶表面的方向基本上是均匀的。
在一些实施例中，一种三维存储器包含：底部衬底、在底部衬底之上的控制电路、以及在底部衬底之上的多个掺杂层。存储器还包含：在多个掺杂层之上的存储器单元电路；以及将控制电路和存储器单元电路导电连接的金属接触过孔。多个掺杂层具有在厚度范围内的总厚度，使得多个掺杂层的顶表面基本上是平坦的，并且多个掺杂层的每个掺杂层中的掺杂浓度沿着基本上垂直多个掺杂层的顶表面的方向基本上是均匀的。
以上对具体实施例的描述将充分揭示本公开内容的一般性质，其它人可以通过应用相关领域技术范围内的知识，轻易地将特定实施例调整及/或修改于各种应用，而无需过度实验与背离本公开内容的一般概念。因此，基于这里给出的教导及指导，这样的修改及调整仍应属于本公开内容的实施例的均等意涵及范围内。应该理解的是，本文中的措辞或术语是为了描述的目的而非限制的目的，使得本说明书的术语或措辞将由相关领域技术人员根据教导及指导来解释。
本公开内容的实施例已借助于功能构建块来描述，该功能构建块示出了特定功能及其关系的实现。为了描述的方便，这些功能构建块的边界在本文中是被任意的定义，在适当地实现所指定的功能及关系时，可以定义出替代边界。
发明内容及摘要部分可以阐述出发明人所设想的本公开内容的一个或多个的示范性实施例，但并非全部的示范性实施例，并且因此不旨在以任何方式限制本公开内容及所附权利要求范围。
本公开内容的广度及范围不应受上述任何示范性实施例所限制，而应仅根据以下权利要求及其均等物来限定。

Claims (35)

1.一种用于形成存储器中的衬底的方法，包含：
提供底部衬底；以及
在所述底部衬底之上形成多个掺杂层，其中：
所述多个掺杂层具有在厚度范围内的总厚度，使得所述多个掺杂层的顶表面基本上是平坦的，并且所述多个掺杂层中的每个掺杂层的掺杂浓度沿着基本上垂直所述多个掺杂层的所述顶表面的方向基本上是均匀的，
其中，形成所述多个掺杂层包含：直接在所述衬底之上形成具有第一掺杂剂极性的第一掺杂层，以及直接在所述第一掺杂层之上形成具有所述第一掺杂剂极性的第二掺杂层，以及直接在所述第二掺杂层之上形成具有所述第一掺杂剂极性的一个或多个后续掺杂层，以及其中，所述第一掺杂层的掺杂浓度大于所述第二掺杂层的掺杂浓度，并且其中，所述第一掺杂层的所述掺杂浓度是所述第二掺杂层的所述掺杂浓度的约50倍至约200倍，并且其中，所述多个掺杂层中的每个掺杂层的掺杂浓度沿着基本上垂直所述顶表面的方向来向后续形成的存储器单元电路的方向减少。
2.根据权利要求1所述的方法，其中，所述第一掺杂层的所述掺杂浓度是在约1E18atoms/cm3至约2E18 atoms/cm3的范围内，以及所述第二掺杂层的所述掺杂浓度是在约1E16atoms/cm3至约3E16 atoms/cm3的范围内。
3.根据权利要求1所述的方法，其中，所述厚度范围是约200纳米至约1000纳米。
4.根据权利要求1所述的方法，其中，形成所述多个掺杂层中的至少一个掺杂层包含原位掺杂。
5.根据权利要求4所述的方法，其中，所述形成所述多个掺杂层中的所述至少一个掺杂层包含低压化学气相沉积(LPCVD)。
6.根据权利要求5所述的方法，其中，所述形成所述多个掺杂层中的所述至少一个掺杂层包含LPCVD和原位掺杂。
7.根据权利要求6所述的方法，其中，所述多个掺杂层包含第一掺杂层和第二掺杂层，以及其中，所述第一掺杂层是藉由第一LPCVD和第一原位掺杂形成的，并且所述第二掺杂层是藉由第二LPCVD和第二原位掺杂形成的。
8.根据权利要求7所述的方法，其中，所述第一掺杂层包含第一硼掺杂硅层，以及所述第二掺杂层包含第二硼掺杂硅层。
9.根据权利要求8所述的方法，其中：
所述第一LPCVD和所述第一原位掺杂包含提供第一反应气体以形成第一硅层以及提供第一掺杂剂源气体以原位掺杂所述第一硅层，以及形成所述第一硼掺杂硅层，其中，所述第一反应气体包含SiH4，以及所述第一掺杂剂源气体包含B2H6；以及
所述第二LPCVD和所述第二原位掺杂包含提供第二反应气体以形成第二硅层以及提供第二掺杂剂源气体以原位掺杂所述第二硅层，以及形成所述第二硼掺杂硅层，其中，所述第二反应气体包含Si2H6，以及所述第二掺杂剂源气体包含B2H6。
10.根据权利要求9所述的方法，其中：
在所述第一LPCVD和所述第一原位掺杂中，提供所述第一掺杂剂源气体包含：提供包含B2H6的第一初始掺杂剂源气体；提供第一稀释源气体以稀释所述第一初始掺杂剂源气体，其中，所述第一稀释源气体和所述第一初始掺杂剂源气体的体积比是在约20:1至约50:1的范围中的，所述第一稀释源气体包含N2；以及
在所述第二LPCVD和所述第二原位掺杂中，提供所述第二掺杂剂源气体包含：提供包含B2H6的第二初始掺杂剂源气体；提供第二稀释源气体以稀释所述第一初始掺杂剂源气体，其中，所述第二稀释源气体和所述第二初始掺杂剂源气体的体积比是在约500:1至约1000:1的范围中的，所述第二稀释源气体包含N2。
11.根据权利要求10所述的方法，其中：
所述第一初始掺杂剂源气体包含第一本征掺杂剂源气体和第一本征稀释源气体，所述第一本征掺杂剂源气体包含B2H6，所述第一本征稀释源气体包含N2，所述第一本征稀释源气体和所述第一初始掺杂剂源气体的摩尔比率是约8％至约1.5％；以及
所述第二初始掺杂剂源气体包含第二本征掺杂剂源气体和第二本征稀释源气体，所述第二本征掺杂剂源气体包含B2H6，所述第二本征稀释源气体包含N2，所述第二本征稀释源气体和所述第二初始掺杂剂源气体的摩尔比率是约8％至约1.5％。
12.根据权利要求11所述的方法，其中：
在所述第一LPCVD和所述第一原位掺杂中，所述第一掺杂剂源气体具有约300标准毫升/分钟(sccm)至约500sccm的流速，所述第一反应气体具有约30sccm至约100sccm的流速，腔室压力是约300mTorr至约500mTorr，反应温度是约摄氏500度至约摄氏550度；以及
在所述第二LPCVD和所述第二原位掺杂中，所述第二掺杂剂源气体具有约2000sccm至约3000sccm的流速，所述第二反应气体具有约10sccm至约300sccm的流速，腔室压力是约300mTorr至约500mTorr，反应温度是约摄氏500度至约摄氏550度。
13.一种用于形成三维存储器的方法，包含：
提供底部衬底，所述底部衬底包含控制电路；
在所述底部衬底之上形成多个掺杂层；
在所述多个掺杂层之上形成存储器单元电路；以及
将所述控制电路与所述存储器单元电路导电连接，其中：
所述多个掺杂层具有在厚度范围内的总厚度，使得所述多个掺杂层的顶表面基本上是平坦的，并且所述多个掺杂层中的每个掺杂层中的掺杂浓度沿着基本上垂直所述多个掺杂层的所述顶表面的方向基本上是均匀的，
其中，所述多个掺杂层包含：直接在所述衬底之上形成的具有第一掺杂剂极性的第一掺杂层，以及直接在所述第一掺杂层之上形成的具有所述第一掺杂剂极性的第二掺杂层，以及直接在所述第二掺杂层之上形成具有所述第一掺杂剂极性的一个或多个后续掺杂层，以及其中，所述第一掺杂层的掺杂浓度大于所述第二掺杂层的掺杂浓度，并且其中，所述第一掺杂层的所述掺杂浓度是所述第二掺杂层的所述掺杂浓度的约50倍至约200倍，并且其中，所述多个掺杂层中的每个掺杂层的掺杂浓度沿着基本上垂直所述顶表面的方向来向后续形成的所述存储器单元电路的方向减少。
14.根据权利要求13所述的方法，其中，所述第一掺杂层的所述掺杂浓度是在约1E18atoms/cm3至约2E18 atoms/cm3的范围内，以及所述第二掺杂层的所述掺杂浓度是在约1E16atoms/cm3至约3E16 atoms/cm3的范围内。
15.根据权利要求13所述的方法，其中，所述厚度范围是约200纳米至约1000纳米。
16.根据权利要求13所述的方法，其中，形成所述多个掺杂层中的至少一个掺杂层包含原位掺杂和低压化学气相沉积(LPCVD)中的至少一者。
17.根据权利要求16所述的方法，其中，所述形成所述多个掺杂层中的所述至少一个掺杂层包含LPCVD和原位掺杂。
18.根据权利要求13所述的方法，其中，所述多个掺杂层包含第一掺杂层和第二掺杂层，以及其中，所述第一掺杂层是藉由第一LPCVD和第一原位掺杂形成的，并且所述第二掺杂层是藉由第二LPCVD和第二原位掺杂形成的。
19.根据权利要求18所述的方法，其中，所述第一掺杂层包含第一硼掺杂硅层，以及所述第二掺杂层包含第二硼掺杂硅层。
20.根据权利要求19所述的方法，其中：
所述第一LPCVD和所述第一原位掺杂包含提供第一反应气体以形成第一硅层以及提供第一掺杂剂源气体以原位掺杂所述第一硅层，以及形成所述第一硼掺杂硅层，其中，所述第一反应气体包含SiH4，以及所述第一掺杂剂源气体包含B2H6；以及
所述第二LPCVD和所述第二原位掺杂包含提供第二反应气体以形成第二硅层以及提供第二掺杂剂源气体以原位掺杂所述第二硅层，以及形成所述第二硼掺杂硅层，其中，所述第二反应气体包含Si2H6，以及所述第二掺杂剂源气体包含B2H6。
21.根据权利要求20所述的方法，其中：
在所述第一LPCVD和所述第一原位掺杂中，提供所述第一掺杂剂源气体包含：提供包含B2H6的第一初始掺杂剂源气体；提供第一稀释源气体以稀释所述第一初始掺杂剂源气体，其中，所述第一稀释源气体和所述第一初始掺杂剂源气体的体积比是在约20:1至约50:1的范围中的，所述第一稀释源气体包含N2；以及
在所述第二LPCVD和所述第二原位掺杂中，提供所述第二掺杂剂源气体包含：提供包含B2H6的第二初始掺杂剂源气体；提供第二稀释源气体以稀释所述第一初始掺杂剂源气体，其中，所述第二稀释源气体和所述第二初始掺杂剂源气体的体积比是在约500:1至约1000:1的范围中的，所述第二稀释源气体包含N2。
22.根据权利要求21所述的方法，其中：
所述第一初始掺杂剂源气体包含第一本征掺杂剂源气体和第一本征稀释源气体，所述第一本征掺杂剂源气体包含B2H6，所述第一本征稀释源气体包含N2，所述第一本征稀释源气体和所述第一初始掺杂剂源气体的摩尔比率是约8％至约1.5％；以及
所述第二初始掺杂剂源气体包含第二本征掺杂剂源气体和第二本征稀释源气体，所述第二本征掺杂剂源气体包含B2H6，所述第二本征稀释源气体包含N2，所述第二本征稀释源气体和所述第二初始掺杂剂源气体的摩尔比率是约8％至约1.5％。
23.根据权利要求22所述的方法，其中：
在所述第一LPCVD和所述第一原位掺杂中，所述第一掺杂剂源气体具有约300标准毫升/分钟(sccm)至约500sccm的流速，所述第一反应气体具有约30sccm至约100sccm的流速，腔室压力是约300mTorr至约500mTorr，并且反应温度是约摄氏500度至约摄氏550度；以及
在所述第二LPCVD和所述第二原位掺杂中，所述第二掺杂剂源气体具有约2000sccm至约3000sccm的流速，所述第二反应气体具有约10sccm至约300sccm的流速，腔室压力是约300mTorr至约500mTorr，反应温度是约摄氏500度至约摄氏550度。
24.根据权利要求13所述的方法，其中，所述存储器单元电路的类型与所述多个掺杂层中的每个掺杂层的掺杂剂极性相反。
25.根据权利要求24所述的方法，其中，所述存储器单元电路包含三维NAND存储器单元电路。
26.根据权利要求13所述的方法，其中，形成所述存储器单元电路包含：
在所述多个掺杂层之上形成栅极电极的堆叠；
形成穿过所述堆叠的多个沟道孔，所述多个沟道孔中的每个沟道孔的底部端部分基本上是在所述多个掺杂层中的顶部部分的；
在所述多个沟道孔中的所述每个沟道孔的所述底部端部分处形成外延沟道部分；
基于所述多个沟道孔来形成多个半导体沟道；
在所述多个掺杂层中的所述顶部部分中形成多个源极线掺杂区；
在所述多个源极线掺杂区之上形成多个源极线；以及
在所述栅极电极之上形成多个接触过孔。
27.根据权利要求26所述的方法，其中，形成所述栅极电极的堆叠包含：
在所述多个掺杂层之上提供电介质层，所述电介质层包含绝缘层和牺牲层的交替堆叠；
移除所述牺牲层以形成多个水平沟槽；以及
在所述水平沟槽中形成所述栅极电极的堆叠。
28.根据权利要求27所述的方法，其中，所述多个半导体沟道下的掺杂剂浓度基本上是相同的，以及与所述多个源极线掺杂区相邻的掺杂剂浓度基本上是相同的。
29.根据权利要求13所述的方法，其中，将所述控制电路和所述存储器单元电路导电连接包含：形成连接所述控制电路和所述存储器单元电路的金属接触过孔，所述金属接触过孔是穿过所述存储器单元电路、所述多个掺杂层和所述控制电路的。
30.根据权利要求13所述的方法，其中，在所述底部衬底之上的电介质层具有约100纳米至约1000纳米的厚度范围。
31.一种三维存储器，包含：
底部衬底；
在所述底部衬底之上的控制电路；
在所述底部衬底之上的多个掺杂层；
在所述多个掺杂层之上的存储器单元电路；以及
金属接触过孔，其将所述控制电路和所述存储器单元电路导电连接，其中：
所述多个掺杂层具有在厚度范围内的总厚度，使得所述多个掺杂层的顶表面基本上是平坦的，并且所述多个掺杂层中的每个掺杂层的掺杂浓度沿着基本上垂直所述多个掺杂层的所述顶表面的方向基本上是均匀的，
其中，所述多个掺杂层包含：直接在所述衬底之上形成的具有第一掺杂剂极性的第一掺杂层，以及直接在所述第一掺杂层之上形成的具有所述第一掺杂剂极性的第二掺杂层，以及直接在所述第二掺杂层之上形成具有所述第一掺杂剂极性的一个或多个后续掺杂层，以及其中，所述第一掺杂层的掺杂浓度大于所述第二掺杂层的掺杂浓度，并且其中，所述第一掺杂层的所述掺杂浓度是所述第二掺杂层的所述掺杂浓度的约50倍至约200倍，并且其中，所述多个掺杂层中的每个掺杂层的掺杂浓度沿着基本上垂直所述顶表面的方向来向后续形成的存储器单元电路的方向减少。
32.根据权利要求31所述的存储器，其中，所述第一掺杂层的所述掺杂浓度是在约1E18atoms/cm3至约2E18 atoms/cm3的范围内，以及所述第二掺杂层的所述掺杂浓度是在约1E16atoms/cm3至约3E16 atoms/cm3的范围内。
33.根据权利要求31所述的存储器，其中，所述厚度范围是约200纳米至约1000纳米。
34.根据权利要求33所述的存储器，其中，所述总厚度是约300纳米。
35.根据权利要求31所述的存储器，其中，在所述底部衬底之上的电介质层具有约100纳米至约1000纳米的厚度范围。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018117102A (ja) * 2017-01-20 2018-07-26 ソニーセミコンダクタソリューションズ株式会社 半導体装置
CN106876401B (zh) * 2017-03-07 2018-10-30 长江存储科技有限责任公司 存储器件的形成方法
US10651087B2 (en) 2017-08-31 2020-05-12 Yangtze Memory Technologies Co., Ltd. Method for forming three-dimensional integrated wiring structure and semiconductor structure thereof
US10607887B2 (en) 2017-08-31 2020-03-31 Yangtze Memory Technologies Co., Ltd. Method for forming three-dimensional integrated wiring structure and semiconductor structure thereof
WO2019042250A1 (zh) * 2017-08-31 2019-03-07 长江存储科技有限责任公司 存储器结构及其形成方法
CN109417077B (zh) * 2018-09-10 2019-10-18 长江存储科技有限责任公司 使用梳状路由结构以减少金属线装载的存储器件
KR102480631B1 (ko) * 2018-10-01 2022-12-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN110896669B (zh) 2018-12-18 2021-01-26 长江存储科技有限责任公司 多堆叠三维存储器件以及其形成方法
CN109768050B (zh) * 2018-12-18 2020-11-17 长江存储科技有限责任公司 三维存储器及其制备方法
CN110914991B (zh) * 2018-12-18 2021-04-27 长江存储科技有限责任公司 具有转移的互连层的三维存储器件以及其形成方法
CN110896668B (zh) 2018-12-18 2021-07-20 长江存储科技有限责任公司 多堆栈三维存储器件以及其形成方法
KR102658194B1 (ko) * 2018-12-21 2024-04-18 삼성전자주식회사 반도체 장치
WO2020198944A1 (en) * 2019-03-29 2020-10-08 Yangtze Memory Technologies Co., Ltd. Memory stacks having silicon nitride gate-to-gate dielectric layers and methods for forming the same
KR20210137533A (ko) * 2019-04-12 2021-11-17 양쯔 메모리 테크놀로지스 씨오., 엘티디. 증착된 반도체 플러그들을 갖는 3차원 메모리 디바이스 및 이를 형성하기 위한 방법들
KR20200140139A (ko) 2019-06-05 2020-12-15 삼성전자주식회사 비휘발성 메모리 장치
US11355194B2 (en) 2019-06-05 2022-06-07 Samsung Electronics Co., Ltd. Non-volatile memory device
US11875855B2 (en) 2019-06-05 2024-01-16 Samsung Electronics Co., Ltd. Non-volatile memory device including signal lines arranged at the same level as a common source line and a gate arranged at the same level as a ground selection line
CN110494979B (zh) 2019-06-27 2021-01-29 长江存储科技有限责任公司 新型3d nand存储器件及形成其的方法
CN110892528A (zh) * 2019-10-12 2020-03-17 长江存储科技有限责任公司 半导体器件及其制作方法
US10879266B1 (en) 2020-01-16 2020-12-29 Macronix International Co., Ltd. Semiconductor device and operating method thereof
JP7459136B2 (ja) 2020-01-28 2024-04-01 長江存儲科技有限責任公司 三次元メモリデバイス、および三次元メモリデバイスを形成するための方法
CN111316442B (zh) * 2020-01-28 2021-05-14 长江存储科技有限责任公司 三维存储器件及用于形成三维存储器件的方法
US11545456B2 (en) * 2020-08-13 2023-01-03 Micron Technology, Inc. Microelectronic devices, electronic systems having a memory array region and a control logic region, and methods of forming microelectronic devices
CN116322056A (zh) * 2021-04-30 2023-06-23 长江存储科技有限责任公司 三维存储器及制造三维存储器的方法
KR20230158725A (ko) * 2022-05-12 2023-11-21 삼성전자주식회사 반도체 메모리 장치, 그의 제조 방법 및 그를 포함하는 전자 시스템
CN116613055B (zh) * 2023-07-18 2024-02-02 粤芯半导体技术股份有限公司 掺杂多晶硅薄膜的形成方法及其表面缺陷去除方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6050061B2 (ja) * 1981-01-13 1985-11-06 日本電気株式会社 半導体装置とその製造方法
KR100269289B1 (ko) * 1997-02-19 2000-10-16 윤종용 실리콘막의결정화방법
US20030049372A1 (en) * 1997-08-11 2003-03-13 Cook Robert C. High rate deposition at low pressures in a small batch reactor
US6410090B1 (en) * 1998-09-29 2002-06-25 Applied Materials, Inc. Method and apparatus for forming insitu boron doped polycrystalline and amorphous silicon films
JP2000124144A (ja) 1998-10-21 2000-04-28 Hitachi Ltd 半導体集積回路装置の製造方法、ならびに半導体ウエハおよびその製造方法
KR100530420B1 (ko) * 2003-07-11 2005-11-22 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
CN101167180A (zh) * 2005-04-27 2008-04-23 斯班逊有限公司 半导体装置及其制造方法
CN101826525B (zh) * 2009-03-06 2011-10-05 宜扬科技股份有限公司 具有双重离子注入的nor型闪存结构及其制造方法
KR101688614B1 (ko) * 2010-03-04 2016-12-22 삼성전자주식회사 트랜지스터
KR101176900B1 (ko) * 2010-09-06 2012-08-30 주식회사 유진테크 반도체 소자의 제조 방법
EP2597674B1 (en) * 2010-11-08 2017-03-29 Imec Method for producing a floating gate memory structure
JP5670704B2 (ja) * 2010-11-10 2015-02-18 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101916222B1 (ko) * 2011-04-29 2018-11-08 삼성전자 주식회사 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20140028969A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9425191B2 (en) * 2013-08-13 2016-08-23 Macronix International Co., Ltd. Memory device and manufacturing method of the same
CN104425226B (zh) * 2013-08-20 2017-12-29 中芯国际集成电路制造(上海)有限公司 浮栅及其形成方法、闪存单元及其形成方法
CN104465523B (zh) * 2013-09-24 2017-08-25 中芯国际集成电路制造(北京)有限公司 闪存存储器的制造方法
KR102161781B1 (ko) * 2014-02-03 2020-10-05 삼성전자주식회사 수직형 메모리 장치
KR102307487B1 (ko) * 2014-06-23 2021-10-05 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR20160029236A (ko) * 2014-09-04 2016-03-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102310511B1 (ko) * 2014-12-19 2021-10-08 삼성전자주식회사 반도체 소자 및 그 형성 방법
US9773733B2 (en) * 2015-03-26 2017-09-26 Mie Fujitsu Semiconductor Limited Semiconductor device
KR20160124294A (ko) * 2015-04-16 2016-10-27 삼성전자주식회사 주변 영역 상에 적층된 셀 영역을 갖는 반도체 소자 및 그의 제조방법
KR102437779B1 (ko) * 2015-08-11 2022-08-30 삼성전자주식회사 3차원 반도체 메모리 장치
KR20170027561A (ko) * 2015-09-02 2017-03-10 에스케이하이닉스 주식회사 반도체 장치
US9419013B1 (en) * 2015-10-08 2016-08-16 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
CN105261617B (zh) * 2015-10-28 2018-03-30 中国科学院微电子研究所 三维半导体器件及其制造方法
KR102452826B1 (ko) * 2015-11-10 2022-10-12 삼성전자주식회사 메모리 장치
JP2018041907A (ja) * 2016-09-09 2018-03-15 東芝メモリ株式会社 半導体装置及びその製造方法
CN106876401B (zh) * 2017-03-07 2018-10-30 长江存储科技有限责任公司 存储器件的形成方法

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