KR20230158725A - 반도체 메모리 장치, 그의 제조 방법 및 그를 포함하는 전자 시스템 - Google Patents
반도체 메모리 장치, 그의 제조 방법 및 그를 포함하는 전자 시스템 Download PDFInfo
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Abstract
소거 제어 성능이 향상된 반도체 메모리 장치, 그의 제조 방법 및 그를 포함하는 전자 시스템이 제공된다. 반도체 메모리 장치는, 주변 회로 구조체, 및 주변 회로 구조체 상에 적층되는 셀 구조체를 포함하되, 셀 구조체는, 주변 회로 구조체와 대향하는 제1 면 및 제1 면과 반대되는 제2 면을 포함하며, 제1 도전형을 갖는 셀 기판과, 셀 기판의 제1 면 상에 차례로 적층되는 복수의 게이트 전극들과, 복수의 게이트 전극들과 교차하며, 셀 기판과 접속되는 채널 구조체와, 제2 면에 인접하는 셀 기판 내에, 제1 도전형과 다른 제2 도전형을 갖는 제1 불순물 영역과, 제1 불순물 영역으로부터 이격되는 셀 기판 내에, 셀 기판보다 높은 불순물 농도로 제1 도전형을 갖는 제2 불순물 영역을 포함한다.
Description
본 발명은 반도체 메모리 장치, 그의 제조 방법 및 그를 포함하는 전자 시스템에 관한 것이다. 보다 구체적으로, 본 발명은 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 메모리 장치, 그의 제조 방법 및 그를 포함하는 전자 시스템에 관한 것이다.
전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 메모리 장치가 요구됨에 따라, 반도체 메모리 장치의 데이터 저장 용량을 증가시킬 수 있는 방안들이 연구되고 있다. 반도체 메모리 장치의 데이터 저장 용량을 증가시키기 위한 방안 중 하나로서, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 메모리 장치가 제안되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 소거 제어 성능이 향상된 반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 소거 제어 성능이 향상된 반도체 메모리 장치를 포함하는 전자 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 소거 제어 성능이 향상된 반도체 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 메모리 장치는, 주변 회로 구조체, 및 주변 회로 구조체 상에 적층되는 셀 구조체를 포함하되, 셀 구조체는, 주변 회로 구조체와 대향하는 제1 면 및 제1 면과 반대되는 제2 면을 포함하며, 제1 도전형을 갖는 셀 기판과, 셀 기판의 제1 면 상에 차례로 적층되는 복수의 게이트 전극들과, 복수의 게이트 전극들과 교차하며, 셀 기판과 접속되는 채널 구조체와, 제2 면에 인접하는 셀 기판 내에, 제1 도전형과 다른 제2 도전형을 갖는 제1 불순물 영역과, 제1 불순물 영역으로부터 이격되는 셀 기판 내에, 셀 기판보다 높은 불순물 농도로 제1 도전형을 갖는 제2 불순물 영역을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 메모리 장치는, 주변 회로 구조체 및 주변 회로 구조체 상에 적층되는 셀 구조체를 포함하는 반도체 메모리 장치로, 주변 회로 구조체는, 주변 회로 기판, 주변 회로 기판 상의 주변 회로 소자, 및 주변 회로 소자와 전기적으로 연결되는 주변 회로 배선 구조체를 포함하고, 셀 구조체는, 주변 회로 구조체와 대향하는 제1 면 및 제1 면과 반대되는 제2 면을 포함하는, P형의 셀 기판, 셀 기판의 제1 면 상에, 차례로 적층되는 복수의 게이트 전극들을 포함하는 몰드 구조체, 셀 기판의 제1 면과 교차하는 수직 방향으로 각각 연장되어 몰드 구조체를 관통하며, 셀 기판과 각각 접속되는 복수의 채널 구조체들, 주변 회로 구조체와 몰드 구조체 사이에, 채널 구조체와 접속되는 비트 라인, 몰드 구조체 상에, 복수의 게이트 전극들과 접속되는 복수의 게이트 컨택들, 비트 라인 및 복수의 게이트 컨택들과 전기적으로 연결되며, 주변 회로 배선 구조체 상에 본딩되는 셀 배선 구조체, 제2 면에 인접하는 셀 기판 내에, 수직 방향에서 복수의 채널 구조체들과 중첩하는, N형의 제1 불순물 영역, 및 셀 기판 내에, 평면적 관점에서 제1 불순물 영역의 적어도 일부를 둘러싸며, 셀 기판보다 높은 불순물 농도를 갖는, P형의 제2 불순물 영역을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 전자 시스템은, 메인 기판, 메인 기판 상에, 주변 회로 구조체 및 주변 회로 구조체 상에 적층되는 셀 구조체를 포함하는 반도체 메모리 장치, 및 메인 기판 상에, 반도체 메모리 장치와 전기적으로 연결되는 컨트롤러를 포함하되, 셀 구조체는, 주변 회로 구조체와 대향하는 제1 면 및 제1 면과 반대되는 제2 면을 포함하며, 제1 도전형을 갖는 셀 기판과, 셀 기판의 제1 면 상에 차례로 적층되는 복수의 게이트 전극들과, 복수의 게이트 전극들과 교차하며, 셀 기판과 접속되는 채널 구조체와, 제2 면에 인접하는 셀 기판 내에, 제1 도전형과 다른 제2 도전형을 갖는 제1 불순물 영역과, 제1 불순물 영역으로부터 이격되는 셀 기판 내에, 셀 기판보다 높은 불순물 농도로 제1 도전형을 갖는 제2 불순물 영역을 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법은, 서로 반대되는 제1 면 및 제2 면을 포함하며, 제1 도전형을 갖는 셀 기판을 제공하고, 셀 기판의 제1 면 상에, 차례로 적층되는 복수의 게이트 전극들을 포함하는 몰드 구조체를 형성하고, 복수의 게이트 전극들과 교차하며, 셀 기판과 접속되는 채널 구조체를 형성하고, 몰드 구조체 상에, 셀 배선 구조체를 형성하고, 주변 회로 구조체 상에 셀 배선 구조체를 본딩하고, 제2 면에 인접하는 셀 기판 내에, 제1 도전형과 다른 제2 도전형을 갖는 제1 불순물 영역을 형성하고, 제1 불순물 영역으로부터 이격되는 셀 기판 내에, 셀 기판보다 높은 불순물 농도로 제1 도전형을 갖는 제2 불순물 영역을 형성하는 것을 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법은, 베이스 기판 상에, 차례로 적층되는 복수의 게이트 전극들을 포함하는 몰드 구조체를 형성하고, 복수의 게이트 전극들과 교차하며, 베이스 기판과 접속되는 채널 구조체를 형성하고, 베이스 기판의 적어도 일부를 제거하여 채널 구조체의 일단을 노출시키고, 채널 구조체의 일단과 접속되며 제1 도전형을 갖는 셀 기판을 형성하되, 셀 기판은 몰드 구조체가 배치되는 제1 면 및 제1 면과 반대되는 제2 면을 포함하고, 셀 기판의 제2 면에 대한 제1 이온 주입 공정을 수행하여, 제2 면에 인접하는 셀 기판 내에 제1 도전형과 다른 제2 도전형을 갖는 제1 불순물 영역을 형성하고, 셀 기판의 제2 면에 대한 제2 이온 주입 공정을 수행하여, 제2 면에 인접하는 셀 기판 내에 셀 기판보다 높은 불순물 농도로 제1 도전형을 갖는 제2 불순물 영역을 형성하고, 셀 기판의 제2 면에 대한 레이저 어닐링 공정을 수행하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 블록도이다.
도 2는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 회로도이다.
도 3은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 4는 도 3의 A-A를 따라 절단한 단면도이다.
도 5는 도 4의 R1 영역을 설명하기 위한 확대도이다.
도 6은 도 3 내지 도 5의 반도체 메모리 장치의 제1 불순물 영역 및 제2 불순물 영역을 설명하기 위한 개략적인 레이아웃도이다.
도 7은 몇몇 실시예에 따른 반도체 메모리 장치의 읽기(read) 동작을 설명하기 위한 도면이다.
도 8은 몇몇 실시예에 따른 반도체 메모리 장치의 소거(erase) 동작을 설명하기 위한 도면이다.
도 9는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 다른 확대도이다.
도 10은 도 9의 반도체 메모리 장치의 제1 불순물 영역 및 제2 불순물 영역을 설명하기 위한 개략적인 레이아웃도이다.
도 11은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 다른 단면도이다.
도 12는 도 11의 반도체 메모리 장치의 제1 불순물 영역 및 제2 불순물 영역을 설명하기 위한 개략적인 레이아웃도이다.
도 13은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 다른 단면도이다.
도 14는 도 13의 반도체 메모리 장치의 제1 불순물 영역 및 제2 불순물 영역을 설명하기 위한 개략적인 레이아웃도이다.
도 15는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 다른 단면도이다.
도 16은 도 15의 반도체 메모리 장치의 제1 불순물 영역 및 제2 불순물 영역을 설명하기 위한 개략적인 레이아웃도이다.
도 17은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 다른 단면도이다.
도 18은 도 17의 R2 영역을 설명하기 위한 확대도이다.
도 19 내지 도 31은 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 32 내지 도 35는 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 다른 중간 단계 도면들이다.
도 36 내지 도 38은 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 다른 중간 단계 도면들이다.
도 39는 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 예시적인 블록도이다.
도 40은 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 예시적인 사시도이다.
도 41은 도 40의 I-I를 따라 절단한 개략적인 단면도이다.
도 2는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 회로도이다.
도 3은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 4는 도 3의 A-A를 따라 절단한 단면도이다.
도 5는 도 4의 R1 영역을 설명하기 위한 확대도이다.
도 6은 도 3 내지 도 5의 반도체 메모리 장치의 제1 불순물 영역 및 제2 불순물 영역을 설명하기 위한 개략적인 레이아웃도이다.
도 7은 몇몇 실시예에 따른 반도체 메모리 장치의 읽기(read) 동작을 설명하기 위한 도면이다.
도 8은 몇몇 실시예에 따른 반도체 메모리 장치의 소거(erase) 동작을 설명하기 위한 도면이다.
도 9는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 다른 확대도이다.
도 10은 도 9의 반도체 메모리 장치의 제1 불순물 영역 및 제2 불순물 영역을 설명하기 위한 개략적인 레이아웃도이다.
도 11은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 다른 단면도이다.
도 12는 도 11의 반도체 메모리 장치의 제1 불순물 영역 및 제2 불순물 영역을 설명하기 위한 개략적인 레이아웃도이다.
도 13은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 다른 단면도이다.
도 14는 도 13의 반도체 메모리 장치의 제1 불순물 영역 및 제2 불순물 영역을 설명하기 위한 개략적인 레이아웃도이다.
도 15는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 다른 단면도이다.
도 16은 도 15의 반도체 메모리 장치의 제1 불순물 영역 및 제2 불순물 영역을 설명하기 위한 개략적인 레이아웃도이다.
도 17은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 다른 단면도이다.
도 18은 도 17의 R2 영역을 설명하기 위한 확대도이다.
도 19 내지 도 31은 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 32 내지 도 35는 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 다른 중간 단계 도면들이다.
도 36 내지 도 38은 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 다른 중간 단계 도면들이다.
도 39는 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 예시적인 블록도이다.
도 40은 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 예시적인 사시도이다.
도 41은 도 40의 I-I를 따라 절단한 개략적인 단면도이다.
본 명세서에서, 비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
이하에서, 도 1 내지 도 18을 참조하여, 예시적인 실시예들에 따른 반도체 메모리 장치를 설명한다.
도 1은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 블록도이다.
도 1을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함한다.
메모리 셀 어레이(20)는 복수의 메모리 셀 블록들(BLK1~BLKn)을 포함할 수 있다. 각각의 메모리 셀 블록들(BLK1~BLKn)은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(20)는 비트 라인(BL), 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 그라운드 선택 라인(GSL)을 통해 주변 회로(30)에 연결될 수 있다. 구체적으로, 메모리 셀 블록들(BLK1~BLKn)은 워드 라인(WL), 스트링 선택 라인(SSL) 및 그라운드 선택 라인(GSL)을 통해 로우 디코더(33)에 연결될 수 있다. 또한, 메모리 셀 블록들(BLK1~BLKn)은 비트 라인(BL)을 통해 페이지 버퍼(35)에 연결될 수 있다.
주변 회로(30)는 반도체 메모리 장치(10)의 외부로부터 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 메모리 장치(10)의 외부의 장치와 데이터(DATA)를 송수신할 수 있다. 주변 회로(30)는 제어 로직(37), 로우 디코더(33) 및 페이지 버퍼(35)를 포함할 수 있다. 도시되지 않았으나, 주변 회로(30)는 입출력 회로, 반도체 메모리 장치(10)의 동작에 필요한 다양한 전압들을 생성하는 전압 생성 회로, 및 메모리 셀 어레이(20)로부터 독출된 데이터(DATA)의 오류를 정정하기 위한 오류 정정 회로 등 다양한 서브 회로들을 더 포함할 수도 있다.
제어 로직(37)은 로우 디코더(33), 상기 입출력 회로 및 상기 전압 생성 회로에 연결될 수 있다. 제어 로직(37)은 반도체 메모리 장치(10)의 전반적인 동작을 제어할 수 있다. 제어 로직(37)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(10) 내에서 사용되는 각종 내부 제어 신호들을 생성할 수 있다. 예를 들어, 제어 로직(37)은 프로그램(program) 동작 또는 소거(erase) 동작 등의 메모리 동작 수행 시 워드 라인(WL) 및 비트 라인(BL)으로 제공되는 전압 레벨을 조절할 수 있다.
로우 디코더(33)는 어드레스(ADDR)에 응답하여 복수의 메모리 셀 블록들(BLK1~BLKn) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 셀 블록들(BLK1~BLKn)의 적어도 하나의 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 그라운드 선택 라인(GSL)을 선택할 수 있다. 또한, 로우 디코더(33)는 선택된 메모리 셀 블록들(BLK1~BLKn)의 워드 라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.
페이지 버퍼(35)는 비트 라인(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼(35)는 기입 드라이버(writer driver) 또는 감지 증폭기(sense amplifier)로 동작할 수 있다. 구체적으로, 프로그램 동작 수행 시, 페이지 버퍼(35)는 기입 드라이버로 동작하여 메모리 셀 어레이(20)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트 라인(BL)에 인가할 수 있다. 한편, 독출 동작 수행 시, 페이지 버퍼(35)는 감지 증폭기로 동작하여 메모리 셀 어레이(20)에 저장된 데이터(DATA)를 감지할 수 있다.
도 2는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 회로도이다.
도 2를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치의 메모리 셀 어레이(예컨대, 도 1의 20)는 공통 소오스 라인(CSL), 복수의 비트 라인(BL)들 및 복수의 셀 스트링(CSTR)들을 포함한다.
복수의 비트 라인(BL)들은 제1 방향(X) 및 제2 방향(Y)을 포함하는 평면에서 2차원적으로 배열될 수 있다. 예를 들어, 비트 라인(BL)들은 각각 제2 방향(Y)으로 연장되며, 서로 이격되어 제1 방향(X)을 따라 배열될 수 있다. 각각의 비트 라인(BL)들에는 복수의 셀 스트링(CSTR)들이 병렬로 연결될 수 있다. 셀 스트링(CSTR)들은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 비트 라인(BL)들과 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링(CSTR)들이 배치될 수 있다.
각각의 셀 스트링(CSTR)들은 공통 소오스 라인(CSL)에 접속되는 그라운드 선택 트랜지스터(GST), 비트 라인(BL)에 접속되는 스트링 선택 트랜지스터(SST) 및 그라운드 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 각각의 메모리 셀 트랜지스터들(MCT)은 데이터 저장 소자(data storage element)를 포함할 수 있다. 그라운드 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소오스 라인(CSL)은 그라운드 선택 트랜지스터(GST)들의 소오스들에 공통으로 연결될 수 있다. 또한, 공통 소오스 라인(CSL)과 비트 라인(BL) 사이에는 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL11~WL1n, WL21~WL2n) 및 스트링 선택 라인(SSL)이 배치될 수 있다. 그라운드 선택 라인(GSL)은 그라운드 선택 트랜지스터(GST)의 게이트 전극으로 사용될 수 있고, 워드 라인들(WL11~WL1n, WL21~WL2n)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극으로 사용될 수 있고, 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터(SST)의 게이트 전극으로 사용될 수 있다.
도 3은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 4는 도 3의 A-A를 따라 절단한 단면도이다. 도 5는 도 4의 R1 영역을 설명하기 위한 확대도이다. 도 6은 도 3 내지 도 5의 반도체 메모리 장치의 제1 불순물 영역 및 제2 불순물 영역을 설명하기 위한 개략적인 레이아웃도이다.
도 3 내지 도 6을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 셀 구조체(CELL), 주변 회로 구조체(PERI) 및 입출력 배선 구조체(380)를 포함한다.
셀 구조체(CELL)는 셀 기판(100), 절연 기판(101), 몰드 구조체(MS1, MS2), 층간 절연막(140a, 140b), 채널 구조체(CH), 워드 라인 절단 영역(WC), 비트 라인(BL), 게이트 컨택(162), 셀 배선 구조체(180), 제1 불순물 영역(102) 및 제2 불순물 영역(104)을 포함할 수 있다.
셀 기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 셀 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 혹은 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등을 포함할 수도 있다. 몇몇 실시예에서, 셀 기판(100)은 폴리 실리콘(poly Si)을 포함할 수 있다.
몇몇 실시예에서, 셀 기판(100)은 불순물을 포함하여 제1 도전형을 가질 수 있다. 예를 들어, 셀 기판(100)은 P형 불순물(예컨대, 붕소(B), 알루미늄(Al), 인듐(In) 또는 갈륨(Ga) 등)을 포함할 수 있다. 이하의 설명에서, 상기 제1 도전형은 P형인 것을 중심으로 설명되지만 이는 예시적인 것일 뿐이며, 상기 제1 도전형은 N형일 수도 있음은 물론이다.
셀 기판(100)은 셀 어레이 영역(CAR) 및 확장 영역(EXT)을 포함할 수 있다.
셀 어레이 영역(CAR) 상에는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(예컨대, 도 1의 20)가 형성될 수 있다. 예를 들어, 셀 어레이 영역(CAR) 상에는 후술되는 채널 구조체(CH), 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n, SSL) 및 비트 라인(BL) 및 등이 배치될 수 있다. 이하의 설명에서, 상기 메모리 셀 어레이가 배치되는 셀 기판(100)의 표면은 제1 면(100a) 또는 전면(front side)으로 지칭될 수 있다. 반대로, 셀 기판(100)의 제1 면(100a; 또는 전면)과 반대되는 셀 기판(100)의 표면은 셀 기판(100)의 제2 면(100b) 또는 후면(back side)으로 지칭될 수 있다.
확장 영역(EXT)은 셀 어레이 영역(CAR)의 주변에 정의될 수 있다. 예를 들어, 확장 영역(EXT)은 평면적 관점에서 셀 어레이 영역(CAR)을 둘러쌀 수 있다. 확장 영역(EXT)에는 후술되는 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n, SSL)이 계단형으로 적층될 수 있다.
절연 기판(101)은 셀 기판(100)의 주변에 형성될 수 있다. 절연 기판(101)은 셀 기판(100)의 주변에 절연 영역을 형성할 수 있다. 절연 기판(101)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 탄화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
절연 기판(101)의 하면은 셀 기판(100)의 하면과 공면에 배치되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 절연 기판(101)의 하면은 셀 기판(100)의 하면보다 낮을 수도 있다.
몇몇 실시예에서, 셀 기판(100) 및 절연 기판(101)은 외부 영역(PA)을 포함할 수 있다. 외부 영역(PA)은 확장 영역(EXT)의 외측에 정의될 수 있다. 예를 들어, 외부 영역(PA)은 평면적 관점에서 확장 영역(EXT)을 둘러쌀 수 있다. 외부 영역(PA)에는 후술되는 컨택 플러그(360)가 배치될 수 있다.
몰드 구조체(MS1, MS2)는 셀 기판(100)의 제1 면(100a) 상에 형성될 수 있다. 몰드 구조체(MS1, MS2)는 셀 기판(100) 상에 적층되는 복수의 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n, SSL) 및 복수의 몰드 절연막들(110, 115)을 포함할 수 있다. 각각의 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n, SSL) 및 각각의 몰드 절연막들(110, 115)은 셀 기판(100)의 제1 면(100a)과 평행하게 연장되는 층상 구조일 수 있다. 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n, SSL)은 몰드 절연막들(110, 115)에 의해 상호 이격되어 셀 기판(100) 상에 차례로 적층될 수 있다.
몇몇 실시예에서, 몰드 구조체(MS1, MS2)는 셀 기판(100) 상에 차례로 적층되는 제1 몰드 구조체(MS1) 및 제2 몰드 구조체(MS2)를 포함할 수 있다.
제1 몰드 구조체(MS1)는 셀 기판(100) 상에 교대로 적층되는 제1 게이트 전극들(GSL, WL11~WL1n) 및 제1 몰드 절연막(110)들을 포함할 수 있다. 몇몇 실시예에서, 제1 게이트 전극들(GSL, WL11~WL1n)은 셀 기판(100) 상에 차례로 적층되는 그라운드 선택 라인(GSL) 및 복수의 제1 워드 라인들(WL11~WL1n)을 포함할 수 있다. 그라운드 선택 라인(GSL) 및 제1 워드 라인들(WL11~WL1n)의 개수 및 배치 등은 예시적인 것일 뿐이며, 도시된 것에 제한되지 않는다.
제2 몰드 구조체(MS2)는 제1 몰드 구조체(MS1) 상에 교대로 적층되는 제2 게이트 전극들(WL21~WL2n, SSL) 및 제2 몰드 절연막(115)들을 포함할 수 있다. 몇몇 실시예에서, 제2 게이트 전극들(WL21~WL2n, SSL)은 제1 몰드 구조체(MS1) 상에 차례로 적층되는 복수의 제2 워드 라인들(WL21~WL2n) 및 스트링 선택 라인(SSL)을 포함할 수 있다. 제2 워드 라인들(WL21~WL2n) 및 스트링 선택 라인(SSL)의 개수 및 배치 등은 예시적인 것일 뿐이며, 도시된 것에 제한되지 않는다.
게이트 전극들(GSL, WL11~WL1n, WL21~WL2n, SSL)은 각각 도전 물질, 예를 들어, 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속이나 실리콘과 같은 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몰드 절연막들(110, 115)은 각각 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
층간 절연막(140a, 140b)은 셀 기판(100)의 제1 면(100a) 상에 형성되어 몰드 구조체(MS1, MS2)를 덮을 수 있다. 몇몇 실시예에서, 층간 절연막(140a, 140b)은 셀 기판(100) 상에 차례로 적층되는 제1 층간 절연막(140a) 및 제2 층간 절연막(140b)을 포함할 수 있다. 제1 층간 절연막(140a)은 제1 몰드 구조체(MS1)를 덮을 수 있고, 제2 층간 절연막(140b)은 제2 몰드 구조체(MS2)를 덮을 수 있다. 층간 절연막(140a, 140b)은 예를 들어, 실리콘 산화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
복수의 채널 구조체(CH)들은 셀 기판(100)의 셀 어레이 영역(CAR) 상에 형성될 수 있다. 각각의 채널 구조체(CH)들은 셀 기판(100)의 제1 면(100a)과 교차하는 수직 방향(이하, 제3 방향(Z))으로 연장되어 몰드 구조체(MS1, MS2)를 관통할 수 있다. 예를 들어, 채널 구조체(CH)는 제3 방향(Z)으로 연장되는 필러(pillar) 모양(예컨대, 원기둥 모양)일 수 있다. 이에 따라, 채널 구조체(CH)는 복수의 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n, SSL)과 교차할 수 있다. 몇몇 실시예에서, 각각의 채널 구조체(CH)들은 제1 몰드 구조체(MS1)와 제2 몰드 구조체(MS2) 사이에서 절곡부를 가질 수 있다.
도 5에 도시된 것처럼, 각각의 채널 구조체(CH)들은 반도체 패턴(130) 및 정보 저장막(132)을 포함할 수 있다.
반도체 패턴(130)은 제3 방향(Z)으로 연장되어 몰드 구조체(MS1, MS2)를 관통할 수 있다. 반도체 패턴(130)은 컵(cup) 형상인 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 반도체 패턴(130)은 원통 형상, 사각통 형상, 속이 찬 필러 형상 등 다양한 형상을 가질 수도 있다. 반도체 패턴(130)은 예를 들어, 단결정 실리콘, 다결정 실리콘, 유기 반도체물 및 탄소 나노 구조체 등의 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 반도체 패턴(130)은 셀 기판(100)의 제1 면(100a)을 관통할 수 있다. 예를 들어, 도 5에 도시된 것처럼, 반도체 패턴(130)의 일단은 셀 기판(100) 내에 매립될 수 있다. 이러한 반도체 패턴(130)은 셀 기판(100)과의 접촉 면적을 향상시킴으로써 접촉 저항을 개선할 수 있다. 몇몇 실시예에서, 정보 저장막(132)은 셀 기판(100)의 제1 면(100a)으로부터 연장될 수 있다.
정보 저장막(132)은 반도체 패턴(130)과 각각의 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n, SSL) 사이에 개재될 수 있다. 예를 들어, 정보 저장막(132)은 반도체 패턴(130)의 외측면을 따라 연장될 수 있다. 정보 저장막(132)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 란타늄 산화물(lanthanum oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 란타늄 하프늄 산화물(lanthanum hafnium oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 디스프로슘 스칸듐 산화물(dysprosium scandium oxide) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 정보 저장막(132)은 다중막으로 형성될 수 있다. 예를 들어, 도 5에 도시된 것처럼, 정보 저장막(132)은 반도체 패턴(130)의 외측면 상에 차례로 적층되는 터널 절연막(132a), 전하 저장막(132b) 및 블로킹 절연막(132c)을 포함할 수 있다.
터널 절연막(132a)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예컨대, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다. 전하 저장막(132b)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 블로킹 절연막(132c)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예컨대, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다.
몇몇 실시예에서, 채널 구조체(CH)는 충진 패턴(134)을 더 포함할 수 있다. 충진 패턴(134)은 컵 형상인 반도체 패턴(130)의 내부를 채우도록 형성될 수 있다. 충진 패턴(134)은 절연 물질, 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 채널 구조체(CH)는 제1 채널 패드(136)를 더 포함할 수 있다. 제1 채널 패드(136)는 반도체 패턴(130)의 타단과 접속되도록 형성될 수 있다. 제1 채널 패드(136)는 예를 들어, 불순물이 도핑된 폴리 실리콘 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 복수의 채널 구조체(CH)들은 지그재그(zigzag) 형태로 배열될 수 있다. 예를 들어, 도 3에 도시된 것처럼, 복수의 채널 구조체(CH)들은 제2 방향(Y) 및 제1 방향(X)에서 서로 엇갈리게 배열될 수 있다. 이러한 채널 구조체(CH)들은 반도체 메모리 장치의 집적도를 보다 향상시킬 수 있다. 채널 구조체(CH)들의 개수 및 배치 등은 예시적인 것일 뿐이며, 도시된 것에 제한되지 않는다. 다른 몇몇 실시예에서, 복수의 채널 구조체(CH)들은 벌집(honeycomb) 형태로 배열될 수도 있다.
복수의 워드 라인 절단 영역(WC)들은 제1 방향(X) 및 제2 방향(Y)을 포함하는 평면에서 2차원적으로 배열될 수 있다. 예를 들어, 워드 라인 절단 영역(WC)들은 각각 제1 방향(X)으로 연장되며, 서로 이격되어 제2 방향(Y)을 따라 배열될 수 있다.
몰드 구조체(MS1, MS2)는 워드 라인 절단 영역(WC)들에 의해 분할되어 복수의 메모리 셀 블록들(예컨대, 도 1의 BLK1~BLKn)을 형성할 수 있다. 워드 라인 절단 영역(WC)은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
비트 라인(BL)들은 몰드 구조체(MS1, MS2) 상에 형성될 수 있다. 비트 라인(BL)들은 워드 라인 절단 영역(WC)들과 교차할 수 있다. 예를 들어, 비트 라인(BL)들은 각각 제2 방향(Y)으로 연장되며, 서로 이격되어 제1 방향(X)을 따라 배열될 수 있다.
각각의 비트 라인(BL)들은 제2 방향(Y)을 따라 배열되는 채널 구조체(CH)들과 접속될 수 있다. 예를 들어, 제2 층간 절연막(140b) 내에 제1 채널 패드(136)와 접속되는 비트 라인 컨택(182)이 형성될 수 있다. 비트 라인(BL)은 비트 라인 컨택(182)을 통해 채널 구조체(CH)들과 전기적으로 연결될 수 있다.
복수의 게이트 컨택(162)들은 복수의 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n, SSL)과 접속될 수 있다. 예를 들어, 각각의 게이트 컨택(162)들은 몰드 구조체(MS1, MS2) 상에서 제3 방향(Z)으로 연장되어 대응되는 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n, SSL)과 접속될 수 있다.
셀 배선 구조체(180)는 몰드 구조체(MS1, MS2) 상에 형성될 수 있다. 예를 들어, 제2 층간 절연막(140b) 상에 제1 배선간 절연막(142)이 형성될 수 있고, 셀 배선 구조체(180)는 제1 배선간 절연막(142) 내에 형성될 수 있다. 셀 배선 구조체(180)는 비트 라인(BL) 및 게이트 컨택(162)들과 전기적으로 연결될 수 있다. 이를 통해, 셀 배선 구조체(180)는 채널 구조체(CH) 및 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n, SSL)과 전기적으로 연결될 수 있다. 도시되는 셀 배선 구조체(180)의 층수 및 배치 등은 예시적인 것일 뿐이며, 이에 제한되는 것은 아니다.
제1 불순물 영역(102)은 제2 면(100b)에 인접하는 셀 기판(100) 내에 형성될 수 있다. 예를 들어, 제1 불순물 영역(102)은 셀 기판(100)의 제2 면(100b)으로부터 셀 기판(100)의 내부를 향해 연장될 수 있다. 제1 불순물 영역(102)은 상기 제1 도전형과 다른 제2 도전형을 가질 수 있다. 예를 들어, 제1 불순물 영역(102)은 P형인 셀 기판(100) 내에 고농도의 N형 불순물(예컨대, 인(P) 또는 비소(As) 등)이 이온 주입되어 형성될 수 있다. 이러한 제1 불순물 영역(102)은 몇몇 실시예에 따른 반도체 메모리 장치의 공통 소오스 라인(예컨대, 도 2의 CSL)으로 제공될 수 있다.
몇몇 실시예에서, 셀 기판(100)의 제2 면(100b) 상에 소오스 플레이트(310)가 형성될 수 있다. 소오스 플레이트(310)는 제1 불순물 영역(102)과 접속될 수 있다. 예를 들어, 소오스 플레이트(310)는 제1 불순물 영역(102)을 덮을 수 있다. 소오스 플레이트(310)는 예를 들어, 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 불순물 영역(102)은 제3 방향(Z)에서 복수의 채널 구조체(CH)들과 중첩할 수 있다. 예를 들어, 도 6에 도시된 것처럼, 제1 불순물 영역(102)은 셀 기판(100)의 셀 어레이 영역(CAR)의 내에 형성될 수 있다. 몇몇 실시예에서, 제1 불순물 영역(102)은 제1 방향(X) 및 제2 방향(Y)을 포함하는 평면 내에서 연장되는 판(plate)형의 불순물 영역일 수 있다.
제2 불순물 영역(104)은 제1 불순물 영역(102)으로부터 이격되는 셀 기판(100) 내에 형성될 수 있다. 제2 불순물 영역(104)은 셀 기판(100)보다 높은 불순물 농도로 상기 제1 도전형을 가질 수 있다. 예를 들어, 제2 불순물 영역(104)은 P형인 셀 기판(100) 내에 고농도의 P형 불순물(예컨대, 붕소(B), 알루미늄(Al), 인듐(In) 또는 갈륨(Ga) 등)이 이온 주입되어 형성될 수 있다.
몇몇 실시예에서, 제2 불순물 영역(104)은 셀 기판(100)의 제2 면(100b)에 인접할 수 있다. 예를 들어, 제2 불순물 영역(104)은 셀 기판(100)의 제2 면(100b)으로부터 셀 기판(100)의 내부를 향해 연장될 수 있다.
몇몇 실시예에서, 셀 기판(100)의 제2 면(100b)을 기준으로, 제2 불순물 영역(104)이 형성되는 깊이(D2)는 제1 불순물 영역(102)이 형성되는 깊이(D1)보다 클 수 있다.
몇몇 실시예에서, 셀 기판(100)의 제2 면(100b) 상에 도전 패드(320)가 형성될 수 있다. 도전 패드(320)는 제2 불순물 영역(104)과 접속될 수 있다. 예를 들어, 도전 패드(320)는 제2 불순물 영역(104)을 덮을 수 있다. 도전 패드(320)는 예를 들어, 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 소오스 플레이트(310) 및 도전 패드(320)는 동일 레벨에서 형성될 수 있다. 본 명세서에서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미한다.
몇몇 실시예에서, 제2 불순물 영역(104)은 평면적 관점에서 제1 불순물 영역(102)의 적어도 일부를 둘러쌀 수 있다. 예를 들어, 도 6에 도시된 것처럼, 제2 불순물 영역(104)은 제1 불순물 영역(102)의 측면의 적어도 일부를 따라 연장될 수 있다.
몇몇 실시예에서, 제2 불순물 영역(104)은 제3 방향(Z)에서 복수의 채널 구조체(CH)들과 중첩하지 않을 수 있다. 예를 들어, 도 6에 도시된 것처럼, 제2 불순물 영역(104)은 셀 기판(100)의 확장 영역(EXT) 내에 형성될 수 있다.
몇몇 실시예에서, 제2 불순물 영역(104)은 제1 불순물 영역(102)의 측면을 따라 연장되는 라인(line)형의 불순물 영역을 포함할 수 있다. 예를 들어, 도 6에 도시된 것처럼, 제2 불순물 영역(104)은 제1 방향(X)으로 연장되는 제1 라인형 불순물 영역(104x)들 및 제2 방향(Y)으로 연장되는 제2 라인형 불순물 영역(104y)들을 포함할 수 있다. 몇몇 실시예에서, 상기 제1 라인형 불순물 영역(104x)들 및 상기 제2 라인형 불순물 영역(104y)들은 상호 연결되어 제1 불순물 영역(102)을 완전히 둘러쌀 수 있다.
주변 회로 구조체(PERI)는 주변 회로 기판(200), 주변 회로 소자(PT) 및 주변 회로 배선 구조체(260)를 포함할 수 있다.
주변 회로 기판(200)은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 주변 회로 기판(200)은 실리콘-온-인슐레이터(SOI; Silicon-On-Insulator) 기판 혹은 게르마늄-온-인슐레이터(GOI; Germanium-On-Insulator) 기판 등을 포함할 수도 있다.
주변 회로 소자(PT)는 주변 회로 기판(200) 상에 형성될 수 있다. 주변 회로 소자(PT)는 반도체 메모리 장치의 동작을 제어하는 주변 회로(예컨대, 도 1의 30)를 구성할 수 있다. 예를 들어, 주변 회로 소자(PT)는 제어 로직(예컨대, 도 1의 37), 로우 디코더(예컨대, 도 1의 33) 및 페이지 버퍼(예컨대, 도 1의 35) 등을 포함할 수 있다. 이하의 설명에서, 주변 회로 소자(PT)가 배치되는 주변 회로 기판(200)의 표면은 주변 회로 기판(200)의 전면(front side)으로 지칭될 수 있다. 반대로, 주변 회로 기판(200)의 전면과 반대되는 주변 회로 기판(200)의 표면은 주변 회로 기판(200)의 후면(back side)으로 지칭될 수 있다.
주변 회로 소자(PT)는 예를 들어, 트랜지스터를 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 주변 회로 소자(PT)는 트랜지스터 등의 다양한 능동 소자(active element)뿐만 아니라, 커패시터(capacitor), 레지스터(resistor), 인덕터(inductor) 등의 다양한 수동 소자(passive element)를 포함할 수도 있다.
주변 회로 배선 구조체(260)는 주변 회로 소자(PT) 상에 형성될 수 있다. 예를 들어, 주변 회로 기판(200)의 전면 상에 제2 배선간 절연막(240)이 형성될 수 있고, 주변 회로 배선 구조체(260)는 제2 배선간 절연막(240) 내에 형성될 수 있다. 주변 회로 배선 구조체(260)는 주변 회로 소자(PT)와 전기적으로 연결될 수 있다. 도시되는 주변 회로 배선 구조체(260)의 층수 및 배치 등은 예시적인 것일 뿐이며, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 셀 구조체(CELL)는 주변 회로 구조체(PERI) 상에 적층될 수 있다. 예를 들어, 셀 구조체(CELL)는 제2 배선간 절연막(240) 상에 적층될 수 있다.
몇몇 실시예에서, 셀 기판(100)의 제1 면(100a)은 주변 회로 구조체(PERI)와 대향할 수 있다. 예를 들어, 셀 기판(100)의 전면(즉, 제1 면(100a))은 주변 회로 기판(200)의 전면과 대향할 수 있다.
몇몇 실시예에 따른 반도체 메모리 장치는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼(예컨대, 셀 기판(100)) 상에 셀 구조체(CELL)를 포함하는 상부 칩을 제작하고, 상기 제1 웨이퍼와 다른 제2 웨이퍼(예컨대, 주변 회로 기판(200)) 상에 주변 회로 구조체(PERI)를 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미한다.
일례로, 상기 본딩 방식은, 상기 상부 칩의 최상부 금속층에 형성된 제1 본딩 금속(190)과 상기 하부 칩의 최상부 금속층에 형성된 제2 본딩 금속(290)을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 제1 본딩 금속(190) 및 제2 본딩 금속(290)이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있다. 그러나, 이는 예시적인 것일 뿐이며, 제1 본딩 금속(190) 및 제2 본딩 금속(290)은 알루미늄(Al) 또는 텅스텐(W) 등 다른 다양한 금속으로 형성될 수도 있음은 물론이다.
제1 본딩 금속(190)과 제2 본딩 금속(290)이 본딩됨에 따라, 셀 배선 구조체(180)는 주변 회로 배선 구조체(260)와 연결될 수 있다. 이를 통해, 비트 라인(BL) 및/또는 각각의 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL)은 주변 회로 소자(PT)와 전기적으로 연결될 수 있다.
입출력 배선 구조체(380)는 셀 기판(100)의 제2 면(100b) 상에 형성될 수 있다. 예를 들어, 셀 기판(100)의 제2 면(100b) 상에, 셀 기판(100) 및 절연 기판(101)을 덮는 제3 층간 절연막(340)이 형성될 수 있다. 입출력 배선 구조체(380)는 제3 층간 절연막(340) 상에 형성될 수 있다. 도시되는 입출력 배선 구조체(380)의 층수 및 배치 등은 예시적인 것일 뿐이며, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제3 층간 절연막(340)은 소오스 플레이트(310) 및/또는 도전 패드(320)를 덮을 수 있다. 제3 층간 절연막(340)은 예를 들어, 실리콘 산화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
입출력 배선 구조체(380)는 셀 구조체(CELL) 및/또는 주변 회로 구조체(PERI)와 전기적으로 연결될 수 있다.
몇몇 실시예에서, 입출력 배선 구조체(380)와 제1 불순물 영역(102)을 연결하는 소오스 컨택(315)이 형성될 수 있다. 소오스 컨택(315)은 예를 들어, 제3 층간 절연막(340) 내에서 제3 방향(Z)으로 연장되어 소오스 플레이트(310)와 입출력 배선 구조체(380)를 연결할 수 있다. 제1 불순물 영역(102)은 소오스 플레이트(310) 및 소오스 컨택(315)을 통해 입출력 배선 구조체(380)와 전기적으로 연결될 수 있다. 소오스 컨택(315)은 예를 들어, 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 입출력 배선 구조체(380)와 제2 불순물 영역(104)을 연결하는 소거 제어 컨택(325)이 형성될 수 있다. 소거 제어 컨택(325)은 예를 들어, 제3 층간 절연막(340) 내에서 제3 방향(Z)으로 연장되어 도전 패드(320)와 입출력 배선 구조체(380)를 연결할 수 있다. 제2 불순물 영역(104)은 도전 패드(320) 및 소거 제어 컨택(325)을 통해 입출력 배선 구조체(380)와 전기적으로 연결될 수 있다. 소거 제어 컨택(325)은 예를 들어, 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 소오스 컨택(315)의 폭 및 소거 제어 컨택(325)의 폭은 각각 셀 기판(100)의 제2 면(100b)에 가까워짐에 따라 감소할 수 있다. 이는, 소오스 컨택(315) 및 소거 제어 컨택(325)을 형성하기 위한 식각 공정의 특성에 기인할 수 있다. 몇몇 실시예에서, 소오스 컨택(315) 및 소거 제어 컨택(325)은 동일 레벨에서 형성될 수 있다.
몇몇 실시예에서, 입출력 배선 구조체(380)와 셀 배선 구조체(180)를 연결하는 컨택 플러그(360)가 형성될 수 있다. 컨택 플러그(360)는 외부 영역(PA) 내에 형성될 수 있다. 컨택 플러그(360)는 예를 들어, 제3 방향(Z)으로 연장되어 제3 층간 절연막(340), 절연 기판(101), 제1 층간 절연막(140a) 및 제2 층간 절연막(140b)을 관통할 수 있다. 셀 배선 구조체(180)는 컨택 플러그(360)를 통해 입출력 배선 구조체(380)와 전기적으로 연결될 수 있다.
몇몇 실시예에서, 컨택 플러그(360)의 폭은 셀 배선 구조체(180)에 가까워짐에 따라 감소할 수 있다. 이는, 컨택 플러그(360)를 형성하기 위한 식각 공정의 특성에 기인할 수 있다. 몇몇 실시예에서, 소오스 컨택(315), 소거 제어 컨택(325) 및 컨택 플러그(360)는 동일 레벨에서 형성될 수 있다.
몇몇 실시예에서, 입출력 배선 구조체(380)를 덮는 캡핑 절연막(342)이 형성될 수 있다. 캡핑 절연막(342)은 예를 들어, 캡핑 절연막(342)은 입출력 배선 구조체(380)의 일부를 노출시키는 패드 개구(OP)를 포함할 수 있다. 패드 개구(OP)에 의해 노출되는 입출력 배선 구조체(380)의 일부는 입출력 패드(I/O pad)로 기능할 수 있다.
도 7은 몇몇 실시예에 따른 반도체 메모리 장치의 읽기(read) 동작을 설명하기 위한 도면이다.
도 7을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 제1 불순물 영역(102)을 통해 읽기 동작을 수행한다.
예를 들어, 몇몇 실시예에 따른 반도체 메모리 장치의 읽기 동작 시에, 반도체 패턴(130)의 전자들(electrons)은 셀 기판(100)을 통해 제1 불순물 영역(102)으로 흐를 수 있고, 제1 불순물 영역(102)과 접속되는 소오스 플레이트(310) 및/또는 소오스 컨택(315)을 통해 빠져나갈 수 있다.
도 8은 몇몇 실시예에 따른 반도체 메모리 장치의 소거(erase) 동작을 설명하기 위한 도면이다.
도 8을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 제2 불순물 영역(104)을 통해 소거 동작을 수행한다.
예를 들어, 소거 제어 컨택(325) 및/또는 도전 패드(320)를 통해 제2 불순물 영역(104)에 고전압이 인가되면, 정공들(holes)은 제2 불순물 영역(104)이 형성되는 셀 기판(100)을 통해 반도체 패턴(130)으로 공급될 수 있다. 이에 따라, 전하 저장막(132b) 내에 저장된 전자들(electrons)은 터널 절연막(132a)을 통과하여 반도체 패턴(130)으로 터널링(tunneling)될 수 있고, 반도체 메모리 장치의 소거 동작이 수행될 수 있다.
반도체 메모리 장치에서, 셀 스트링(예컨대, 도 2의 CSTR)과 공통 소오스 라인(예컨대, 도 2의 CSL) 간의 연결 통로를 확보하기 위해, 반도체 패턴(예컨대, 도 5의 130)의 측면과 접속되는 공통 소오스 라인(이하, 측면 접속 소오스 구조체)이 제안되고 있다. 그러나, 상기 측면 접속 소오스 구조체는 공정 비용이 비싼 문제가 있으므로, 이에 대한 대안으로 C2C 구조의 반도체 메모리 장치가 연구되고 있다. 상술한 것처럼 상기 C2C 구조에서는 상부 칩과 하부 칩을 본딩 방식에 의해 연결할 수 있으므로, 반도체 패턴은 상부 칩의 웨이퍼(예컨대, 상기 제1 웨이퍼)에 대한 평탄화 공정(예컨대, 화학적 기계적 연마 공정; CMP 공정) 등에 의해 간결하게 노출될 수 있다. 즉, 상기 C2C 구조는 반도체 패턴과 접속되는 공통 소오스 라인을 용이하게 형성할 수 있는 장점이 있다.
한편, 이러한 C2C 구조의 반도체 메모리 장치는 소거 제어 성능이 떨어지는 문제가 있다. 예를 들어, 반도체 메모리 장치의 소거 동작을 위해, 소거 제어 트랜지스터를 포함하는 셀 스트링(예컨대, 도 2의 CSTR)이 제공될 수 있다. 상기 소거 제어 트랜지스터는 게이트 유도 드레인 누설(Gate Induced Drain Leakage; GIDL)을 이용하여 반도체 메모리 장치의 소거 동작을 수행할 수 있다. 그러나, 상술한 것처럼 상기 측면 접속 소오스 구조체가 생략되면, 상기 소거 제어 트랜지스터의 게이트와 드레인 간의 거리가 증대되어 게이트 유도 드레인 누설을 이용하는 소거 제어 성능이 열화될 수 있다.
이와 달리, 도 3 내지 도 8을 이용하여 상술한 것처럼, 몇몇 실시예에 따른 반도체 메모리 장치는 반도체 패턴(130)과 접속되는 셀 기판(100) 및 셀 기판(100) 내에 형성되는 제2 불순물 영역(104)을 이용하여 소거 동작을 수행할 수 있다. 예를 들어, 몇몇 실시예에 따른 반도체 메모리 장치의 소거 동작은, 제2 불순물 영역(104)에 인가되는 고전압으로 인해 반도체 패턴(130)으로 정공들(holes)이 공급됨으로써 수행될 수 있다. 즉, 몇몇 실시예에 따른 반도체 메모리 장치는 바디(body)로 제공되는 셀 기판(100)을 이용하여 소거 동작을 수행할 수 있으므로, 게이트 유도 드레인 누설(Gate Induced Drain Leakage; GIDL)을 이용하는 반도체 메모리 장치 대비 향상된 소거 제어 성능을 가질 수 있다. 이를 통해, C2C 구조에서도 우수한 소거 제어 성능을 갖는 반도체 메모리 장치가 제공될 수 있다.
도 9는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 다른 확대도이다. 도 10은 도 9의 반도체 메모리 장치의 제1 불순물 영역 및 제2 불순물 영역을 설명하기 위한 개략적인 레이아웃도이다. 설명의 편의를 위해, 도 1 내지 도 8을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 9 및 도 10을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 제2 불순물 영역(104)은 서로 이격되는 아일랜드(island)형의 불순물 영역들을 포함할 수 있다.
예를 들어, 도 10에 도시된 것처럼, 제2 불순물 영역(104)은 서로 이격되는 복수의 아일랜드형 불순물 영역(104i)들을 포함할 수 있다. 아일랜드형 불순물 영역(104i)들은 제2 방향(Y)으로 연장되는 제1 불순물 영역(102)의 측면을 따라 배열되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 아일랜드형 불순물 영역(104i)들은 제1 방향(X)으로 연장되는 제1 불순물 영역(102)의 측면을 따라 배열될 수도 있다. 또 다른 예로, 아일랜드형 불순물 영역(104i)들은 제1 불순물 영역(102)의 둘레를 따라 배열될 수도 있다.
몇몇 실시예에서, 소거 제어 컨택(325)은 제2 불순물 영역(104)과 접촉할 수 있다. 예를 들어, 도 3 내지 도 8을 이용하여 상술한 도전 패드(320)는 생략될 수 있고, 아일랜드형의 제2 불순물 영역(104)들과 접촉하는 복수의 소거 제어 컨택(325)들이 형성될 수 있다. 그러나, 이는 예시적인 것일 뿐이며, 제2 불순물 영역(104)을 덮는 도전 패드(320)가 형성될 수도 있음은 물론이다. 예를 들어, 아일랜드형의 제2 불순물 영역(104)들을 덮는 복수의 도전 패드(320)들이 형성될 수도 있다.
도 11은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 다른 단면도이다. 도 12는 도 11의 반도체 메모리 장치의 제1 불순물 영역 및 제2 불순물 영역을 설명하기 위한 개략적인 레이아웃도이다. 설명의 편의를 위해, 도 1 내지 도 8을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11 및 도 12를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 제1 불순물 영역(102)은 셀 어레이 영역(CAR) 및 확장 영역(EXT) 내에 형성될 수 있다. 예를 들어, 제1 불순물 영역(102)은 셀 어레이 영역(CAR) 및 확장 영역(EXT)에 걸쳐서 연장되는 판(plate)형의 불순물 영역일 수 있다.
몇몇 실시예에서, 제2 불순물 영역(104)은 평면적 관점에서 제1 불순물 영역(102)의 적어도 일부를 둘러쌀 수 있다. 예를 들어, 제2 불순물 영역(104)은 외부 영역(PA)의 셀 기판(100) 내에 형성될 수 있다.
몇몇 실시예에서, 제2 불순물 영역(104)은 제1 불순물 영역(102)의 측면을 따라 연장되는 라인(line)형의 불순물 영역을 포함할 수 있다. 예를 들어, 제2 불순물 영역(104)은 제1 방향(X)으로 연장되는 제1 라인형 불순물 영역(104x)들 및 제2 방향(Y)으로 연장되는 제2 라인형 불순물 영역(104y)들을 포함할 수 있다.
도 13은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 다른 단면도이다. 도 14는 도 13의 반도체 메모리 장치의 제1 불순물 영역 및 제2 불순물 영역을 설명하기 위한 개략적인 레이아웃도이다. 설명의 편의를 위해, 도 1 내지 도 12를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 13 및 도 14를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 제2 불순물 영역(104)은 셀 기판(100)의 제1 면(100a)에 인접할 수 있다. 예를 들어, 제2 불순물 영역(104)은 셀 기판(100)의 제1 면(100a)으로부터 셀 기판(100)의 내부를 향해 연장될 수 있다.
몇몇 실시예에서, 제2 불순물 영역(104)은 외부 영역(PA)의 셀 기판(100) 내에 형성될 수 있다. 이러한 제2 불순물 영역(104)은 몰드 구조체(MS1, MS2)로부터 노출될 수 있다. 즉, 제2 불순물 영역(104)은 제3 방향(Z)에서 몰드 구조체(MS1, MS2)와 중첩하지 않을 수 있다.
몇몇 실시예에서, 도전 패드(320)는 셀 기판(100)의 제1 면(100a) 상에 형성될 수 있다. 도전 패드(320)는 제2 불순물 영역(104)과 접속될 수 있다. 예를 들어, 도전 패드(320)는 제2 불순물 영역(104)을 덮을 수 있다.
몇몇 실시예에서, 소거 제어 컨택(325)은 셀 배선 구조체(180)와 제2 불순물 영역(104)을 연결할 수 있다. 소거 제어 컨택(325)은 예를 들어, 층간 절연막(140a, 140b) 내에서 제3 방향(Z)으로 연장되어 도전 패드(320)와 셀 배선 구조체(180)를 연결할 수 있다. 제2 불순물 영역(104)은 도전 패드(320) 및 소거 제어 컨택(325)을 통해 셀 배선 구조체(180)와 전기적으로 연결될 수 있다. 몇몇 실시예에서, 소거 제어 컨택(325)은 게이트 컨택(162)들과 동일 레벨에서 형성될 수 있다.
도 15는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 다른 단면도이다. 도 16은 도 15의 반도체 메모리 장치의 제1 불순물 영역 및 제2 불순물 영역을 설명하기 위한 개략적인 레이아웃도이다. 설명의 편의를 위해, 도 1 내지 도 14를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 15 및 도 16을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 제2 불순물 영역(104)은 서로 이격되는 아일랜드(island)형의 불순물 영역들을 포함할 수 있다.
예를 들어, 도 16에 도시된 것처럼, 제2 불순물 영역(104)은 서로 이격되는 복수의 아일랜드형 불순물 영역(104i)들을 포함할 수 있다.
몇몇 실시예에서, 제2 불순물 영역(104)은 셀 기판(100)의 제1 면(100a)에 인접할 수 있다. 몇몇 실시예에서, 제2 불순물 영역(104)은 외부 영역(PA)의 셀 기판(100) 내에 형성될 수 있다.
도 17은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 다른 단면도이다. 도 18은 도 17의 R2 영역을 설명하기 위한 확대도이다. 설명의 편의를 위해, 도 1 내지 도 16을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 17 및 도 18을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 채널 구조체(CH)는 제2 채널 패드(138)를 더 포함할 수 있다.
제2 채널 패드(138)는 반도체 패턴(130)의 일단과 접속되도록 형성될 수 있다. 제2 채널 패드(138)는 예를 들어, 불순물이 도핑된 폴리 실리콘 등을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제2 채널 패드(138)는 선택적 에피 성장(Selective Epitaxial Growth; SEG) 공정에 의해 형성되는 에피택셜 패턴일 수 있다.
몇몇 실시예에서, 제2 채널 패드(138)는 셀 기판(100)의 제1 면(100a)을 관통할 수 있다. 예를 들어, 제2 채널 패드(138)의 일단은 셀 기판(100) 내에 매립될 수 있다. 이러한 제2 채널 패드(138)는 셀 기판(100)과의 접촉 면적을 향상시킴으로써 접촉 저항을 개선할 수 있다.
몇몇 실시예에서, 제2 채널 패드(138)의 적어도 일부는 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n, SSL) 중 셀 기판(100)에 인접하는 게이트 전극과 수평 방향(예컨대, 제1 방향(X) 또는 제2 방향(Y))에서 중첩할 수 있다. 일례로, 제2 채널 패드(138)는 그라운드 선택 라인(GSL)과 수평 방향에서 중첩할 수 있다.
이하에서, 도 1 내지 도 38을 참조하여, 예시적인 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명한다.
도 19 내지 도 31은 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 18을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 19를 참조하면, 베이스 기판(100P) 상에 제1 예비 몰드(pMS1) 및 제1 예비 채널(pCH1)을 형성한다.
제1 예비 몰드(pMS1)는 베이스 기판(100P)의 전면 상에 형성될 수 있다. 제1 예비 몰드(pMS1)는 베이스 기판(100P) 상에 교대로 적층되는 복수의 제1 몰드 절연막(110)들 및 복수의 제1 몰드 희생막(112)들을 포함할 수 있다. 제1 몰드 희생막(112)은 제1 몰드 절연막(110)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 일례로, 제1 몰드 절연막(110)은 실리콘 산화막을 포함할 수 있고, 제1 몰드 희생막(112)은 실리콘 질화막을 포함할 수 있다.
확장 영역(EXT) 상의 제1 예비 몰드(pMS1)는 계단형으로 패터닝될 수 있다. 이에 따라, 확장 영역(EXT) 상의 제1 예비 몰드(pMS1)는 계단형으로 적층될 수 있다.
제1 예비 채널(pCH1)은 셀 어레이 영역(CA) 상의 제1 예비 몰드(pMS1)를 관통할 수 있다. 또한, 제1 예비 채널(pCH1)은 베이스 기판(100P)과 접속될 수 있다. 예를 들어, 베이스 기판(100P) 상에 제1 예비 몰드(pMS1)를 덮는 제1 층간 절연막(140a)이 형성될 수 있다. 제1 예비 채널(pCH1)은 제1 층간 절연막(140a) 및 제1 예비 채널(pCH1)을 관통하여 베이스 기판(100P)과 접속될 수 있다.
제1 예비 채널(pCH1)은 제1 몰드 절연막(110) 및 제1 몰드 희생막(112)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 일례로, 제1 예비 채널(pCH1)은 폴리 실리콘(poly Si)을 포함할 수 있다.
도 20을 참조하면, 제1 예비 몰드(pMS1) 상에 제2 예비 몰드(pMS2) 및 제2 예비 채널(pCH2)을 형성한다.
제2 예비 몰드(pMS2)는 제1 예비 몰드(pMS1) 상에 교대로 적층되는 복수의 제2 몰드 절연막(115)들 및 복수의 제2 몰드 희생막(117)들을 포함할 수 있다. 제2 예비 몰드(pMS2)를 형성하는 것은 제1 예비 몰드(pMS1)를 형성하는 것과 유사할 수 있으므로, 이하에서 자세한 설명은 생략한다.
제2 예비 채널(pCH2)은 셀 어레이 영역(CA) 상의 제2 예비 몰드(pMS2)를 관통할 수 있다. 또한, 제2 예비 채널(pCH2)은 제1 예비 채널(pCH1)과 접속될 수 있다. 제2 예비 채널(pCH2)을 형성하는 것은 제1 예비 채널(pCH1)을 형성하는 것과 유사할 수 있으므로, 이하에서 자세한 설명은 생략한다.
도 21을 참조하면, 채널 구조체(CH)를 형성한다.
예를 들어, 제1 예비 채널(pCH1) 및 제2 예비 채널(pCH2)이 선택적으로 제거될 수 있다. 이어서, 제1 예비 채널(pCH1) 및 제2 예비 채널(pCH2)이 제거된 영역을 대체하는 채널 구조체(CH)가 형성될 수 있다. 이를 통해, 셀 어레이 영역(CA) 상에 채널 구조체(CH)가 형성될 수 있다.
도 22를 참조하면, 워드 라인 절단 영역(WC)을 형성한다.
워드 라인 절단 영역(WC)은 제1 방향(예컨대, 도 3의 X)으로 연장되어 제1 예비 몰드(pMS1) 및 제2 예비 몰드(pMS2)를 절단할 수 있다.
도 23을 참조하면, 복수의 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n, SSL)을 형성한다.
예를 들어, 워드 라인 절단 영역(WC)에 의해 노출되는 몰드 희생막들(112, 117)이 선택적으로 제거될 수 있다. 이어서, 몰드 희생막들(112, 117)이 제거된 영역을 대체하는 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n, SSL)이 형성될 수 있다. 이를 통해, 복수의 제1 게이트 전극들(GSL, WL11~WL1n)을 포함하는 제1 몰드 구조체(MS1) 및 복수의 제2 게이트 전극들(WL21~WL2n, SSL)을 포함하는 제2 몰드 구조체(MS2)가 형성될 수 있다. 제1 몰드 구조체(MS1) 및 제2 몰드 구조체(MS2)가 형성된 후에, 워드 라인 절단 영역(WC)은 절연 물질로 채워질 수 있다.
도 24를 참조하면, 몰드 구조체(MS1, MS2) 상에 게이트 컨택(162), 비트 라인 컨택(182), 비트 라인(BL) 및 셀 배선 구조체(180)를 형성한다.
복수의 게이트 컨택(162)들은 복수의 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n, SSL)과 접속될 수 있다. 비트 라인(BL)은 제2 층간 절연막(140b) 상에 형성될 수 있다. 비트 라인(BL)은 비트 라인 컨택(182)을 통해 채널 구조체(CH)들과 전기적으로 연결될 수 있다. 셀 배선 구조체(180)는 비트 라인(BL) 및 게이트 컨택(162)들과 전기적으로 연결될 수 있다.
도 25 및 도 26을 참조하면, 주변 회로 구조체(PERI) 상에 셀 구조체(CELL)를 적층한다.
몇몇 실시예에서, 셀 구조체(CELL) 및 주변 회로 구조체(PERI)는 베이스 기판(100P)의 전면과 주변 회로 기판(200)의 전면이 대향하도록 적층될 수 있다. 예를 들어, 셀 배선 구조체(180)는 주변 회로 배선 구조체(260) 상에 적층될 수 있다.
일례로, 셀 구조체(CELL)의 최상부 금속층에 형성된 제1 본딩 금속(190)과 주변 회로 구조체(PERI)의 최상부 금속층에 형성된 제2 본딩 금속(290)은 본딩될 수 있다. 제1 본딩 금속(190) 및 제2 본딩 금속(290)이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있다. 그러나, 이는 예시적인 것일 뿐이며, 제1 본딩 금속(190) 및 제2 본딩 금속(290)은 알루미늄(Al) 또는 텅스텐(W) 등 다른 다양한 금속으로 형성될 수도 있음은 물론이다.
도 26 및 도 27을 참조하면, 반도체 패턴(130)의 일단을 노출시킨다.
예를 들어, 베이스 기판(100P)의 후면에 대한 평탄화 공정 또는 리세스 공정이 수행될 수 있다. 이를 통해, 베이스 기판(100P)의 적어도 일부가 제거되어 채널 구조체(CH)의 일단이 노출될 수 있다. 또한, 노출되는 채널 구조체(CH)의 정보 저장막(132)의 일부가 제거될 수 있다.
몇몇 실시예에서, 반도체 패턴(130)의 일단은 정보 저장막(132)의 일단보다 돌출될 수 있다. 몇몇 실시예에서, 정보 저장막(132)의 일단은 제1 몰드 절연막(110)의 표면과 공면에 배치될 수 있다.
도 28을 참조하면, 반도체 패턴(130)과 접속되는 셀 기판(100)을 형성한다.
예를 들어, 베이스 기판(100P)이 제거된 제1 몰드 절연막(110)의 표면 상에 증착될 수 있다. 셀 기판(100)은 채널 구조체(CH) 및 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n, SSL)이 배치되는 제1 면(100a) 및 제1 면(100a)과 반대되는 제2 면(100b)을 포함할 수 있다.
몇몇 실시예에서, 셀 기판(100)은 불순물을 포함하여 제1 도전형을 가질 수 있다. 예를 들어, 셀 기판(100)은 P형 불순물(예컨대, 붕소(B), 알루미늄(Al), 인듐(In) 또는 갈륨(Ga) 등)을 포함할 수 있다.
도 29를 참조하면, 셀 기판(100) 내에 제1 불순물 영역(102) 및 제2 불순물 영역(104)을 형성한다.
예를 들어, 셀 기판(100)의 제2 면(100b)에 대한 제1 이온 주입 공정이 수행될 수 있다. 이를 통해, 제2 면(100b)에 인접하는 셀 기판(100) 내에 제1 불순물 영역(102)이 형성될 수 있다. 제1 불순물 영역(102)은 상기 제1 도전형과 다른 제2 도전형을 가질 수 있다. 예를 들어, 제1 불순물 영역(102)은 P형인 셀 기판(100) 내에 고농도의 N형 불순물(예컨대, 인(P) 또는 비소(As) 등)이 이온 주입되어 형성될 수 있다.
또한, 예를 들어, 셀 기판(100)의 제2 면(100b)에 대한 제2 이온 주입 공정이 수행될 수 있다. 이를 통해, 제2 면(100b)에 인접하는 셀 기판(100) 내에 제2 불순물 영역(104)이 형성될 수 있다. 제2 불순물 영역(104)은 셀 기판(100)보다 높은 불순물 농도로 상기 제1 도전형을 가질 수 있다. 예를 들어, 제2 불순물 영역(104)은 P형인 셀 기판(100) 내에 고농도의 P형 불순물(예컨대, 붕소(B), 알루미늄(Al), 인듐(In) 또는 갈륨(Ga) 등)이 이온 주입되어 형성될 수 있다.
도 30을 참조하면, 셀 기판(100)의 제2 면(100b)에 대한 불순물 활성화(dopant activation) 공정을 수행한다.
상기 불순물 활성화 공정이 수행됨에 따라, 제1 불순물 영역(102) 및/또는 제2 불순물 영역(104)의 불순물이 활성화될 수 있다. 몇몇 실시예에서, 상기 불순물 활성화 공정은 레이저 어닐링(laser annealing) 공정을 포함할 수 있다. 상기 레이저 어닐링 공정을 이용하면, C2C 구조에서도(예컨대, 주변 회로 구조체(PERI) 상에 셀 구조체(CELL)를 적층한 후에도) 제1 불순물 영역(102) 및/또는 제2 불순물 영역(104)의 불순물을 활성화시킬 수 있다. 만일 일반적인 어닐링 공정이 수행된다면, 셀 배선 구조체(180) 및/또는 주변 회로 배선 구조체(260)의 상대적으로 낮은 녹는점으로 인해, C2C 구조의 반도체 메모리 장치가 손상될 수 있다. 이와 달리, 상기 레이저 어닐링 공정은 셀 기판(100)의 제2 면(100b)에 대해 국부적으로 수행될 수 있으므로, 셀 배선 구조체(180) 및/또는 주변 회로 배선 구조체(260)의 손상 없이 제1 불순물 영역(102) 및/또는 제2 불순물 영역(104)의 불순물을 활성화시킬 수 있다.
도 31을 참조하면, 셀 기판(100)의 제2 면(100b) 상에 소오스 플레이트(310), 도전 패드(320), 소오스 컨택(315) 및 소거 제어 컨택(325)을 형성한다.
소오스 플레이트(310)는 제1 불순물 영역(102)과 접속될 수 있다. 도전 패드(320)는 제2 불순물 영역(104)과 접속될 수 있다. 또한, 소오스 플레이트(310) 및 도전 패드(320)를 덮는 제3 층간 절연막(340)이 형성될 수 있다. 소오스 컨택(315)은 제3 층간 절연막(340) 내에서 제3 방향(Z)으로 연장되어 소오스 플레이트(310)와 접속될 수 있다. 소거 제어 컨택(325)은 제3 층간 절연막(340) 내에서 제3 방향(Z)으로 연장되어 도전 패드(320)와 접속될 수 있다.
몇몇 실시예에서, 셀 배선 구조체(180)와 접속되는 컨택 플러그(360)가 형성될 수 있다. 컨택 플러그(360)는 외부 영역(PA) 내에 형성될 수 있다. 컨택 플러그(360)는 예를 들어, 제3 방향(Z)으로 연장되어 제3 층간 절연막(340), 절연 기판(101), 제1 층간 절연막(140a) 및 제2 층간 절연막(140b)을 관통할 수 있다.
이어서, 도 4를 참조하면, 제3 층간 절연막(340) 상에 입출력 배선 구조체(380) 및 캡핑 절연막(342)을 형성한다. 이를 통해, 도 3 내지 도 8을 이용하여 상술한 반도체 메모리 장치가 제조될 수 있다.
도 32 내지 도 35는 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 다른 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 31을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 32를 참조하면, 베이스 기판(100P) 내에 제2 불순물 영역(104)을 형성한다.
예를 들어, 베이스 기판(100P)의 전면에 대한 이온 주입 공정이 수행될 수 있다. 이를 통해, 베이스 기판(100P)의 전면에 인접하는 제2 불순물 영역(104)이 형성될 수 있다. 제2 불순물 영역(104)은 베이스 기판(100P)보다 높은 불순물 농도로 상기 제1 도전형을 가질 수 있다. 예를 들어, 제2 불순물 영역(104)은 P형인 베이스 기판(100P) 내에 고농도의 P형 불순물(예컨대, 붕소(B), 알루미늄(Al), 인듐(In) 또는 갈륨(Ga) 등)이 이온 주입되어 형성될 수 있다.
몇몇 실시예에서, 제2 불순물 영역(104)은 외부 영역(PA)의 셀 기판(100) 내에 형성될 수 있다.
제2 불순물 영역(104)은 제1 예비 몰드(pMS1) 및 제1 예비 채널(pCH1)을 형성하기 전에 형성될 수도 있고, 제1 예비 몰드(pMS1) 및 제1 예비 채널(pCH1)을 형성한 후에 형성될 수도 있다.
몇몇 실시예에서, 베이스 기판(100P)의 전면 상에 도전 패드(320)가 형성될 수 있다. 도전 패드(320)는 제2 불순물 영역(104)과 접속될 수 있다.
도 33을 참조하면, 제2 불순물 영역(104)과 접속되는 소거 제어 컨택(325)을 형성한다.
예를 들어, 도 20 내지 도 23을 이용하여 상술한 단계들이 수행될 수 있다. 게이트 컨택(162) 및 소거 제어 컨택(325)이 형성될 수 있다. 소거 제어 컨택(325)은 예를 들어, 층간 절연막(140a, 140b) 내에서 제3 방향(Z)으로 연장되어 도전 패드(320)와 접속될 수 있다. 몇몇 실시예에서, 소거 제어 컨택(325)은 게이트 컨택(162)과 동일 레벨에서 형성될 수 있다.
이어서, 몰드 구조체(MS1, MS2) 상에 비트 라인 컨택(182), 비트 라인(BL) 및 셀 배선 구조체(180)가 형성될 수 있다. 게이트 컨택(162), 비트 라인 컨택(182), 비트 라인(BL) 및 셀 배선 구조체(180)를 형성하는 것은 도 24를 이용하여 상술한 것과 유사할 수 있으므로, 이하에서 자세한 설명은 생략한다.
도 34를 참조하면, 주변 회로 구조체(PERI) 상에 셀 구조체(CELL)를 적층한다.
주변 회로 구조체(PERI) 상에 셀 구조체(CELL)를 적층하는 것은, 도 25 및 도 26을 이용하여 상술한 것과 유사할 수 있으므로, 이하에서 자세한 설명은 생략한다. 셀 구조체(CELL)가 주변 회로 구조체(PERI) 상에 적층된 후에, 베이스 기판(100P)의 적어도 일부가 제거되어 셀 기판(100)을 형성할 수 있다. 예를 들어, 베이스 기판(100P)의 일부를 대체하는 절연 기판(101)이 형성될 수 있다. 이를 통해, 제2 불순물 영역(104)이 형성된 셀 기판(100)이 제공될 수 있다.
도 35를 참조하면, 셀 기판(100) 내에 제1 불순물 영역(102)을 형성한다.
제1 불순물 영역(102)을 형성하는 것은, 도 29를 이용하여 상술한 것과 유사할 수 있으므로, 이하에서 자세한 설명은 생략한다.
이어서, 도 31 및 도 4를 이용하여 상술한 단계들이 수행될 수 있다. 이를 통해, 도 11 및 도 12를 이용하여 상술한 반도체 메모리 장치가 제조될 수 있다.
도 36 내지 도 38은 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 다른 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 31을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 36은 도 20 이후의 단계를 설명하기 위한 중간 단계 도면이다.
도 36을 참조하면, 제2 채널 패드(138)를 포함하는 채널 구조체(CH)를 형성한다.
예를 들어, 제1 예비 채널(pCH1) 및 제2 예비 채널(pCH2)이 선택적으로 제거될 수 있다. 이어서, 선택적 에피 성장(Selective Epitaxial Growth; SEG) 공정에 의해 베이스 기판(100P)으로부터 성장되는 제2 채널 패드(138)가 형성될 수 있다. 이를 통해, 베이스 기판(100P)과 접속되는 제2 채널 패드(138)를 포함하는 채널 구조체(CH)가 형성될 수 있다.
도 37을 참조하면, 주변 회로 구조체(PERI) 상에 셀 구조체(CELL)를 적층한다.
예를 들어, 도 22 내지 도 26을 이용하여 상술한 단계들이 수행될 수 있다. 셀 구조체(CELL)가 주변 회로 구조체(PERI) 상에 적층된 후에, 베이스 기판(100P)의 적어도 일부가 제거되어 셀 기판(100)을 형성할 수 있다. 예를 들어, 베이스 기판(100P)의 일부를 대체하는 절연 기판(101)이 형성될 수 있다. 이를 통해, 제2 채널 패드(138)와 접속되는 셀 기판(100)이 제공될 수 있다.
도 38을 참조하면, 셀 기판(100) 내에 제1 불순물 영역(102) 및 제2 불순물 영역(104)을 형성한다.
제1 불순물 영역(102) 및 제2 불순물 영역(104)을 형성하는 것은, 도 28 내지 도 30을 이용하여 상술한 것과 유사할 수 있으므로, 이하에서 자세한 설명은 생략한다.
이어서, 도 31 및 도 4를 이용하여 상술한 단계들이 수행될 수 있다. 이를 통해, 도 17 및 도 18을 이용하여 상술한 반도체 메모리 장치가 제조될 수 있다.
이하에서, 도 1 내지 도 18, 도 39 내지 도 41을 참조하여, 예시적인 실시예들에 따른 반도체 메모리 장치를 포함하는 전자 시스템을 설명한다.
도 39는 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 예시적인 블록도이다. 도 40은 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 예시적인 사시도이다. 도 41은 도 40의 I-I를 따라 절단한 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 18을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 39를 참조하면, 몇몇 실시예에 따른 전자 시스템(1000)은 반도체 메모리 장치(1100) 및 반도체 메모리 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 메모리 장치(1100)들을 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 메모리 장치(1100)들을 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 메모리 장치(1100)는 비휘발성 메모리 장치(예컨대, NAND 플래쉬 메모리 장치)일 수 있으며, 예를 들어, 도 1 내지 도 18을 이용하여 상술한 반도체 메모리 장치일 수 있다. 반도체 메모리 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다.
제1 구조물(1100F)은 디코더 회로(1110; 예컨대, 도 1의 로우 디코더(33)), 페이지 버퍼(1120; 예컨대, 도 1의 페이지 버퍼(35)) 및 로직 회로(1130; 예컨대, 도 1의 제어 로직(37))를 포함하는 주변 회로 구조물일 수 있다. 제1 구조물(1100F)은 예를 들어, 도 1 내지 도 18을 이용하여 상술한 주변 회로 구조체(PERI)에 대응될 수 있다.
제2 구조물(1100S)은 도 2를 이용하여 상술한 공통 소오스 라인(CSL), 복수의 비트 라인(BL)들 및 복수의 셀 스트링(CSTR)들을 포함할 수 있다. 셀 스트링(CSTR)들은 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 그라운드 선택 라인(GSL)을 통해 디코더 회로(1110)에 연결될 수 있다. 또한, 셀 스트링(CSTR)들은 비트 라인(BL)들을 통해 페이지 버퍼(1120)에 연결될 수 있다. 제2 구조물(1100S)은 예를 들어, 도 1 내지 도 18을 이용하여 상술한 셀 구조체(CELL)에 대응될 수 있다.
몇몇 실시예에서, 공통 소오스 라인(CSL) 및 셀 스트링(CSTR)들은, 제1 구조물(1100F)로부터 제2 구조물(1100S)까지 연장되는 제1 연결 배선(1115)들을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 제1 연결 배선(1115)은 예를 들어, 도 1 내지 도 18을 이용하여 상술한 게이트 컨택(162)들에 대응될 수 있다. 즉, 게이트 컨택(162)들은 게이트 전극들(GSL, WL, SSL)과 디코더 회로(1110; 예컨대, 도 1의 로우 디코더(33))를 전기적으로 연결할 수 있다.
몇몇 실시예에서, 비트 라인(BL)들은 제2 연결 배선(1125)들을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다. 제2 연결 배선(1125)은 예를 들어, 도 1 내지 도 18을 이용하여 상술한 비트 라인 컨택(182)에 대응될 수 있다. 즉, 비트 라인 컨택(182)은 비트 라인(BL)들과 페이지 버퍼(1120; 예컨대, 도 1의 페이지 버퍼(35))를 전기적으로 연결할 수 있다.
반도체 메모리 장치(1100)는 로직 회로(1130; 예컨대, 도 1의 제어 로직(37))와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다. 연결 배선(1135)은 예를 들어, 도 1 내지 도 18을 이용하여 컨택 플러그(360)에 대응될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220) 및 호스트 인터페이스(1230)를 포함할 수 있다. 몇몇 실시예에서, 전자 시스템(1000)은 복수의 반도체 메모리 장치(1100)들을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 메모리 장치(1100)들을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 메모리 장치(1100)에 액세스할 수 있다. NAND 컨트롤러(1220)는 반도체 메모리 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 메모리 장치(1100)를 제어하기 위한 제어 명령, 반도체 메모리 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 메모리 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 메모리 장치(1100)를 제어할 수 있다.
도 40 및 도 41을 참조하면, 몇몇 실시예에 따른 전자 시스템은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 메인 컨트롤러(2002), 하나 이상의 반도체 패키지(2003) 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 메인 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 몇몇 실시예에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 몇몇 실시예에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 메인 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
메인 컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 메인 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)를 포함할 수 있다. 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)는 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)는 각각, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄 회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 39의 입출력 패드(1101)에 해당할 수 있다.
몇몇 실시예에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 몇몇 실시예에서, 각각의 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
몇몇 실시예에서, 메인 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 몇몇 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 메인 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 메인 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
몇몇 실시예에서, 패키지 기판(2100)은 인쇄 회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 40과 같이 전자 시스템(2000)의 메인 기판(2001)의 배선 패턴들(2005)에 연결될 수 있다.
몇몇 실시예에 따른 전자 시스템에서, 반도체 칩들(2200) 각각은 도 1 내지 도 18을 이용하여 상술한 반도체 메모리 장치를 포함할 수 있다. 예를 들어, 반도체 칩들(2200) 각각은 주변 회로 구조체(PERI) 및 주변 회로 구조체(PERI) 상에 적층되는 셀 구조체(CELL)를 포함할 수 있다. 예시적으로, 주변 회로 구조체(PERI)는 도 3 내지 8을 이용하여 상술한 주변 회로 기판(200) 및 주변 회로 배선 구조체(260)를 포함할 수 있다. 또한, 예시적으로, 셀 구조체(CELL)는 도 3 내지 도 8을 이용하여 상술한 셀 기판(100), 몰드 구조체(MS1, MS2), 채널 구조체(CH), 비트 라인(BL), 게이트 컨택(162), 제1 불순물 영역(102), 제2 불순물 영역(104), 소오스 플레이트(310), 소오스 컨택, 도전 패드(320) 및 소거 제어 컨택(325)을 포함할 수 있다. 주변 회로 구조체(PERI) 및 셀 구조체(CELL)는 제1 본딩 금속(190) 및 제2 본딩 금속(290)을 통해 상호 본딩될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 셀 기판
101: 절연 기판
102: 제1 불순물 영역 104: 제2 불순물 영역
110: 제1 몰드 절연막 115: 제2 몰드 절연막
130: 반도체 패턴 132: 정보 저장막
140a, 140b: 층간 절연막 142: 제1 배선간 절연막
180: 셀 배선 구조체 190: 제1 본딩 금속
200: 주변 회로 기판 240: 제2 배선간 절연막
260: 주변 회로 배선 구조체 290: 제2 본딩 금속
310: 소오스 플레이트 315: 소오스 컨택
320: 도전 패드 325: 소거 제어 컨택
360: 컨택 플러그 380: 입출력 배선 구조체
BL: 비트 라인 CAR: 셀 어레이 영역
CELL: 셀 구조체 CH: 채널 구조체
EXT: 확장 영역 GSL: 그라운드 선택 라인
MS1, MS2: 몰드 구조체 PA: 외부 영역
PERI: 주변 회로 구조체 SSL: 스트링 선택 라인
WC: 워드 라인 절단 영역 WL11~WL2n: 워드 라인들
102: 제1 불순물 영역 104: 제2 불순물 영역
110: 제1 몰드 절연막 115: 제2 몰드 절연막
130: 반도체 패턴 132: 정보 저장막
140a, 140b: 층간 절연막 142: 제1 배선간 절연막
180: 셀 배선 구조체 190: 제1 본딩 금속
200: 주변 회로 기판 240: 제2 배선간 절연막
260: 주변 회로 배선 구조체 290: 제2 본딩 금속
310: 소오스 플레이트 315: 소오스 컨택
320: 도전 패드 325: 소거 제어 컨택
360: 컨택 플러그 380: 입출력 배선 구조체
BL: 비트 라인 CAR: 셀 어레이 영역
CELL: 셀 구조체 CH: 채널 구조체
EXT: 확장 영역 GSL: 그라운드 선택 라인
MS1, MS2: 몰드 구조체 PA: 외부 영역
PERI: 주변 회로 구조체 SSL: 스트링 선택 라인
WC: 워드 라인 절단 영역 WL11~WL2n: 워드 라인들
Claims (20)
- 주변 회로 구조체; 및
상기 주변 회로 구조체 상에 적층되는 셀 구조체를 포함하되,
상기 셀 구조체는,
상기 주변 회로 구조체와 대향하는 제1 면 및 상기 제1 면과 반대되는 제2 면을 포함하며, 제1 도전형을 갖는 셀 기판과,
상기 셀 기판의 상기 제1 면 상에 차례로 적층되는 복수의 게이트 전극들과,
상기 복수의 게이트 전극들과 교차하며, 상기 셀 기판과 접속되는 채널 구조체와,
상기 제2 면에 인접하는 상기 셀 기판 내에, 상기 제1 도전형과 다른 제2 도전형을 갖는 제1 불순물 영역과,
상기 제1 불순물 영역으로부터 이격되는 상기 셀 기판 내에, 상기 셀 기판보다 높은 불순물 농도로 상기 제1 도전형을 갖는 제2 불순물 영역을 포함하는, 반도체 메모리 장치. - 제 1항에 있어서,
상기 셀 기판은, 복수의 상기 채널 구조체들이 배치되는 셀 어레이 영역과, 상기 복수의 게이트 전극들이 계단형으로 적층되는 확장 영역을 포함하고,
상기 제1 불순물 영역은 상기 셀 어레이 영역 내에 형성되고,
상기 제2 불순물 영역은 평면적 관점에서 상기 제1 불순물 영역의 적어도 일부를 둘러싸는, 반도체 메모리 장치. - 제 2항에 있어서,
상기 제2 불순물 영역은 상기 확장 영역 내에 형성되는, 반도체 메모리 장치. - 제 1항에 있어서,
상기 제2 불순물 영역은 상기 셀 기판의 상기 제2 면에 인접하는, 반도체 메모리 장치. - 제 1항에 있어서,
상기 셀 기판의 상기 제2 면 상에, 상기 제1 불순물 영역을 덮는 소오스 플레이트; 및
상기 소오스 플레이트와 접속되는 소오스 컨택을 더 포함하는, 반도체 메모리 장치. - 제 1항에 있어서,
상기 셀 기판의 상기 제2 면 상에, 상기 제2 불순물 영역과 접속되는 소거 제어 컨택을 더 포함하는, 반도체 메모리 장치. - 제 6항에 있어서,
상기 셀 기판의 상기 제2 면 상에, 상기 제2 불순물 영역을 덮는 도전 패드를 더 포함하되,
상기 소거 제어 컨택은 상기 도전 패드와 접속되는, 반도체 메모리 장치. - 제 1항에 있어서,
상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형인, 반도체 메모리 장치. - 제 1항에 있어서,
상기 채널 구조체는, 상기 복수의 게이트 전극들과 교차하며 상기 셀 기판과 접속되는 반도체 패턴과, 각각의 상기 게이트 전극들과 상기 반도체 패턴 사이에 개재되는 정보 저장막을 포함하는, 반도체 메모리 장치. - 제 9항에 있어서,
상기 반도체 패턴은 상기 셀 기판의 상기 제1 면을 관통하여 그 일단이 상기 셀 기판 내에 매립되고, 상기 정보 저장막은 상기 셀 기판의 상기 제1 면 상에 배치되는, 반도체 메모리 장치. - 주변 회로 구조체 및 상기 주변 회로 구조체 상에 적층되는 셀 구조체를 포함하는 반도체 메모리 장치로,
상기 주변 회로 구조체는:
주변 회로 기판;
상기 주변 회로 기판 상의 주변 회로 소자; 및
상기 주변 회로 소자와 전기적으로 연결되는 주변 회로 배선 구조체를 포함하고,
상기 셀 구조체는:
상기 주변 회로 구조체와 대향하는 제1 면 및 상기 제1 면과 반대되는 제2 면을 포함하는, P형의 셀 기판;
상기 셀 기판의 상기 제1 면 상에, 차례로 적층되는 복수의 게이트 전극들을 포함하는 몰드 구조체;
상기 셀 기판의 상기 제1 면과 교차하는 수직 방향으로 각각 연장되어 상기 몰드 구조체를 관통하며, 상기 셀 기판과 각각 접속되는 복수의 채널 구조체들;
상기 주변 회로 구조체와 상기 몰드 구조체 사이에, 상기 채널 구조체와 접속되는 비트 라인;
상기 몰드 구조체 상에, 상기 복수의 게이트 전극들과 접속되는 복수의 게이트 컨택들;
상기 비트 라인 및 상기 복수의 게이트 컨택들과 전기적으로 연결되며, 상기 주변 회로 배선 구조체 상에 본딩되는 셀 배선 구조체;
상기 제2 면에 인접하는 상기 셀 기판 내에, 상기 수직 방향에서 상기 복수의 채널 구조체들과 중첩하는, N형의 제1 불순물 영역; 및
상기 셀 기판 내에, 평면적 관점에서 상기 제1 불순물 영역의 적어도 일부를 둘러싸며, 상기 셀 기판보다 높은 불순물 농도를 갖는, P형의 제2 불순물 영역을 포함하는, 반도체 메모리 장치. - 제 11항에 있어서,
상기 제2 불순물 영역은 상기 수직 방향에서 상기 복수의 채널 구조체들과 비중첩하는, 반도체 메모리 장치. - 제 11항에 있어서,
상기 제2 불순물 영역은, 상기 제1 불순물 영역의 측면을 따라 연장되는 라인(line)형 불순물 영역을 포함하는, 반도체 메모리 장치. - 제 11항에 있어서,
상기 제2 불순물 영역은, 서로 이격되어 상기 제1 불순물 영역의 측면을 따라 배열되는 복수의 아일랜드(island)형 불순물 영역들을 포함하는, 반도체 메모리 장치. - 제 11항에 있어서,
상기 셀 기판의 상기 제2 면 상에, 상기 제1 불순물 영역 및 상기 제2 불순물 영역과 전기적으로 연결되는 입출력 배선 구조체를 더 포함하는, 반도체 메모리 장치. - 제 15항에 있어서,
상기 셀 기판의 상기 제2 면 상에, 상기 제1 불순물 영역을 덮는 소오스 플레이트; 및
상기 수직 방향으로 연장되어, 상기 입출력 배선 구조체와 상기 소오스 플레이트를 연결하는 소오스 컨택을 더 포함하는, 반도체 메모리 장치. - 제 15항에 있어서,
상기 수직 방향으로 연장되어, 상기 셀 배선 구조체와 상기 입출력 배선 구조체를 연결하는 컨택 플러그를 더 포함하는, 반도체 메모리 장치. - 메인 기판;
상기 메인 기판 상에, 주변 회로 구조체 및 상기 주변 회로 구조체 상에 적층되는 셀 구조체를 포함하는 반도체 메모리 장치; 및
상기 메인 기판 상에, 상기 반도체 메모리 장치와 전기적으로 연결되는 컨트롤러를 포함하되,
상기 셀 구조체는,
상기 주변 회로 구조체와 대향하는 제1 면 및 상기 제1 면과 반대되는 제2 면을 포함하며, 제1 도전형을 갖는 셀 기판과,
상기 셀 기판의 상기 제1 면 상에 차례로 적층되는 복수의 게이트 전극들과,
상기 복수의 게이트 전극들과 교차하며, 상기 셀 기판과 접속되는 채널 구조체와,
상기 제2 면에 인접하는 상기 셀 기판 내에, 상기 제1 도전형과 다른 제2 도전형을 갖는 제1 불순물 영역과,
상기 제1 불순물 영역으로부터 이격되는 상기 셀 기판 내에, 상기 셀 기판보다 높은 불순물 농도로 상기 제1 도전형을 갖는 제2 불순물 영역을 포함하는, 전자 시스템. - 서로 반대되는 제1 면 및 제2 면을 포함하며, 제1 도전형을 갖는 셀 기판을 제공하고,
상기 셀 기판의 상기 제1 면 상에, 차례로 적층되는 복수의 게이트 전극들을 포함하는 몰드 구조체를 형성하고,
상기 복수의 게이트 전극들과 교차하며, 상기 셀 기판과 접속되는 채널 구조체를 형성하고,
상기 몰드 구조체 상에, 셀 배선 구조체를 형성하고,
주변 회로 구조체 상에 상기 셀 배선 구조체를 본딩하고,
상기 제2 면에 인접하는 상기 셀 기판 내에, 상기 제1 도전형과 다른 제2 도전형을 갖는 제1 불순물 영역을 형성하고,
상기 제1 불순물 영역으로부터 이격되는 상기 셀 기판 내에, 상기 셀 기판보다 높은 불순물 농도로 상기 제1 도전형을 갖는 제2 불순물 영역을 형성하는 것을 포함하는, 반도체 메모리 장치의 제조 방법. - 베이스 기판 상에, 차례로 적층되는 복수의 게이트 전극들을 포함하는 몰드 구조체를 형성하고,
상기 복수의 게이트 전극들과 교차하며, 상기 베이스 기판과 접속되는 채널 구조체를 형성하고,
상기 베이스 기판의 적어도 일부를 제거하여 상기 채널 구조체의 일단을 노출시키고,
상기 채널 구조체의 일단과 접속되며 제1 도전형을 갖는 셀 기판을 형성하되, 상기 셀 기판은 상기 몰드 구조체가 배치되는 제1 면 및 상기 제1 면과 반대되는 제2 면을 포함하고,
상기 셀 기판의 상기 제2 면에 대한 제1 이온 주입 공정을 수행하여, 상기 제2 면에 인접하는 상기 셀 기판 내에 상기 제1 도전형과 다른 제2 도전형을 갖는 제1 불순물 영역을 형성하고,
상기 셀 기판의 상기 제2 면에 대한 제2 이온 주입 공정을 수행하여, 상기 제2 면에 인접하는 상기 셀 기판 내에 상기 셀 기판보다 높은 불순물 농도로 상기 제1 도전형을 갖는 제2 불순물 영역을 형성하고,
상기 셀 기판의 상기 제2 면에 대한 레이저 어닐링 공정을 수행하는 것을 포함하는, 반도체 메모리 장치의 제조 방법.
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