KR20230067175A - 반도체 메모리 장치, 그의 제조 방법 및 그를 포함하는 전자 시스템 - Google Patents

반도체 메모리 장치, 그의 제조 방법 및 그를 포함하는 전자 시스템 Download PDF

Info

Publication number
KR20230067175A
KR20230067175A KR1020210153001A KR20210153001A KR20230067175A KR 20230067175 A KR20230067175 A KR 20230067175A KR 1020210153001 A KR1020210153001 A KR 1020210153001A KR 20210153001 A KR20210153001 A KR 20210153001A KR 20230067175 A KR20230067175 A KR 20230067175A
Authority
KR
South Korea
Prior art keywords
ground
mold
memory device
semiconductor memory
cell
Prior art date
Application number
KR1020210153001A
Other languages
English (en)
Inventor
오민재
김익수
라상호
임지운
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210153001A priority Critical patent/KR20230067175A/ko
Priority to US17/828,580 priority patent/US20230146542A1/en
Priority to CN202211374621.7A priority patent/CN116113241A/zh
Publication of KR20230067175A publication Critical patent/KR20230067175A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/312—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with a bit line higher than the capacitor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Element Separation (AREA)

Abstract

공정 난이도 및 불량이 개선되어 수율이 향상된 반도체 메모리 장치, 그의 제조 방법 및 그를 포함하는 전자 시스템이 제공된다. 셀 기판, 셀 기판 상에 적층되는 복수의 게이트 전극들을 포함하는 몰드 구조체로, 게이트 전극들은 차례로 적층되는 제1 그라운드 선택 라인, 제2 그라운드 선택 라인 및 복수의 워드 라인들을 포함하는 몰드 구조체, 셀 기판의 상면과 교차하는 수직 방향으로 연장되어 몰드 구조체를 관통하는 채널 구조체, 셀 기판의 상면과 평행한 제1 방향으로 연장되어 몰드 구조체를 부분적으로 절단하는 부분 분리 영역, 및 제1 방향에서 인접하는 2개의 부분 분리 영역들을 연결하며, 수직 방향으로 연장되어 제1 그라운드 선택 라인 및 제2 그라운드 선택 라인을 관통하는 그라운드 분리 구조체, 그라운드 분리 구조체의 폭은 셀 기판으로부터 멀어짐에 따라 증가한다.

Description

반도체 메모리 장치, 그의 제조 방법 및 그를 포함하는 전자 시스템{SEMICONDUCTOR MEMORY DEVICE, METHOD FOR FABRICATING THE SAME AND ELECTRONIC SYSTEM INCLUDING THE SAME}
본 발명은 반도체 메모리 장치, 그의 제조 방법 및 그를 포함하는 전자 시스템에 관한 것이다. 보다 구체적으로, 본 발명은 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치, 그의 제조 방법 및 그를 포함하는 전자 시스템에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 메모리 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우 그 집적도가 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다.
2차원 또는 평면적 반도체 메모리 장치의 경우 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되므로, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 그러나, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 장치들이 제안되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 공정 난이도 및 불량이 개선되어 수율이 향상된 반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 불량이 개선되어 수율이 향상된 반도체 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 불량이 개선되어 수율이 향상된 반도체 메모리 장치를 포함하는 전자 시스템을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제들을 달성하기 위한 몇몇 실시예에 따른 반도체 메모리 장치는, 셀 기판, 셀 기판 상에 적층되는 복수의 게이트 전극들을 포함하는 몰드 구조체로, 게이트 전극들은 차례로 적층되는 제1 그라운드 선택 라인, 제2 그라운드 선택 라인 및 복수의 워드 라인들을 포함하는 몰드 구조체, 셀 기판의 상면과 교차하는 수직 방향으로 연장되어 몰드 구조체를 관통하는 채널 구조체, 셀 기판의 상면과 평행한 제1 방향으로 연장되어 몰드 구조체를 부분적으로 절단하는 부분 분리 영역, 및 제1 방향에서 인접하는 2개의 부분 분리 영역들을 연결하며, 수직 방향으로 연장되어 제1 그라운드 선택 라인 및 제2 그라운드 선택 라인을 관통하는 그라운드 분리 구조체, 그라운드 분리 구조체의 폭은 셀 기판으로부터 멀어짐에 따라 증가한다.
상기 기술적 과제들을 달성하기 위한 몇몇 실시예에 따른 반도체 메모리 장치는, 셀 기판, 셀 기판 상에 교대로 적층되는 몰드 절연막들 및 게이트 전극들을 포함하는 몰드 구조체로, 게이트 전극들은 차례로 적층되는 제1 그라운드 선택 라인, 제2 그라운드 선택 라인, 복수의 워드 라인들 및 스트링 선택 라인을 포함하는 몰드 구조체, 몰드 구조체를 관통하여 각각의 게이트 전극들과 교차하는 채널 구조체, 셀 기판의 상면과 평행한 제1 방향으로 연장되어 몰드 구조체를 부분적으로 절단하는 부분 분리 영역, 및 셀 기판의 상면과 평행하며 제1 방향과 교차하는 제2 방향으로 연장되고, 채널 구조체와 접속되는 비트 라인을 포함하되, 몰드 구조체는 부분 분리 영역에 의해 분리되는 제1 셀 블록 및 제2 셀 블록과, 제1 셀 블록과 제2 셀 블록을 연결하는 브리지 영역을 포함하고, 제1 그라운드 선택 라인은, 제1 그라운드 선택 라인의 브리지 영역이 제거되어 형성되는 제1 절단 개구를 포함하고, 제2 그라운드 선택 라인은, 제2 그라운드 선택 라인의 브리지 영역이 제거되어 형성되며 제1 절단 개구보다 큰 제2 절단 개구를 포함한다.
상기 기술적 과제들을 달성하기 위한 몇몇 실시예에 따른 전자 시스템은, 메인 기판, 메인 기판 상의 반도체 메모리 장치, 및 메인 기판 상에, 반도체 메모리 장치와 전기적으로 연결되는 컨트롤러를 포함하되, 반도체 메모리 장치는, 셀 기판과, 셀 기판 상에 적층되며 각각 컨트롤러와 연결되는 복수의 게이트 전극들을 포함하는 몰드 구조체와, 셀 기판의 상면과 교차하는 수직 방향으로 연장되어 몰드 구조체를 관통하는 채널 구조체와, 제1 방향으로 연장되어 몰드 구조체를 부분적으로 절단하는 부분 분리 영역과, 제1 방향과 교차하는 제2 방향으로 연장되며 채널 구조체와 컨트롤러를 연결하는 비트 라인을 포함하고, 몰드 구조체는 부분 분리 영역에 의해 분리되는 제1 셀 블록 및 제2 셀 블록과, 제1 셀 블록과 제2 셀 블록을 연결하는 브리지 영역을 포함하고, 게이트 전극들은 차례로 적층되는 제1 그라운드 선택 라인, 제2 그라운드 선택 라인 및 복수의 워드 라인들을 포함하고, 제1 그라운드 선택 라인은, 제1 그라운드 선택 라인의 브리지 영역이 제거되어 형성되는 제1 절단 개구를 포함하고, 제2 그라운드 선택 라인은, 제2 그라운드 선택 라인의 브리지 영역이 제거되어 형성되며 제1 절단 개구보다 큰 제2 절단 개구를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 블록도이다.
도 2는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 회로도이다.
도 3은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 4는 도 3의 A-A를 따라 절단한 단면도이다.
도 5는 도 4의 R1 영역을 설명하기 위한 확대도이다.
도 6은 도 3의 B-B를 따라 절단한 단면도이다.
도 7은 도 3의 C-C를 따라 절단한 단면도이다.
도 8a 및 도 8b는 도 7의 R2 영역을 설명하기 위한 다양한 확대도들이다.
도 9는 도 7의 R2 영역을 설명하기 위한 개념도이다.
도 10은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 단면도이다.
도 11은 도 10의 R1 영역을 설명하기 위한 확대도이다.
도 12는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 단면도이다.
도 13 내지 도 32는 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 33 내지 도 36은 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 37 내지 도 40은 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 41은 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 예시적인 블록도이다.
도 42는 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 예시적인 사시도이다.
도 43은 도 42의 I-I를 따라 절단한 개략적인 단면도이다.
이하에서, 도 1 내지 도 12를 참조하여, 예시적인 실시예들에 따른 반도체 메모리 장치를 설명한다.
도 1은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 블록도이다.
도 1을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함한다.
메모리 셀 어레이(20)는 복수의 메모리 셀 블록들(BLK1~BLKn)을 포함할 수 있다. 각각의 메모리 셀 블록들(BLK1~BLKn)은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(20)는 비트 라인(BL), 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 그라운드 선택 라인(GSL)을 통해 주변 회로(30)에 연결될 수 있다. 구체적으로, 메모리 셀 블록들(BLK1~BLKn)은 워드 라인(WL), 스트링 선택 라인(SSL) 및 그라운드 선택 라인(GSL)을 통해 로우 디코더(33)에 연결될 수 있다. 또한, 메모리 셀 블록들(BLK1~BLKn)은 비트 라인(BL)을 통해 페이지 버퍼(35)에 연결될 수 있다.
주변 회로(30)는 반도체 메모리 장치(10)의 외부로부터 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 메모리 장치(10)의 외부의 장치와 데이터(DATA)를 송수신할 수 있다. 주변 회로(30)는 제어 로직(37), 로우 디코더(33) 및 페이지 버퍼(35)를 포함할 수 있다. 도시되지 않았으나, 주변 회로(30)는 입출력 회로, 반도체 메모리 장치(10)의 동작에 필요한 다양한 전압들을 생성하는 전압 생성 회로, 및 메모리 셀 어레이(20)로부터 독출된 데이터(DATA)의 오류를 정정하기 위한 오류 정정 회로 등 다양한 서브 회로들을 더 포함할 수도 있다.
제어 로직(37)은 로우 디코더(33), 상기 입출력 회로 및 상기 전압 생성 회로에 연결될 수 있다. 제어 로직(37)은 반도체 메모리 장치(10)의 전반적인 동작을 제어할 수 있다. 제어 로직(37)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(10) 내에서 사용되는 각종 내부 제어 신호들을 생성할 수 있다. 예를 들어, 제어 로직(37)은 프로그램(program) 동작 또는 소거(erase) 동작 등의 메모리 동작 수행 시 워드 라인(WL) 및 비트 라인(BL)으로 제공되는 전압 레벨을 조절할 수 있다.
로우 디코더(33)는 어드레스(ADDR)에 응답하여 복수의 메모리 셀 블록들(BLK1~BLKn) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 셀 블록들(BLK1~BLKn)의 적어도 하나의 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 그라운드 선택 라인(GSL)을 선택할 수 있다. 또한, 로우 디코더(33)는 선택된 메모리 셀 블록들(BLK1~BLKn)의 워드 라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.
페이지 버퍼(35)는 비트 라인(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼(35)는 기입 드라이버(writer driver) 또는 감지 증폭기(sense amplifier)로 동작할 수 있다. 구체적으로, 프로그램 동작 수행 시, 페이지 버퍼(35)는 기입 드라이버로 동작하여 메모리 셀 어레이(20)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트 라인(BL)에 인가할 수 있다. 한편, 독출 동작 수행 시, 페이지 버퍼(35)는 감지 증폭기로 동작하여 메모리 셀 어레이(20)에 저장된 데이터(DATA)를 감지할 수 있다.
도 2는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 회로도이다.
도 2를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치의 메모리 셀 어레이(예컨대, 도 1의 20)는 공통 소오스 라인(CSL), 복수의 비트 라인(BL)들 및 복수의 셀 스트링(CSTR)들을 포함한다.
공통 소오스 라인(CSL)은 제1 방향(X)으로 연장될 수 있다. 몇몇 실시예에서, 복수의 공통 소오스 라인(CSL)들은 2차원적으로 배열될 수 있다. 예를 들어, 복수의 공통 소오스 라인(CSL)들은 서로 이격되어 각각 제1 방향(X)으로 연장될 수 있다. 공통 소오스 라인(CSL)들에는 전기적으로 동일한 전압이 인가될 수도 있고, 또는 서로 다른 전압이 인가되어 별개로 제어될 수도 있다.
복수의 비트 라인(BL)들은 2차원적으로 배열될 수 있다. 예를 들어, 비트 라인(BL)들은 서로 이격되어 제1 방향(X)과 교차하는 제2 방향(Y)으로 각각 연장될 수 있다. 각각의 비트 라인(BL)들에는 복수의 셀 스트링(CSTR)들이 병렬로 연결될 수 있다. 셀 스트링(CSTR)들은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 비트 라인(BL)들과 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링(CSTR)들이 배치될 수 있다.
각각의 셀 스트링(CSTR)들은 공통 소오스 라인(CSL)에 접속되는 그라운드 선택 트랜지스터(GST), 비트 라인(BL)에 접속되는 스트링 선택 트랜지스터(SST) 및 그라운드 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 각각의 메모리 셀 트랜지스터들(MCT)은 데이터 저장 소자(data storage element)를 포함할 수 있다. 그라운드 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소오스 라인(CSL)은 그라운드 선택 트랜지스터(GST)들의 소오스들에 공통으로 연결될 수 있다. 또한, 공통 소오스 라인(CSL)과 비트 라인(BL) 사이에는 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL11~WL1n, WL21~WL2n) 및 스트링 선택 라인(SSL)이 배치될 수 있다. 그라운드 선택 라인(GSL)은 그라운드 선택 트랜지스터(GST)의 게이트 전극으로 사용될 수 있고, 워드 라인들(WL11~WL1n, WL21~WL2n)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극으로 사용될 수 있고, 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터(SST)의 게이트 전극으로 사용될 수 있다.
몇몇 실시예에서, 공통 소오스 라인(CSL)과 그라운드 선택 트랜지스터(GST) 사이에 소거 제어 트랜지스터(ECT)가 배치될 수 있다. 공통 소오스 라인(CSL)은 소거 제어 트랜지스터(ECT)들의 소오스들에 공통으로 연결될 수 있다. 또한, 공통 소오스 라인(CSL)과 그라운드 선택 라인(GSL) 사이에는 소거 제어 라인(ECL)이 배치될 수 있다. 소거 제어 라인(ECL)은 소거 제어 트랜지스터(ECT)의 게이트 전극으로 사용될 수 있다. 소거 제어 트랜지스터(ECT)들은 게이트 유도 드레인 누설(GIDL; Gate Induced Drain Leakage)을 발생시켜 상기 메모리 셀 어레이의 소거 동작을 수행할 수 있다.
도 3은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 4는 도 3의 A-A를 따라 절단한 단면도이다. 도 5는 도 4의 R1 영역을 설명하기 위한 확대도이다. 도 6은 도 3의 B-B를 따라 절단한 단면도이다. 도 7은 도 3의 C-C를 따라 절단한 단면도이다. 도 8a 및 도 8b는 도 7의 R2 영역을 설명하기 위한 다양한 확대도들이다. 도 9는 도 7의 R2 영역을 설명하기 위한 개념도이다.
도 3 내지 도 9를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 포함한다.
메모리 셀 영역(CELL)은 셀 기판(100), 절연 기판(101), 몰드 구조체(MS1, MS2), 층간 절연막(140a, 140b), 채널 구조체(CH), 블록 분리 영역(WCf), 제1 부분 분리 영역(WC1), 제2 부분 분리 영역(WC2), 절단 개구(GC), 스트링 분리 구조체(SC), 비트 라인(BL), 셀 컨택(162), 소오스 컨택(164), 관통 비아(166) 및 제1 배선 구조체(180)를 포함할 수 있다.
셀 기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 셀 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 혹은 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등을 포함할 수도 있다. 몇몇 실시예에서, 셀 기판(100)은 불순물을 포함할 수 있다. 예를 들어, 셀 기판(100)은 n형 불순물(예컨대, 인(P), 비소(As) 등)을 포함할 수 있다.
셀 기판(100)은 셀 어레이 영역(CAR) 및 확장 영역(EXT)을 포함할 수 있다.
셀 어레이 영역(CAR)에는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(예컨대, 도 1의 20)가 형성될 수 있다. 예를 들어, 셀 어레이 영역(CAR)에는 후술되는 채널 구조체(CH), 비트 라인(BL) 및 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2) 등이 배치될 수 있다. 이하의 설명에서, 상기 메모리 셀 어레이가 배치되는 셀 기판(100)의 표면은 셀 기판(100)의 전면(front side)으로 지칭될 수 있다. 반대로, 셀 기판(100)의 전면과 반대되는 셀 기판(100)의 표면은 셀 기판(100)의 후면(back side)으로 지칭될 수 있다.
확장 영역(EXT)은 셀 어레이 영역(CAR)의 주변에 배치될 수 있다. 확장 영역(EXT)에는 후술되는 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2)이 계단형으로 적층될 수 있다.
몇몇 실시예에서, 셀 기판(100)은 관통 영역(THR)을 더 포함할 수 있다. 관통 영역(THR)은 셀 어레이 영역(CAR) 및 확장 영역(EXT)의 내측에 배치되거나, 셀 어레이 영역(CAR) 및 확장 영역(EXT)의 외측에 배치될 수 있다. 관통 영역(THR)에는 후술되는 관통 비아(166)가 배치될 수 있다.
절연 기판(101)은 확장 영역(EXT)의 셀 기판(100) 내에 형성될 수 있다. 절연 기판(101)은 확장 영역(EXT)의 셀 기판(100) 내에 절연 영역을 형성할 수 있다. 절연 기판(101)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 탄화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 절연 기판(101)은 관통 영역(THR)의 셀 기판(100) 내에 형성될 수도 있다.
절연 기판(101)의 하면은 셀 기판(100)의 하면과 공면 상에 배치되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 절연 기판(101)의 하면은 셀 기판(100)의 하면보다 낮을 수도 있다.
몰드 구조체(MS1, MS2)는 셀 기판(100)의 전면 상에 형성될 수 있다. 몰드 구조체(MS1, MS2)는 셀 기판(100) 상에 적층되는 복수의 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2) 및 복수의 몰드 절연막들(110, 115)을 포함할 수 있다. 각각의 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2) 및 각각의 몰드 절연막들(110, 115)은 셀 기판(100)의 전면과 평행하게 연장되는 층상 구조일 수 있다. 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2)은 몰드 절연막들(110, 115)에 의해 상호 이격되어 셀 기판(100) 상에 차례로 적층될 수 있다.
몇몇 실시예에서, 몰드 구조체(MS1, MS2)는 셀 기판(100) 상에 차례로 적층되는 제1 몰드 구조체(MS1) 및 제2 몰드 구조체(MS2)를 포함할 수 있다.
제1 몰드 구조체(MS1)는 셀 기판(100) 상에 교대로 적층되는 제1 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n) 및 제1 몰드 절연막(110)들을 포함할 수 있다. 몇몇 실시예에서, 제1 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n)은 셀 기판(100) 상에 차례로 적층되는 소거 제어 라인(ECL), 그라운드 선택 라인(GSL1, GSL2) 및 복수의 제1 워드 라인들(WL11~WL1n)을 포함할 수 있다. 그라운드 선택 라인(GSL1, GSL2)은 차례로 적층되는 제1 그라운드 선택 라인(GSL1) 및 제2 그라운드 선택 라인(GSL2)을 포함할 수 있다. 제1 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n)은 2개의 그라운드 선택 라인(GSL1, GSL2)을 포함하는 것만이 도시되었으나 이는 예시적인 것일 뿐이며, 제1 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n)은 3개 이상의 그라운드 선택 라인을 포함할 수도 있음은 물론이다. 다른 몇몇 실시예에서, 소거 제어 라인(ECL)은 생략될 수도 있다.
제2 몰드 구조체(MS2)는 제1 몰드 구조체(MS1) 상에 교대로 적층되는 제2 게이트 전극들(WL21~WL2n, SSL1, SSL2) 및 제2 몰드 절연막(115)들을 포함할 수 있다. 몇몇 실시예에서, 제2 게이트 전극들(WL21~WL2n, SSL1, SSL2)은 제1 몰드 구조체(MS1) 상에 차례로 적층되는 복수의 제2 워드 라인들(WL21~WL2n) 및 스트링 선택 라인(SSL1, SSL2)을 포함할 수 있다. 스트링 선택 라인(SSL1, SSL2)은 차례로 적층되는 제1 스트링 선택 라인(SSL1) 및 제2 스트링 선택 라인(SSL2)을 포함할 수 있다. 제2 게이트 전극들(WL21~WL2n, SSL1, SSL2)은 2개의 스트링 선택 라인(SSL1, SSL2)을 포함하는 것만이 도시되었으나 이는 예시적인 것일 뿐이며, 제2 게이트 전극들(WL21~WL2n, SSL1, SSL2)은 3개 이상의 스트링 선택 라인을 포함할 수도 있음은 물론이다.
게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2)은 각각 도전 물질, 예를 들어, 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속이나 실리콘과 같은 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몰드 절연막들(110, 115)은 각각 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 관통 영역(THR)의 몰드 구조체(MS1, MS2)는 셀 기판(100) 및/또는 절연 기판(101) 상에 교대로 적층되는 복수의 몰드 희생막들(112, 117) 및 복수의 몰드 절연막들(110, 115)을 포함할 수 있다. 각각의 몰드 희생막들(112, 117) 및 각각의 몰드 절연막들(110, 115)은 셀 기판(100)의 상면과 평행하게 연장되는 층상 구조일 수 있다. 몰드 희생막들(112, 117)은 몰드 절연막들(110, 115)에 의해 상호 이격되어 셀 기판(100) 상에 차례로 적층될 수 있다.
몇몇 실시예에서, 관통 영역(THR)의 제1 몰드 구조체(MS1)는 셀 기판(100) 상에 교대로 적층되는 제1 몰드 희생막(112)들 및 제1 몰드 절연막(110)들을 포함할 수 있고, 관통 영역(THR)의 제2 몰드 구조체(MS2)는 제1 몰드 구조체(MS1) 상에 교대로 적층되는 제2 몰드 희생막(117)들 및 제2 몰드 절연막(115)들을 포함할 수 있다.
몰드 희생막들(112, 117)은 각각 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 몰드 희생막들(112, 117)은 몰드 절연막들(110, 115)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 일례로, 몰드 절연막들(110, 115)은 실리콘 산화물을 포함할 수 있고, 몰드 희생막들(112, 117)은 실리콘 질화물을 포함할 수 있다.
층간 절연막(140a, 140b)은 셀 기판(100) 상에 형성되어 몰드 구조체(MS1, MS2)를 덮을 수 있다. 몇몇 실시예에서, 층간 절연막(140a, 140b)은 셀 기판(100) 상에 차례로 적층되는 제1 층간 절연막(140a) 및 제2 층간 절연막(140b)을 포함할 수 있다. 제1 층간 절연막(140a)은 제1 몰드 구조체(MS1)를 덮을 수 있고, 제2 층간 절연막(140b)은 제2 몰드 구조체(MS2)를 덮을 수 있다. 층간 절연막(140a, 140b)은 예를 들어, 실리콘 산화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
채널 구조체(CH)는 셀 어레이 영역(CAR)의 몰드 구조체(MS1, MS2) 내에 형성될 수 있다. 채널 구조체(CH)는 셀 기판(100)의 상면과 교차하는 수직 방향(이하, 제3 방향(Z))으로 연장되어 몰드 구조체(MS1, MS2)를 관통할 수 있다. 예를 들어, 채널 구조체(CH)는 제3 방향(Z)으로 연장되는 필러(pillar) 모양(예컨대, 원기둥 모양)일 수 있다. 이에 따라, 채널 구조체(CH)는 각각의 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2)과 교차할 수 있다. 몇몇 실시예에서, 채널 구조체(CH)는 제1 몰드 구조체(MS1)와 제2 몰드 구조체(MS2) 사이에서 절곡부를 가질 수 있다.
도 4 및 도 5에 도시된 것처럼, 채널 구조체(CH)는 반도체 패턴(130) 및 정보 저장막(132)을 포함할 수 있다.
반도체 패턴(130)은 제3 방향(Z)으로 연장되어 몰드 구조체(MS1, MS2)를 관통할 수 있다. 반도체 패턴(130)은 컵(cup) 형상인 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 반도체 패턴(130)은 원통 형상, 사각통 형상, 속이 찬 필러 형상 등 다양한 형상을 가질 수도 있다. 반도체 패턴(130)은 예를 들어, 단결정 실리콘, 다결정 실리콘, 유기 반도체물 및 탄소 나노 구조체 등의 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
정보 저장막(132)은 반도체 패턴(130)과 각각의 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2) 사이에 개재될 수 있다. 예를 들어, 정보 저장막(132)은 반도체 패턴(130)의 외측면을 따라 연장될 수 있다. 정보 저장막(132)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 란타늄 산화물(lanthanum oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 란타늄 하프늄 산화물(lanthanum hafnium oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 디스프로슘 스칸듐 산화물(dysprosium scandium oxide) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 정보 저장막(132)은 다중막으로 형성될 수 있다. 예를 들어, 도 5에 도시된 것처럼, 정보 저장막(132)은 반도체 패턴(130)의 외측면 상에 차례로 적층되는 터널 절연막(132a), 전하 저장막(132b) 및 블로킹 절연막(132c)을 포함할 수 있다.
터널 절연막(132a)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예컨대, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다. 전하 저장막(132b)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 블로킹 절연막(132c)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예컨대, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다.
몇몇 실시예에서, 채널 구조체(CH)는 충진 패턴(134)을 더 포함할 수 있다. 충진 패턴(134)은 컵 형상인 반도체 패턴(130)의 내부를 채우도록 형성될 수 있다. 충진 패턴(134)은 절연 물질, 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 채널 구조체(CH)는 채널 패드(136)를 더 포함할 수 있다. 채널 패드(136)는 반도체 패턴(130)의 상부와 접속되도록 형성될 수 있다. 채널 패드(136)는 예를 들어, 불순물이 도핑된 폴리 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 복수의 채널 구조체(CH)들은 지그재그(zigzag) 형태로 배열될 수 있다. 예를 들어, 도 3에 도시된 것처럼, 복수의 채널 구조체(CH)들은 셀 기판(100)의 상면과 평행한 제1 방향(X) 및 제2 방향(Y)에서 서로 엇갈리게 배열될 수 있다. 지그재그 형태로 배열된 복수의 채널 구조체(CH)들은 반도체 메모리 장치의 집적도를 보다 향상시킬 수 있다. 몇몇 실시예에서, 복수의 채널 구조체(CH)들은 벌집(honeycomb) 형태로 배열될 수 있다.
몇몇 실시예에서, 확장 영역(EXT)의 몰드 구조체(MS1, MS2) 내에 더미 채널 구조체(DCH)가 형성될 수 있다. 더미 채널 구조체(DCH)는 채널 구조체(CH)와 유사한 형상으로 형성되어 확장 영역(EXT)에서 몰드 구조체(MS1, MS2)에 인가되는 스트레스를 경감할 수 있다.
몇몇 실시예에서, 셀 기판(100) 상에 제1 소오스 구조체(102, 104)가 형성될 수 있다. 제1 소오스 구조체(102, 104)는 셀 기판(100)과 몰드 구조체(MS1, MS2) 사이에 개재될 수 있다. 예를 들어, 제1 소오스 구조체(102, 104)는 셀 기판(100)의 상면을 따라 연장될 수 있다. 제1 소오스 구조체(102, 104)는 채널 구조체(CH)의 반도체 패턴(130)과 접속되도록 형성될 수 있다. 예를 들어, 도 5에 도시된 것처럼, 제1 소오스 구조체(102, 104)는 정보 저장막(132)을 관통하여 반도체 패턴(130)과 접촉할 수 있다. 이러한 제1 소오스 구조체(102, 104)는 반도체 메모리 장치의 공통 소오스 라인(예컨대, 도 2의 CSL)으로 제공될 수 있다. 제1 소오스 구조체(102, 104)는 예를 들어, 불순물이 도핑된 폴리 실리콘 또는 금속을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 채널 구조체(CH)는 제1 소오스 구조체(102, 104)를 관통할 수 있다. 예를 들어, 채널 구조체(CH)의 하부는 제1 소오스 구조체(102, 104)를 관통하여 셀 기판(100) 내에 배치될 수 있다.
몇몇 실시예에서, 제1 소오스 구조체(102, 104)는 다중막으로 형성될 수 있다. 예를 들어, 제1 소오스 구조체(102, 104)는 셀 기판(100) 상에 차례로 적층되는 제1 소오스층(102) 및 제2 소오스층(104)을 포함할 수 있다. 제1 소오스층(102) 및 제2 소오스층(104)은 각각 불순물이 도핑된 폴리 실리콘 또는 불순물이 도핑되지 않은 폴리 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 소오스층(102)은 반도체 패턴(130)과 접촉하여 반도체 메모리 장치의 공통 소오스 라인(예컨대, 도 2의 CSL)으로 제공될 수 있다. 제2 소오스층(104)은 제1 소오스층(102)을 형성하기 위한 대체(replacement) 공정에서 몰드 스택의 무너짐 또는 쓰러짐을 방지하기 위한 지지층으로 이용될 수 있다.
도시되지 않았으나, 셀 기판(100)과 제1 소오스 구조체(102, 104) 사이에 베이스 절연막이 개재될 수도 있다. 상기 베이스 절연막은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 소오스 구조체(102, 104)는 절연 기판(101)이 형성되는 확장 영역(EXT) 내에 형성되지 않을 수 있다. 절연 기판(101)의 상면은 제1 소오스 구조체(102, 104)의 상면과 공면 상에 배치되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 절연 기판(101)의 상면은 제1 소오스 구조체(102, 104)의 상면보다 높을 수도 있다.
몇몇 실시예에서, 셀 기판(100)의 일부 상에 소오스 희생막(103)이 형성될 수 있다. 예를 들어, 소오스 희생막(103)은 확장 영역(EXT)의 셀 기판(100)의 일부 상에 형성될 수 있다. 소오스 희생막(103)은 몰드 절연막들(110, 115)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 일례로, 몰드 절연막들(110, 115)은 실리콘 산화물을 포함할 수 있고, 소오스 희생막(103)은 실리콘 질화물을 포함할 수 있다. 소오스 희생막(103)은 제1 소오스 구조체(102, 104)의 제조 과정에서 그 일부가 제1 소오스층(102)으로 대체(replacement)된 후 잔존하는 층일 수 있다.
블록 분리 영역(WCf), 제1 부분 분리 영역(WC1) 및 제2 부분 분리 영역(WC2)은 각각 제1 방향(X)으로 연장되어 몰드 구조체(MS1, MS2)를 절단할 수 있다. 블록 분리 영역(WCf)은 몰드 구조체(MS1, MS2)를 완전히 절단할 수 있다. 예를 들어, 블록 분리 영역(WCf)은 제1 방향(X)으로 연속적으로 연장될 수 있다. 제1 부분 분리 영역(WC1) 및 제2 부분 분리 영역(WC2)은 각각 몰드 구조체(MS1, MS2)를 부분적으로 절단할 수 있다. 예를 들어, 제1 방향(X)을 따라 배열되는 1열의 제1 부분 분리 영역(WC1)들은 서로 이격되어 부분적으로 몰드 구조체(MS1, MS2)를 절단할 수 있고, 제1 방향(X)을 따라 배열되는 1열의 제2 부분 분리 영역(WC2)들은 서로 이격되어 부분적으로 몰드 구조체(MS1, MS2)를 절단할 수 있다.
몰드 구조체(MS1, MS2)는 제2 방향(Y)을 따라 배열되는 블록 분리 영역(WCf) 및/또는 제1 부분 분리 영역(WC1)에 의해 분할되어 복수의 메모리 셀 블록들(예컨대, 도 1의 BLK1~BLKn)을 형성할 수 있다. 일례로, 도 3에 도시된 것처럼, 인접하는 2개의 블록 분리 영역(WCf)들 사이에 1열의 제1 부분 분리 영역(WC1)들이 형성될 수 있다. 상기 1열의 제1 부분 분리 영역(WC1)들은 2개의 블록 분리 영역(WCf)들 사이의 몰드 구조체(MS1, MS2)를 분리함으로써 2개의 메모리 셀 블록들(예컨대, 제1 셀 블록(BLK1) 및 제2 셀 블록(BLK2))을 정의할 수 있다.
인접하는 2개의 블록 분리 영역(WCf)들 사이에 1열의 제1 부분 분리 영역(WC1)들이 배치되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 인접하는 2개의 블록 분리 영역(WCf)들 사이에 2열 이상의 제1 부분 분리 영역(WC1)들이 배치될 수도 있다.
몰드 구조체(MS1, MS2)는 제2 방향(Y)을 따라 배열되는 블록 분리 영역(WCf), 제1 부분 분리 영역(WC1) 및/또는 제2 부분 분리 영역(WC2)에 의해 분할되어 복수의 구역들을 형성할 수 있다. 일례로, 도 3에 도시된 것처럼, 인접하는 블록 분리 영역(WCf)과 제1 부분 분리 영역(WC1) 사이에 1열의 제2 부분 분리 영역(WC2)들이 형성될 수 있다. 상기 1열의 제2 부분 분리 영역(WC2)들은 각각의 메모리 셀 블록들(예컨대, 제1 셀 블록(BLK1) 및 제2 셀 블록(BLK2))을 분리함으로써 2개의 구역들(예컨대, 제1 구역(I) 및 제2 구역(II))을 정의할 수 있다.
인접하는 블록 분리 영역(WCf) 및 제1 부분 분리 영역(WC1) 사이에 1열의 제2 부분 분리 영역(WC2)들이 배치되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 인접하는 블록 분리 영역(WCf) 및 제1 부분 분리 영역(WC1) 사이에 2열 이상의 제2 부분 분리 영역(WC2)들이 배치될 수도 있다.
제1 부분 분리 영역(WC1) 및 제2 부분 분리 영역(WC2)이 각각 몰드 구조체(MS1, MS2)를 부분적으로 절단함에 따라, 몰드 구조체(MS1, MS2)는 제1 부분 분리 영역(WC1) 및 제2 부분 분리 영역(WC2)에 의해 절단되지 않은 영역인 브리지 영역(MB)을 포함할 수 있다. 브리지 영역(MB)은 블록 분리 영역(WCf), 제1 부분 분리 영역(WC1) 및/또는 제2 부분 분리 영역(WC2)에 의해 정의되는 메모리 셀 블록들(예컨대, 제1 셀 블록(BLK1) 및 제2 셀 블록(BLK2)) 또는 구역들(예컨대, 제1 구역(I) 및 제2 구역(II))을 상호 연결할 수 있다. 일례로, 도 3에 도시된 것처럼, 브리지 영역(MB)은 상기 1열의 제1 부분 분리 영역(WC1)들에 의해 분리되는 제1 셀 블록(BLK1)과 제2 셀 블록(BLK2)을 연결할 수 있다. 이러한 제1 부분 분리 영역(WC1) 및 브리지 영역(MB)은 제1 방향(X)을 따라 교대로 배열될 수 있다.
브리지 영역(MB)이 형성됨에 따라, 각각의 워드 라인들(WL11~WL1n, WL21~WL2n)은 제1 부분 분리 영역(WC1) 및 제2 부분 분리 영역(WC2)에 의해 절단됨에도 전기적으로 연결될 수 있다. 일례로, 각각의 워드 라인들(WL11~WL1n, WL21~WL2n)은 상기 1열의 제1 부분 분리 영역(WC1)들에 의해 정의되는 브리지 영역(MB)에 의해 제1 셀 블록(BLK1) 및 제2 셀 블록(BLK2)에 걸쳐 전기적으로 연결될 수 있다. 마찬가지로, 소거 제어 라인(ECL) 및 스트링 선택 라인(SSL1, SSL2)은 브리지 영역(MB)에 의해 제1 셀 블록(BLK1) 및 제2 셀 블록(BLK2)에 걸쳐 전기적으로 연결될 수 있다.
브리지 영역(MB)은 확장 영역(EXT) 내에 형성되는 것만이 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 구체적으로 도시되지 않았으나, 브리지 영역(MB)은 셀 어레이 영역(CAR) 내에 형성될 수도 있다.
그라운드 선택 라인(GSL1, GSL2)은 절단 개구(GC)를 포함할 수 있다. 절단 개구(GC)는 그라운드 선택 라인(GSL1, GSL2)의 브리지 영역(MB)이 제거되어 형성될 수 있다. 일례로, 절단 개구(GC)는 상기 1열의 제1 부분 분리 영역(WC1)들에 의해 정의되는 브리지 영역(MB)에 배치되는 그라운드 선택 라인(GSL1, GSL2)의 영역이 제거되어 형성될 수 있다. 이러한 절단 개구(GC)는 제1 부분 분리 영역(WC1)과 함께 그라운드 선택 라인(GSL1, GSL2)을 분리할 수 있다. 일례로, 제1 부분 분리 영역(WC1) 및 절단 개구(GC)는 제1 방향(X)을 따라 교대로 배열되어 제1 셀 블록(BLK1)의 그라운드 선택 라인(GSL1, GSL2)과 제2 셀 블록(BLK2)의 그라운드 선택 라인(GSL1, GSL2)을 분리할 수 있다.
절단 개구(GC)의 폭은 셀 기판(100)으로부터 멀어짐에 따라 증가할 수 있다. 예를 들어, 도 7 내지 도 9에 도시된 것처럼, 절단 개구(GC)는 제1 그라운드 선택 라인(GSL1)의 브리지 영역(MB)이 제거되어 형성되는 제1 절단 개구(GC1) 및 제2 그라운드 선택 라인(GSL2)의 브리지 영역(MB)이 제거되어 형성되는 제2 절단 개구(GC2)를 포함할 수 있다. 이 때, 제2 절단 개구(GC2)의 크기는 제1 절단 개구(GC1)의 크기보다 클 수 있다. 일례로, 제1 방향(X)에서 제1 절단 개구(GC1)의 폭(W11)은 제1 방향(X)에서 제2 절단 개구(GC2)의 폭(W12)보다 작을 수 있다. 또는, 제2 방향(Y)에서 제1 절단 개구(GC1)의 폭(W21)은 제2 방향(Y)에서 제2 절단 개구(GC2)의 폭(W22)보다 작을 수 있다. 몇몇 실시예에서, 제2 절단 개구(GC2)는 평면적 관점에서(예컨대, XY 평면에서) 제1 절단 개구(GC1)를 둘러쌀 수 있다.
그라운드 분리 구조체(110f)는 절단 개구(GC)의 적어도 일부를 채울 수 있다. 예를 들어, 그라운드 분리 구조체(110f)는 제1 방향(X)에서 인접하는 2개의 제1 부분 분리 영역(WC1)들을 연결하며, 제3 방향(Z)으로 연장되어 그라운드 선택 라인(GSL1, GSL2)을 관통할 수 있다. 이에 따라, 그라운드 분리 구조체(110f)는 제1 부분 분리 영역(WC1)과 함께 그라운드 선택 라인(GSL1, GSL2)을 전기적으로 분리할 수 있다. 일례로, 제1 부분 분리 영역(WC1) 및 그라운드 분리 구조체(110f)는 제1 방향(X)을 따라 교대로 배열되어 제1 셀 블록(BLK1)의 그라운드 선택 라인(GSL1, GSL2)과 제2 셀 블록(BLK2)의 그라운드 선택 라인(GSL1, GSL2)을 전기적으로 분리할 수 있다. 이를 통해, 제1 셀 블록(BLK1)의 그라운드 선택 라인(GSL1, GSL2)과 제2 셀 블록(BLK2)의 그라운드 선택 라인(GSL1, GSL2)은 별개로 제어될 수 있다.
절단 개구(GC)의 폭이 셀 기판(100)으로부터 멀어짐에 따라 증가함에 따라, 그라운드 분리 구조체(110f)의 폭 또한 셀 기판(100)으로부터 멀어짐에 따라 증가할 수 있다. 예를 들어, 도 9에 도시된 것처럼, 그라운드 분리 구조체(110f)는 제1 절단 개구(GC1)를 채우는 제1 분리부(110f1) 및 제2 절단 개구(GC2)를 채우는 제2 분리부(110f2)를 포함할 수 있다. 이 때, 제2 분리부(110f2)의 크기는 제1 분리부(110f1)의 크기보다 클 수 있다.
몇몇 실시예에서, 그라운드 분리 구조체(110f)는 계단형 측면을 포함할 수 있다. 예를 들어, 도 8a 및 도 8b에 도시된 것처럼, 그라운드 분리 구조체(110f)의 폭은 셀 기판(100)으로부터 멀어짐에 따라 계단형으로 증가할 수 있다.
몇몇 실시예에서, 그라운드 분리 구조체(110f)는 경사진 측면을 포함할 수 있다. 예를 들어, 도 8b에 도시된 것처럼, 제1 절단 개구(GC1)에 의해 정의되는 제1 그라운드 선택 라인(GSL1)의 측면은 제1 그라운드 선택 라인(GSL1)의 하면과 제1 예각(θ1)을 이룰 수 있고, 제2 절단 개구(GC2)에 의해 정의되는 제2 그라운드 선택 라인(GSL2)의 측면은 제2 그라운드 선택 라인(GSL2)의 하면과 제2 예각(θ2)을 이룰 수 있다. 제1 예각(θ1) 및 제2 예각(θ2)은 각각 예를 들어, 약 85° 이하일 수 있다. 바람직하게는, 제1 예각(θ1) 및 제2 예각(θ2)은 각각 약 30° 내지 약 80°일 수 있다.
몇몇 실시예에서, 그라운드 분리 구조체(110f)의 상면은 제2 그라운드 선택 라인(GSL2)의 상면보다 높게 형성될 수 있다. 이러한 그라운드 분리 구조체(110f)는 제2 그라운드 선택 라인(GSL2)을 덮을 수 있다.
그라운드 분리 구조체(110f)는 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 그라운드 분리 구조체(110f)는 HDP CVD(high density plasma CVD) 공정에 의해 형성되는 실리콘 산화물을 포함할 수 있다. 그라운드 분리 구조체(110f)와 제1 몰드 절연막(110) 간에 경계가 존재하는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 경우에 따라, 그라운드 분리 구조체(110f)와 제1 몰드 절연막(110) 간의 경계는 존재하지 않을 수도 있음은 물론이다.
스트링 분리 구조체(SC)는 제1 방향(X)으로 연장되어 스트링 선택 라인(SSL1, SSL2)을 절단할 수 있다. 예를 들어, 제1 셀 블록(BLK1) 내에 형성되는 스트링 분리 구조체(SC)는 스트링 선택 라인(SSL1, SSL2)을 각각 제1 구역(I) 및 제2 구역(II)으로 분할할 수 있다. 이에 따라, 제1 구역(I)의 제1 스트링 선택 라인(SSL1)과 제2 구역(II)의 제1 스트링 선택 라인(SSL1)은 분리되어 별개로 제어될 수 있고, 제1 구역(I)의 제2 스트링 선택 라인(SSL2)과 제2 구역(II)의 제2 스트링 선택 라인(SSL2)은 분리되어 별개로 제어될 수 있다.
스트링 분리 구조체(SC)는 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
비트 라인(BL)은 몰드 구조체(MS1, MS2) 상에 형성될 수 있다. 비트 라인(BL)은 제2 방향(Y)으로 연장되어 블록 분리 영역(WCf)과 교차할 수 있다. 또한, 비트 라인(BL)은 제2 방향(Y)으로 연장되어 제2 방향(Y)을 따라 배열되는 복수의 채널 구조체(CH)들과 접속될 수 있다. 예를 들어, 제2 층간 절연막(140b) 내에 각각의 채널 구조체(CH)들의 상부와 접속되는 비트 라인 컨택(182)이 형성될 수 있다. 비트 라인(BL)은 비트 라인 컨택(182)을 통해 채널 구조체(CH)들과 전기적으로 연결될 수 있다.
셀 컨택(162)은 각각의 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2)과 접속될 수 있다. 예를 들어, 셀 컨택(162)은 층간 절연막(140a, 140b) 내에서 제3 방향(Z)으로 연장되어 각각의 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2)과 접속될 수 있다. 몇몇 실시예에서, 셀 컨택(162)은 제1 몰드 구조체(MS1)와 제2 몰드 구조체(MS2) 사이에서 절곡부를 가질 수 있다.
소오스 컨택(164)은 제1 소오스 구조체(102, 104)와 접속될 수 있다. 예를 들어, 소오스 컨택(164)은 층간 절연막(140a, 140b) 내에서 제3 방향(Z)으로 연장되어 셀 기판(100)과 접속될 수 있다. 몇몇 실시예에서, 소오스 컨택(164)은 제1 몰드 구조체(MS1)와 제2 몰드 구조체(MS2) 사이에서 절곡부를 가질 수 있다.
관통 비아(166)는 관통 영역(THR) 내에 배치될 수 있다. 예를 들어, 관통 비아(166)는 관통 영역(THR)의 몰드 구조체(MS1, MS2) 내에서 제3 방향(Z)으로 연장될 수 있다. 몇몇 실시예에서, 관통 비아(166)는 제1 몰드 구조체(MS1)와 제2 몰드 구조체(MS2) 사이에서 절곡부를 가질 수 있다. 관통 비아(166)는 몰드 구조체(MS1, MS2)를 관통하는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 관통 비아(166)는 몰드 구조체(MS1, MS2) 외측에 배치되어 몰드 구조체(MS1, MS2)를 관통하지 않을 수도 있다.
셀 컨택(162), 소오스 컨택(164) 및 관통 비아(166)는 각각 층간 절연막(140a, 140b) 상의 제1 배선 구조체(180)와 접속될 수 있다. 예를 들어, 제2 층간 절연막(140b) 상에 제1 배선간 절연막(142)이 형성될 수 있다. 제1 배선 구조체(180)는 제1 배선간 절연막(142) 내에 형성될 수 있다. 셀 컨택(162), 소오스 컨택(164) 및 관통 비아(166)은 각각 컨택 비아(184)에 의해 제1 배선 구조체(180)와 연결될 수 있다. 구체적으로 도시되지 않았으나, 제1 배선 구조체(180)는 비트 라인(BL)과 연결될 수도 있다.
주변 회로 영역(PERI)은 주변 회로 기판(200), 주변 회로 소자(PT) 및 제2 배선 구조체(260)를 포함할 수 있다.
주변 회로 기판(200)은 셀 기판(100) 아래에 배치될 수 있다. 예를 들어, 주변 회로 기판(200)의 상면은 셀 기판(100)의 하면과 대향할 수 있다. 주변 회로 기판(200)은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 주변 회로 기판(200)은 실리콘-온-인슐레이터(SOI; Silicon-On-Insulator) 기판 혹은 게르마늄-온-인슐레이터(GOI; Germanium-On-Insulator) 기판 등을 포함할 수도 있다.
주변 회로 소자(PT)는 주변 회로 기판(200) 상에 형성될 수 있다. 주변 회로 소자(PT)는 반도체 메모리 장치의 동작을 제어하는 주변 회로(예컨대, 도 1의 30)를 구성할 수 있다. 예를 들어, 주변 회로 소자(PT)는 제어 로직(예컨대, 도 1의 37), 로우 디코더(예컨대, 도 1의 33) 및 페이지 버퍼(예컨대, 도 1의 35) 등을 포함할 수 있다. 이하의 설명에서, 주변 회로 소자(PT)가 배치되는 주변 회로 기판(200)의 표면은 주변 회로 기판(200)의 전면(front side)으로 지칭될 수 있다. 반대로, 주변 회로 기판(200)의 전면과 반대되는 주변 회로 기판(200)의 표면은 주변 회로 기판(200)의 후면(back side)으로 지칭될 수 있다.
주변 회로 소자(PT)는 예를 들어, 트랜지스터를 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 주변 회로 소자(PT)는 트랜지스터 등의 다양한 능동 소자(active element)뿐만 아니라, 커패시터(capacitor), 레지스터(resistor), 인덕터(inductor) 등의 다양한 수동 소자(passive element)를 포함할 수도 있다.
몇몇 실시예에서, 셀 기판(100)의 후면은 주변 회로 기판(200)의 전면과 대향할 수 있다. 예를 들어, 주변 회로 기판(200)의 전면 상에 주변 회로 소자(PT)를 덮는 제2 배선간 절연막(240)이 형성될 수 있다. 셀 기판(100) 및/또는 절연 기판(101)은 제2 배선간 절연막(240)의 상면 상에 적층될 수 있다.
제1 배선 구조체(180)는 관통 비아(166)를 통해 주변 회로 소자(PT)와 접속될 수 있다. 예를 들어, 제2 배선간 절연막(240) 내에 주변 회로 소자(PT)와 접속되는 제2 배선 구조체(260)가 형성될 수 있다. 관통 비아(166)는 제3 방향(Z)으로 연장되어 제1 배선 구조체(180)와 제2 배선 구조체(260)를 연결할 수 있다. 이를 통해, 비트 라인(BL), 각각의 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2) 및/또는 제1 소오스 구조체(102, 104)는 주변 회로 소자(PT)와 전기적으로 연결될 수 있다.
몇몇 실시예에서, 관통 비아(166)는 절연 기판(101)을 관통하여 제1 배선 구조체(180)와 제2 배선 구조체(260)를 연결할 수 있다. 이를 통해, 관통 비아(166)는 셀 기판(100)과 전기적으로 분리될 수 있다.
반도체 메모리 장치의 종횡비(Aspect Ratio; AR)가 증가함에 따라, 각각의 메모리 셀 블록들이 부러지거나 기울어지는 등의 리닝(leaning) 현상이 발생할 수 있다. 이를 방지하기 위해, 메모리 셀 블록들을 'H'자 형상으로 패터닝함으로써 메모리 셀 블록들 사이를 지지하는 브리지 영역이 형성될 수 있다. 또한, 브리지 영역에 의해 연결되는 메모리 셀 블록들은 그라운드 선택 라인의 브리지 영역이 제거됨으로써 형성되는 절단 개구에 의해 상호 별개로 제어될 수 있다.
한편, 반도체 메모리 장치의 고집적화를 위해, 복수의 그라운드 선택 라인들(예컨대, 2단 이상의 그라운드 선택 라인들)이 요구될 수 있다. 그러나, 복수의 그라운드 선택 라인들에 대한 절단 개구는 상대적으로 깊게 형성될 수밖에 없으므로, 절연 물질을 채우기 위한 갭필(gap fill) 공정 및 덴트(dent) 등의 불량 제어가 어려운 문제가 있다.
그러나, 몇몇 실시예에 따른 반도체 메모리 장치의 그라운드 선택 라인(GSL1, GSL2)은 단계적인 폭을 갖는 절단 개구(GC)를 구비함으로써 갭필 공정 및 불량 제어가 용이하다. 구체적으로, 상술한 것처럼, 절단 개구(GC)의 폭은 셀 기판(100)으로부터 멀어짐에 따라 증가할 수 있으므로, 절단 개구(GC)를 채우는 그라운드 분리 구조체(110f)의 형성이 용이하다. 또한, 이러한 절단 개구(GC)를 채우는 그라운드 분리 구조체(110f)는 향상된 평탄도를 가짐으로써 후속 공정에 따른 덴트 등의 불량 제어가 용이하다. 이를 통해, 공정 난이도 및 불량이 개선되어 수율이 향상된 반도체 메모리 장치가 제공될 수 있다.
도 10은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 단면도이다. 도 11은 도 10의 R1 영역을 설명하기 위한 확대도이다. 설명의 편의를 위해, 도 1 내지 도 9를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 10 및 도 11을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 제2 소오스 구조체(106)를 포함한다.
제2 소오스 구조체(106)는 셀 기판(100) 상에 형성될 수 있다. 제2 소오스 구조체(106)의 하부는 셀 기판(100) 내에 배치되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 제2 소오스 구조체(106)는 채널 구조체(CH)의 반도체 패턴(130)과 접속될 수 있다. 예를 들어, 반도체 패턴(130)은 정보 저장막(132)을 관통하여 제2 소오스 구조체(106)의 상면과 접촉할 수 있다. 제2 소오스 구조체(106)는 예를 들어, 셀 기판(100)으로부터 선택적 에피 성장(Selective Epitaxial Growth) 공정에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제2 소오스 구조체(106)의 상면은 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2) 중 일부와 교차할 수 있다. 일례로, 제2 소오스 구조체(106)의 상면은 소거 제어 라인(ECL)의 상면보다 높게 형성될 수 있다. 이러한 경우에, 제2 소오스 구조체(106)와 교차하는 게이트 전극(예컨대, 소거 제어 라인(ECL))과 제2 소오스 구조체(106) 사이에 게이트 절연막(110S)이 개재될 수 있다.
도 12는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 9를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 12를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 셀 기판(100)의 전면은 주변 회로 기판(200)의 전면과 대향한다.
예를 들어, 몇몇 실시예에 따른 반도체 메모리 장치는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼(예컨대, 셀 기판(100)) 상에 메모리 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 상기 제1 웨이퍼와 다른 제2 웨이퍼(예컨대, 주변 회로 기판(200)) 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미한다.
일례로, 상기 본딩 방식은, 상기 상부 칩의 최상부 금속층에 형성된 제1 본딩 금속(190)과 상기 하부 칩의 최상부 금속층에 형성된 제2 본딩 금속(290)을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 제1 본딩 금속(190) 및 제2 본딩 금속(290)이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있다. 그러나, 이는 예시적인 것일 뿐이며, 제1 본딩 금속(190) 및 제2 본딩 금속(290)은 알루미늄(Al) 또는 텅스텐(W) 등 다른 다양한 금속으로 형성될 수도 있음은 물론이다.
제1 본딩 금속(190)과 제2 본딩 금속(290)이 본딩됨에 따라, 제1 배선 구조체(180)는 제2 배선 구조체(260)와 연결될 수 있다. 이를 통해, 비트 라인(BL), 각각의 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2) 및/또는 제1 소오스 구조체(102, 104)는 주변 회로 소자(PT)와 전기적으로 연결될 수 있다.
이하에서, 도 1 내지 도 40을 참조하여, 예시적인 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명한다.
도 13 내지 도 32는 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 12를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 13 내지 도 15를 참조하면, 셀 기판(100) 및/또는 절연 기판(101) 상에 교대로 적층되는 제1 몰드 희생막(112) 및 제1 몰드 절연막(110)을 형성한다.
제1 몰드 희생막(112)은 차례로 적층되는 제1 희생막(112a), 제2 희생막(112b) 및 제3 희생막(112c)을 포함할 수 있다. 제1 몰드 희생막(112)은 제1 몰드 절연막(110)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 일례로, 제1 몰드 절연막(110)은 실리콘 산화물을 포함할 수 있고, 제1 몰드 희생막(112)은 실리콘 질화물을 포함할 수 있다.
몇몇 실시예에서, 제1 몰드 희생막(112) 및 제1 몰드 절연막(110)을 적층하기 전에, 셀 기판(100) 및/또는 절연 기판(101) 상에 소오스 희생막(103) 및 제2 소오스층(104)이 형성될 수 있다. 소오스 희생막(103)은 제1 몰드 절연막(110)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 일례로, 제1 몰드 절연막(110)은 실리콘 산화물을 포함할 수 있고, 소오스 희생막(103)은 실리콘 질화물을 포함할 수 있다. 제2 소오스층(104)은 불순물이 도핑된 폴리 실리콘 또는 불순물이 도핑되지 않은 폴리 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 셀 기판(100) 및/또는 절연 기판(101)은 주변 회로 영역(PERI) 상에 적층될 수 있다. 예를 들어, 주변 회로 기판(200) 상에 주변 회로 소자(PT), 제2 배선 구조체(260) 및 제2 배선간 절연막(240)이 형성될 수 있다. 셀 기판(100) 및/또는 절연 기판(101)은 제2 배선간 절연막(240) 상에 적층될 수 있다.
도 16을 참조하면, 제1 몰드 희생막(112) 및 제1 몰드 절연막(110) 상에 제1 마스크층(310)을 형성한다.
예를 들어, 제1 마스크층(310)은 제3 희생막(112c) 상에 형성될 수 있다. 제1 마스크층(310)은 도 1 내지 도 9를 이용하여 상술한 절단 개구(GC)에 대응되는 영역을 노출시킬 수 있다. 제1 마스크층(310)은 예를 들어, 포토레지스트(photoresist)일 수 있으나, 이에 제한되는 것은 아니다.
도 17을 참조하면, 제1 마스크층(310)을 식각 마스크로 이용하는 제1 식각 공정을 수행한다. 상기 제1 식각 공정이 수행됨에 따라, 제1 마스크층(310)에 의해 노출되는 제3 희생막(112c)의 일부가 제거될 수 있다. 이를 통해, 제3 희생막(112c) 내에 제2 절단 개구(GC2)가 형성될 수 있다.
도 18을 참조하면, 제1 마스크층(310)에 대한 제1 트림(trim) 공정을 수행한다. 상기 제1 트림 공정이 수행됨에 따라, 제1 마스크층(310)의 개구는 제2 절단 개구(GC2)의 폭(W31)보다 넓어질 수 있다.
도 19를 참조하면, 제1 마스크층(310)을 식각 마스크로 이용하는 제2 식각 공정을 수행한다. 상기 제2 식각 공정이 수행됨에 따라, 제2 절단 개구(GC2)는 더 넓어질 수 있다. 또한, 제3 희생막(112c)에 의해 노출되는 제1 몰드 절연막(110)의 일부가 제거될 수 있다. 이를 통해, 제1 몰드 절연막(110) 내에 몰드 개구(110C)가 형성될 수 있다.
몇몇 실시예에서, 상기 제2 식각 공정이 수행된 후에, 몰드 개구(110C)의 폭은 제2 절단 개구(GC2)의 폭보다 작을 수 있다. 예를 들어, 제1 마스크층(310)으로부터 노출되는 제3 희생막(112c)의 일부는 상기 제2 식각 공정에서 식각 마스크로도 기능할 수 있다. 이를 통해, 계단형으로 패터닝된 제1 몰드 절연막(110) 및 제3 희생막(112c)이 제공될 수 있다.
도 20을 참조하면, 제1 마스크층(310)에 대한 제2 트림 공정을 수행한다. 상기 제2 트림 공정이 수행됨에 따라, 제1 마스크층(310)의 개구는 제2 절단 개구(GC2)의 폭(W32)보다 넓어질 수 있다.
도 21을 참조하면, 제1 마스크층(310)을 식각 마스크로 이용하는 제3 식각 공정을 수행한다. 상기 제3 식각 공정이 수행됨에 따라, 제2 절단 개구(GC2) 및 몰드 개구(110C)는 더 넓어질 수 있다. 또한, 제1 몰드 절연막(110)에 의해 노출되는 제2 희생막(112b)의 일부가 제거될 수 있다. 이를 통해, 제2 희생막(112b) 내에 제1 절단 개구(GC1)가 형성될 수 있다.
몇몇 실시예에서, 상기 제3 식각 공정이 수행된 후에, 제1 절단 개구(GC1)의 폭은 제2 절단 개구(GC2)의 폭 및 몰드 개구(110C)의 폭보다 작을 수 있다. 예를 들어, 제1 마스크층(310)으로부터 노출되는 제3 희생막(112c)의 일부 및 제1 몰드 절연막(110)의 일부는 상기 제3 식각 공정에서 식각 마스크로도 기능할 수 있다. 이를 통해, 계단형으로 패터닝된 제2 희생막(112b), 제1 몰드 절연막(110), 제3 희생막(112c)이 제공될 수 있다. 또한, 셀 기판(100)으로부터 멀어짐에 따라 폭이 증가하는 절단 개구(GC)가 제공될 수 있다.
도 22를 참조하면, 절단 개구(GC)를 채우는 그라운드 분리 구조체(110f)를 형성한다.
예를 들어, 절연 물질을 이용하여 절단 개구(GC)를 채우는 갭필 공정이 수행될 수 있다. 상기 절연 물질은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 그라운드 분리 구조체(110f)는 HDP CVD(high density plasma CVD) 공정에 의해 형성되는 실리콘 산화물을 포함할 수 있다.
몇몇 실시예에서, 그라운드 분리 구조체(110f)는 상기 갭필 공정에 의해 형성됨에 따라, 그라운드 분리 구조체(110f)의 상면은 덴트(110s)를 포함할 수 있다.
상술한 것처럼, 절단 개구(GC)는 단계적인 폭을 가질 수 있으므로, 상기 갭필 공정에 따른 그라운드 분리 구조체(110f)의 형성이 용이할 수 있다. 또한, 이러한 절단 개구(GC)를 채우는 그라운드 분리 구조체(110f)는 향상된 평탄도를 가짐으로써 후속 공정에 따른 불량 제어가 용이할 수 있다.
도 23에 도시된 것처럼, 만일 절단 개구(GC)가 단계적인 폭을 갖지 않는다면(예컨대, 제1 절단 개구(GC1)의 폭과 제2 절단 개구(GC2)의 폭이 거의 동일하다면), 그라운드 분리 구조체(110f)의 덴트(110s)는 상대적으로 깊게 형성될 수 있다(예컨대, 도 23의 덴트(110s)의 깊이(D2)는 도 22의 덴트(110s)의 깊이(D1)보다 클 수 있다). 또는, 도 24에 도시된 것처럼, 만일 절단 개구(GC)가 단계적인 폭을 갖지 않는다면(예컨대, 제1 절단 개구(GC1)의 폭과 제2 절단 개구(GC2)의 폭이 거의 동일하다면), 그라운드 분리 구조체(110f)는 보이드(110g) 등의 결함을 포함할 수 있다.
도 25를 참조하면, 그라운드 분리 구조체(110f)에 대한 평탄화 공정을 수행한다.
상기 평탄화 공정은 예를 들어, 습식 식각 공정을 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 평탄화 공정이 수행됨에 따라, 그라운드 분리 구조체(110f)의 덴트(110s)가 축소되어 그라운드 분리 구조체(110f)의 평탄도가 더욱 개선될 수 있다.
도 26 및 도 27을 참조하면, 몰드 구조체(MS1, MS2)를 형성한다.
몰드 구조체(MS1, MS2)는 셀 기판(100) 상에 적층되는 복수의 몰드 희생막들(112, 117) 및 복수의 몰드 절연막들(110, 115)을 포함할 수 있다. 몰드 희생막들(112, 117)은 몰드 절연막들(110, 115)에 의해 상호 이격되어 셀 기판(100) 상에 차례로 적층될 수 있다. 확장 영역(EXT)의 몰드 구조체(MS1, MS2)는 계단형으로 패터닝될수 있다.
몇몇 실시예에서, 몰드 구조체(MS1, MS2)는 셀 기판(100) 상에 차례로 적층되는 제1 몰드 구조체(MS1) 및 제2 몰드 구조체(MS2)를 포함할 수 있다. 제1 몰드 구조체(MS1)는 셀 기판(100) 상에 교대로 적층되는 제1 몰드 희생막(112)들 및 제1 몰드 절연막(110)들을 포함할 수 있다. 제2 몰드 구조체(MS2)는 제1 몰드 구조체(MS1) 상에 교대로 적층되는 제2 몰드 희생막(117)들 및 제2 몰드 절연막(115)들을 포함할 수 있다.
제1 몰드 희생막(112)들 중 일부는 상술한 절단 개구(GC)를 포함할 수 있다. 예를 들어, 제2 희생막(112b)은 제1 절단 개구(GC1)를 포함할 수 있고, 제3 희생막(112c)은 제2 절단 개구(GC2)를 포함할 수 있다.
몰드 희생막들(112, 117)은 몰드 절연막들(110, 115)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 일례로, 몰드 절연막들(110, 115)은 실리콘 산화물을 포함할 수 있고, 몰드 희생막들(112, 117)은 실리콘 질화물을 포함할 수 있다.
또한, 예비 채널(pCH), 예비 셀 컨택(162p), 예비 소오스 컨택(164p) 및 예비 관통 비아(166p)를 형성한다.
예비 채널(pCH)은 제3 방향(Z)으로 연장되어 몰드 구조체(MS1, MS2)를 관통할 수 있다. 예비 셀 컨택(162p)은 각각의 몰드 희생막들(112, 117)과 접속될 수 있다. 예비 소오스 컨택(164p)은 제1 소오스 구조체(102, 104)와 접속될 수 있다. 예비 관통 비아(166p)는 관통 영역(THR) 내에 배치될 수 있다.
몇몇 실시예에서, 예비 채널(pCH), 예비 셀 컨택(162p), 예비 소오스 컨택(164p) 및 예비 관통 비아(166p)는 각각 제1 몰드 구조체(MS1)와 제2 몰드 구조체(MS2) 사이에서 절곡부를 가질 수 있다. 예를 들어, 제1 몰드 구조체(MS1)가 형성된 후에, 각각의 예비 채널(pCH), 예비 셀 컨택(162p), 예비 소오스 컨택(164p) 및 예비 관통 비아(166p)의 하부가 형성될 수 있다. 이어서, 제2 몰드 구조체(MS2)가 형성된 후에, 각각의 예비 채널(pCH), 예비 셀 컨택(162p), 예비 소오스 컨택(164p) 및 예비 관통 비아(166p)의 상부가 형성될 수 있다. 예비 채널(pCH), 예비 셀 컨택(162p), 예비 소오스 컨택(164p) 및 예비 관통 비아(166p)는 각각 폴리 실리콘(poly Si)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 28을 참조하면, 채널 구조체(CH)를 형성한다.
예를 들어, 예비 채널(pCH)이 선택적으로 제거될 수 있다. 이어서, 예비 채널(pCH)이 제거된 영역을 대체하는 채널 구조체(CH)가 형성될 수 있다.
도 29를 참조하면, 블록 분리 영역(WCf), 제1 부분 분리 영역(WC1) 및 제2 부분 분리 영역(WC2)을 형성한다.
블록 분리 영역(WCf), 제1 부분 분리 영역(WC1) 및 제2 부분 분리 영역(WC2)은 각각 제1 방향(예컨대, 도 3의 X)으로 연장되어 몰드 구조체(MS1, MS2)를 완전히 또는 부분적으로 절단할 수 있다.
도 30 및 도 31을 참조하면, 복수의 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2)을 형성한다.
예를 들어, 블록 분리 영역(WCf), 제1 부분 분리 영역(WC1) 및 제2 부분 분리 영역(WC2)을 이용하여 몰드 희생막들(112, 117)을 제거할 수 있다. 몰드 희생막들(112, 117)은 몰드 절연막들(110, 115)에 대해 식각 선택비를 가지므로 선택적으로 제거될 수 있다. 이어서, 몰드 희생막들(112, 117)이 제거된 영역을 대체하는 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2)이 형성될 수 있다.
제1 몰드 희생막(112)들 중 일부가 상술한 절단 개구(GC)를 포함함에 따라, 그라운드 선택 라인(GSL1, GSL2) 또한 절단 개구(GC)를 포함할 수 있다. 예를 들어, 제1 그라운드 선택 라인(GSL1)은 제2 희생막(112b)으로부터 대체되어 제1 절단 개구(GC1)를 포함할 수 있고, 제2 그라운드 선택 라인(GSL2)은 제3 희생막(112c)으로부터 대체되어 제2 절단 개구(GC2)를 포함할 수 있다.
몇몇 실시예에서, 제1 소오스 구조체(102, 104)가 형성될 수 있다. 예를 들어, 블록 분리 영역(WCf), 제1 부분 분리 영역(WC1) 및 제2 부분 분리 영역(WC2)을 이용하여 소오스 희생막(103)을 선택적으로 제거할 수 있다. 이어서, 소오스 희생막(103)이 제거된 영역을 대체하는 제1 소오스층(102)이 형성될 수 있다.
게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2) 및 제1 소오스 구조체(102, 104)가 형성된 후에, 블록 분리 영역(WCf), 제1 부분 분리 영역(WC1) 및 제2 부분 분리 영역(WC2)은 각각 절연 물질(예컨대, 실리콘 산화물)로 채워질 수 있다.
도 32를 참조하면, 셀 컨택(162), 소오스 컨택(164) 및 관통 비아(166)를 형성한다.
예를 들어, 예비 셀 컨택(162p), 예비 소오스 컨택(164p) 및 예비 관통 비아(166p)가 선택적으로 제거될 수 있다. 이어서, 예비 셀 컨택(162p), 예비 소오스 컨택(164p) 및 예비 관통 비아(166p)가 제거된 영역을 대체하는 셀 컨택(162), 소오스 컨택(164) 및 관통 비아(166)가 형성될 수 있다.
이어서, 도 3 내지 도 9를 참조하면, 셀 컨택(162), 소오스 컨택(164) 및 관통 비아(166)와 접속되는 제1 배선 구조체(180)를 형성한다. 이를 통해, 도 3 내지 도 9를 이용하여 상술한 반도체 메모리 장치가 제조될 수 있다.
도 33 내지 도 36은 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 32를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 33은 도 15 이후의 단계를 설명하기 위한 중간 단계 도면이다.
도 33을 참조하면, 제1 몰드 희생막(112) 및 제1 몰드 절연막(110) 상에 제2 마스크층(320)을 형성한다.
제2 마스크층(320)은 제3 희생막(112c) 상에 형성될 수 있다. 제2 마스크층(320)은 도 1 내지 도 9를 이용하여 상술한 절단 개구(GC)에 대응되는 영역을 노출시킬 수 있다. 제2 마스크층(320)은 예를 들어, 포토레지스트(photoresist)일 수 있으나, 이에 제한되는 것은 아니다.
제2 마스크층(320)은 경사면(320s)을 포함할 수 있다. 경사면(320s)은 절단 개구(GC)에 대응되는 제2 마스크층(320)의 개구에 의해 정의될 수 있다. 경사면(320s)은 제3 희생막(112c)의 상면과 제3 예각(θ3)을 이룰 수 있다.
도 34 내지 도 36을 참조하면, 제2 마스크층(320)을 식각 마스크로 이용하는 제4 식각 공정을 수행한다.
상기 제4 식각 공정이 수행됨에 따라, 제2 희생막(112b) 내에 제1 절단 개구(GC1)가 형성될 수 있고, 제1 몰드 절연막(110) 내에 몰드 개구(110C)가 형성될 수 있고, 제3 희생막(112c) 내에 제2 절단 개구(GC2)가 형성될 수 있다.
상기 제4 식각 공정이 수행된 후에, 제1 절단 개구(GC1)의 폭은 제2 절단 개구(GC2)의 폭 및 몰드 개구(110C)의 폭보다 작을 수 있다. 예를 들어, 제2 마스크층(320)으로부터 노출되는 제3 희생막(112c)의 일부 및 제1 몰드 절연막(110)의 일부는 상기 제4 식각 공정에서 식각 마스크로도 기능할 수 있다. 이를 통해, 셀 기판(100)으로부터 멀어짐에 따라 폭이 증가하는 절단 개구(GC)가 제공될 수 있다.
또한, 상기 제4 식각 공정이 수행된 후에, 제1 절단 개구(GC1) 및 제2 절단 개구(GC2)는 각각 경사진 측면을 포함할 수 있다. 구체적으로, 제2 마스크층(320)이 경사면(320s)을 포함함에 따라, 제1 절단 개구(GC1)에 의해 정의되는 제1 그라운드 선택 라인(GSL1)의 측면은 제1 그라운드 선택 라인(GSL1)의 하면과 제1 예각(θ1)을 이룰 수 있고, 제2 절단 개구(GC2)에 의해 정의되는 제2 그라운드 선택 라인(GSL2)의 측면은 제2 그라운드 선택 라인(GSL2)의 하면과 제2 예각(θ2)을 이룰 수 있다.
이어서, 도 22 내지 도 32, 도 3 내지 도 9를 이용하여 상술한 단계가 수행될 수 있다. 이를 통해, 도 8b를 이용하여 상술한 반도체 메모리 장치가 제공될 수 있다.
도 37 내지 도 40은 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 32를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 37은 도 15 이후의 단계를 설명하기 위한 중간 단계 도면이다.
도 37을 참조하면, 제1 몰드 희생막(112) 및 제1 몰드 절연막(110) 상에 제3 마스크층(330)을 형성한다.
제3 마스크층(330)은 제3 희생막(112c) 상에 형성될 수 있다. 제3 마스크층(330)은 도 1 내지 도 9를 이용하여 상술한 절단 개구(GC)에 대응되는 영역을 노출시킬 수 있다. 제3 마스크층(330)은 예를 들어, 포토레지스트(photoresist)일 수 있으나, 이에 제한되는 것은 아니다.
제3 마스크층(330)은 절단 개구(GC)를 형성하기 위한 식각 공정에서 제거될 수 있도록 상대적으로 얇게 형성될 수 있다.
도 38 내지 도 40을 참조하면, 제3 마스크층(330)을 식각 마스크로 이용하는 제5 식각 공정을 수행한다.
상기 제5 식각 공정이 수행됨에 따라, 제2 희생막(112b) 내에 제1 절단 개구(GC1)가 형성될 수 있고, 제1 몰드 절연막(110) 내에 몰드 개구(110C)가 형성될 수 있고, 제3 희생막(112c) 내에 제2 절단 개구(GC2)가 형성될 수 있다.
상기 제5 식각 공정이 수행된 후에, 제1 절단 개구(GC1)의 폭은 제2 절단 개구(GC2)의 폭 및 몰드 개구(110C)의 폭보다 작을 수 있다. 예를 들어, 제3 마스크층(330)이 상대적으로 얇게 형성됨에 따라, 제3 마스크층(330)은 제2 절단 개구(GC2)를 형성하는 과정에서 제거될 수 있다. 이어서, 제2 절단 개구(GC2)를 포함하는 제3 희생막(112c)은 상기 제5 식각 공정에서 식각 마스크로도 기능할 수 있다. 이를 통해, 셀 기판(100)으로부터 멀어짐에 따라 폭이 증가하는 절단 개구(GC)가 제공될 수 있다.
또한, 상기 제5 식각 공정이 수행된 후에, 제1 절단 개구(GC1) 및 제2 절단 개구(GC2)는 각각 경사진 측면을 포함할 수 있다. 예를 들어, 제3 마스크층(330)이 경사면을 포함함에 따라, 제1 절단 개구(GC1)에 의해 정의되는 제1 그라운드 선택 라인(GSL1)의 측면은 제1 그라운드 선택 라인(GSL1)의 하면과 제1 예각(θ1)을 이룰 수 있고, 제2 절단 개구(GC2)에 의해 정의되는 제2 그라운드 선택 라인(GSL2)의 측면은 제2 그라운드 선택 라인(GSL2)의 하면과 제2 예각(θ2)을 이룰 수 있다.
이어서, 도 22 내지 도 32, 도 3 내지 도 9를 이용하여 상술한 단계가 수행될 수 있다. 이를 통해, 도 8b를 이용하여 상술한 반도체 메모리 장치가 제공될 수 있다.
이하에서, 도 1 내지 도 13, 도 36 내지 도 28을 참조하여, 예시적인 실시예들에 따른 반도체 메모리 장치를 포함하는 전자 시스템을 설명한다.
도 41은 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 예시적인 블록도이다. 도 42는 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 예시적인 사시도이다. 도 43은 도 42의 I-I를 따라 절단한 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 40을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 41을 참조하면, 몇몇 실시예에 따른 전자 시스템(1000)은 반도체 메모리 장치(1100) 및 반도체 메모리 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 메모리 장치(1100)들을 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 메모리 장치(1100)들을 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 메모리 장치(1100)는 비휘발성 메모리 장치(예를 들어, NAND 플래쉬 메모리 장치)일 수 있으며, 예를 들어, 도 1 내지 도 12를 이용하여 상술한 반도체 메모리 장치일 수 있다. 반도체 메모리 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다.
제1 구조물(1100F)은 디코더 회로(1110; 예컨대, 도 1의 로우 디코더(33)), 페이지 버퍼(1120; 예컨대, 도 1의 페이지 버퍼(35)) 및 로직 회로(1130; 예컨대, 도 1의 제어 로직(37))를 포함하는 주변 회로 구조물일 수 있다.
제2 구조물(1100S)은 도 2를 이용하여 상술한 공통 소오스 라인(CSL), 복수의 비트 라인(BL)들 및 복수의 셀 스트링(CSTR)들을 포함할 수 있다. 셀 스트링(CSTR)들은 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 그라운드 선택 라인(GSL)을 통해 디코더 회로(1110)에 연결될 수 있다. 또한, 셀 스트링(CSTR)들은 비트 라인(BL)들을 통해 페이지 버퍼(1120)에 연결될 수 있다.
몇몇 실시예에서, 공통 소오스 라인(CSL) 및 셀 스트링(CSTR)들은, 제1 구조물(1100F)로부터 제2 구조물(1100S)까지 연장되는 제1 연결 배선(1115)들을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 제1 연결 배선(1115)은 도 1 내지 도 12를 이용하여 상술한 관통 비아(166)에 대응될 수 있다. 즉, 관통 비아(166)는 각각의 게이트 전극들(ECL, GSL, WL, SSL)과 디코더 회로(1110; 예컨대, 도 1의 로우 디코더(33))를 전기적으로 연결할 수 있다.
몇몇 실시예에서, 비트 라인(BL)들은 제1 구조물(1100F)로부터 제2 구조물(1100S)까지 연장되는 제2 연결 배선(1125)들을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다. 제2 연결 배선(1125)은 도 1 내지 도 12를 이용하여 상술한 관통 비아(166)에 대응될 수 있다. 즉, 관통 비아(166)는 비트 라인(BL)들과 페이지 버퍼(1120; 예컨대, 도 1의 페이지 버퍼(35))를 전기적으로 연결할 수 있다.
반도체 메모리 장치(1100)는 로직 회로(1130; 예컨대, 도 1의 제어 로직(37))와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220) 및 호스트 인터페이스(1230)를 포함할 수 있다. 몇몇 실시예에서, 전자 시스템(1000)은 복수의 반도체 메모리 장치(1100)들을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 메모리 장치(1100)들을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 메모리 장치(1100)에 액세스할 수 있다. NAND 컨트롤러(1220)는 반도체 메모리 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 메모리 장치(1100)를 제어하기 위한 제어 명령, 반도체 메모리 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 메모리 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 메모리 장치(1100)를 제어할 수 있다.
도 42 및 도 43을 참조하면, 몇몇 실시예에 따른 전자 시스템은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 메인 컨트롤러(2002), 하나 이상의 반도체 패키지(2003) 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 메인 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 몇몇 실시예에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 몇몇 실시예에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 메인 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
메인 컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 메인 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)를 포함할 수 있다. 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)는 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)는 각각, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄 회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 41의 입출력 패드(1101)에 해당할 수 있다.
몇몇 실시예에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 몇몇 실시예에서, 각각의 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
몇몇 실시예에서, 메인 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 몇몇 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 메인 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 메인 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
몇몇 실시예에서, 패키지 기판(2100)은 인쇄 회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 37과 같이 전자 시스템(2000)의 메인 기판(2001)의 배선 패턴들(2005)에 연결될 수 있다.
몇몇 실시예에 따른 전자 시스템에서, 반도체 칩들(2200) 각각은 도 1 내지 도 12를 이용하여 상술한 반도체 메모리 장치를 포함할 수 있다. 예를 들어, 반도체 칩들(2200) 각각은 주변 회로 영역(PERI) 및 주변 회로 영역(PERI) 상에 적층되는 메모리 셀 영역(CELL)을 포함할 수 있다. 예시적으로, 주변 회로 영역(PERI)은 도 3 내지 7을 이용하여 상술한 주변 회로 기판(200) 및 제2 배선 구조체(260)를 포함할 수 있다. 또한, 예시적으로, 메모리 셀 영역(CELL)은 도 3 내지 도 9를 이용하여 상술한 셀 기판(100), 몰드 구조체(MS1, MS2), 채널 구조체(CH), 블록 분리 영역(WCf), 제1 부분 분리 영역(WC1), 절단 개구(GC) 및 비트 라인(BL)을 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 셀 기판 101: 절연 기판
102: 제1 소오스층 103: 소오스 희생막
104: 제2 소오스층 110, 115: 몰드 절연막
112, 117: 몰드 희생막 130: 반도체 패턴
132: 정보 저장막 140a, 140b: 층간 절연막
142: 제1 배선간 절연막 162: 셀 컨택
164: 소오스 컨택 166: 관통 비아
180: 제1 배선 구조체 200: 주변 회로 기판
240: 제2 배선간 절연막 260: 제2 배선 구조체
BL: 비트 라인 CAR: 셀 어레이 영역
CELL: 메모리 셀 영역 CH: 채널 구조체
ECL: 소거 제어 라인 EXT: 확장 영역
GC: 절단 개구 GSL1, GSL2: 그라운드 선택 라인
MS1, MS2: 몰드 구조체 PERI: 주변 회로 영역
SC: 스트링 분리 구조체 SSL1, SSL2: 스트링 선택 라인
THR: 관통 영역 WL11~WL1n: 제1 워드 라인들
WL21~WL2n: 제2 워드 라인들 WCf: 블록 분리 영역
WC1, WC2: 부분 분리 영역

Claims (10)

  1. 셀 기판;
    상기 셀 기판 상에 적층되는 복수의 게이트 전극들을 포함하는 몰드 구조체로, 상기 게이트 전극들은 차례로 적층되는 제1 그라운드 선택 라인, 제2 그라운드 선택 라인 및 복수의 워드 라인들을 포함하는 몰드 구조체;
    상기 셀 기판의 상면과 교차하는 수직 방향으로 연장되어 상기 몰드 구조체를 관통하는 채널 구조체;
    상기 셀 기판의 상면과 평행한 제1 방향으로 연장되어 상기 몰드 구조체를 부분적으로 절단하는 부분 분리 영역; 및
    상기 제1 방향에서 인접하는 2개의 부분 분리 영역들을 연결하며, 상기 수직 방향으로 연장되어 상기 제1 그라운드 선택 라인 및 상기 제2 그라운드 선택 라인을 관통하는 그라운드 분리 구조체;
    상기 그라운드 분리 구조체의 폭은 상기 셀 기판으로부터 멀어짐에 따라 증가하는, 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 부분 분리 영역 및 상기 그라운드 분리 구조체는 상기 제1 방향을 따라 교대로 배열되는, 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 그라운드 분리 구조체는 각각의 상기 워드 라인들을 비관통하는, 반도체 메모리 장치.
  4. 제 1항에 있어서,
    상기 그라운드 분리 구조체는, 상기 제1 그라운드 선택 라인을 관통하는 제1 절연 패턴과, 상기 제2 그라운드 선택 라인을 관통하는 제2 절연 패턴을 포함하고,
    평면적 관점에서, 상기 제2 절연 패턴의 크기는 상기 제1 절연 패턴의 크기보다 큰, 반도체 메모리 장치.
  5. 제 1항에 있어서,
    상기 그라운드 분리 구조체는 계단형 측면을 포함하는, 반도체 메모리 장치.
  6. 제 1항에 있어서,
    상기 그라운드 분리 구조체에 의해 정의되는 상기 제1 그라운드 선택 라인의 측면은 상기 제1 그라운드 선택 라인의 하면과 제1 예각을 이루고,
    상기 그라운드 분리 구조체에 의해 정의되는 상기 제2 그라운드 선택 라인의 측면은 상기 제2 그라운드 선택 라인의 하면과 제2 예각을 이루는, 반도체 메모리 장치.
  7. 제 6항에 있어서,
    상기 제1 예각 및 상기 제2 예각은 각각 85° 이하인, 반도체 메모리 장치.
  8. 제 1항에 있어서,
    상기 그라운드 분리 구조체는 실리콘 산화물을 포함하는, 반도체 메모리 장치.
  9. 셀 기판;
    상기 셀 기판 상에 교대로 적층되는 몰드 절연막들 및 게이트 전극들을 포함하는 몰드 구조체로, 상기 게이트 전극들은 차례로 적층되는 제1 그라운드 선택 라인, 제2 그라운드 선택 라인, 복수의 워드 라인들 및 스트링 선택 라인을 포함하는 몰드 구조체;
    상기 몰드 구조체를 관통하여 각각의 상기 게이트 전극들과 교차하는 채널 구조체;
    상기 셀 기판의 상면과 평행한 제1 방향으로 연장되어 상기 몰드 구조체를 부분적으로 절단하는 부분 분리 영역; 및
    상기 셀 기판의 상면과 평행하며 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 채널 구조체와 접속되는 비트 라인을 포함하되,
    상기 몰드 구조체는 상기 부분 분리 영역에 의해 분리되는 제1 셀 블록 및 제2 셀 블록과, 상기 제1 셀 블록과 상기 제2 셀 블록을 연결하는 브리지 영역을 포함하고,
    상기 제1 그라운드 선택 라인은, 상기 제1 그라운드 선택 라인의 상기 브리지 영역이 제거되어 형성되는 제1 절단 개구를 포함하고,
    상기 제2 그라운드 선택 라인은, 상기 제2 그라운드 선택 라인의 상기 브리지 영역이 제거되어 형성되며 상기 제1 절단 개구보다 큰 제2 절단 개구를 포함하는, 반도체 메모리 장치.
  10. 메인 기판;
    상기 메인 기판 상의 반도체 메모리 장치; 및
    상기 메인 기판 상에, 상기 반도체 메모리 장치와 전기적으로 연결되는 컨트롤러를 포함하되,
    상기 반도체 메모리 장치는, 셀 기판과, 상기 셀 기판 상에 적층되며 각각 상기 컨트롤러와 연결되는 복수의 게이트 전극들을 포함하는 몰드 구조체와, 상기 셀 기판의 상면과 교차하는 수직 방향으로 연장되어 상기 몰드 구조체를 관통하는 채널 구조체와, 제1 방향으로 연장되어 상기 몰드 구조체를 부분적으로 절단하는 부분 분리 영역과, 상기 제1 방향과 교차하는 제2 방향으로 연장되며 상기 채널 구조체와 상기 컨트롤러를 연결하는 비트 라인을 포함하고,
    상기 몰드 구조체는 상기 부분 분리 영역에 의해 분리되는 제1 셀 블록 및 제2 셀 블록과, 상기 제1 셀 블록과 상기 제2 셀 블록을 연결하는 브리지 영역을 포함하고,
    상기 게이트 전극들은 차례로 적층되는 제1 그라운드 선택 라인, 제2 그라운드 선택 라인 및 복수의 워드 라인들을 포함하고,
    상기 제1 그라운드 선택 라인은, 상기 제1 그라운드 선택 라인의 상기 브리지 영역이 제거되어 형성되는 제1 절단 개구를 포함하고,
    상기 제2 그라운드 선택 라인은, 상기 제2 그라운드 선택 라인의 상기 브리지 영역이 제거되어 형성되며 상기 제1 절단 개구보다 큰 제2 절단 개구를 포함하는, 전자 시스템.
KR1020210153001A 2021-11-09 2021-11-09 반도체 메모리 장치, 그의 제조 방법 및 그를 포함하는 전자 시스템 KR20230067175A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210153001A KR20230067175A (ko) 2021-11-09 2021-11-09 반도체 메모리 장치, 그의 제조 방법 및 그를 포함하는 전자 시스템
US17/828,580 US20230146542A1 (en) 2021-11-09 2022-05-31 Semiconductor memory device, method for fabricating the same and electronic system including the same
CN202211374621.7A CN116113241A (zh) 2021-11-09 2022-11-03 半导体存储器件和包括其的电子系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210153001A KR20230067175A (ko) 2021-11-09 2021-11-09 반도체 메모리 장치, 그의 제조 방법 및 그를 포함하는 전자 시스템

Publications (1)

Publication Number Publication Date
KR20230067175A true KR20230067175A (ko) 2023-05-16

Family

ID=86228466

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210153001A KR20230067175A (ko) 2021-11-09 2021-11-09 반도체 메모리 장치, 그의 제조 방법 및 그를 포함하는 전자 시스템

Country Status (3)

Country Link
US (1) US20230146542A1 (ko)
KR (1) KR20230067175A (ko)
CN (1) CN116113241A (ko)

Also Published As

Publication number Publication date
CN116113241A (zh) 2023-05-12
US20230146542A1 (en) 2023-05-11

Similar Documents

Publication Publication Date Title
KR20220053733A (ko) 반도체 메모리 장치, 이를 포함하는 전자 시스템 및 이의 제조 방법
KR20220085146A (ko) 반도체 메모리 장치, 그 제조 방법 및 그를 포함하는 전자 시스템
KR20220048737A (ko) 반도체 메모리 장치
KR20230067175A (ko) 반도체 메모리 장치, 그의 제조 방법 및 그를 포함하는 전자 시스템
US11910613B2 (en) Semiconductor memory device, electronic system including the same, and method of fabricating the same
US20230147901A1 (en) Semiconductor memory devices, electronic systems including the same and fabricating methods of the same
EP4294147A1 (en) Semiconductor memory devices and electronic systems
US20230240072A1 (en) Non-volatile memory device and electronic system including the same
KR20230093394A (ko) 반도체 메모리 장치 및 이를 포함하는 전자 시스템
EP4284142A1 (en) Semiconductor memory device, method of fabricating the same, and electronic system including the same
KR20220159316A (ko) 반도체 메모리 장치
KR20240050999A (ko) 반도체 메모리 장치 및 이를 포함하는 전자 시스템
US20240071907A1 (en) Semiconductor device and electronic system including the same
EP4380332A1 (en) Semiconductor memory device, method for fabricating the same and electronic system including the same
KR20230050839A (ko) 반도체 메모리 장치, 그의 제조 방법 및 그를 포함하는 전자 시스템
KR20240082071A (ko) 반도체 메모리 장치 및 이를 포함하는 전자 시스템
KR20230103156A (ko) 반도체 메모리 장치, 그의 제조 방법 및 그를 포함하는 전자 시스템
KR20230138669A (ko) 반도체 메모리 장치, 그의 제조 방법 및 그를 포함하는 전자 시스템
KR20240082820A (ko) 반도체 메모리 장치, 이의 제조 방법, 및 이를 포함하는 전자 시스템
KR20220098088A (ko) 반도체 메모리 장치 및 그 제조 방법
KR20240050250A (ko) 반도체 메모리 장치, 그의 제조 방법 및 그를 포함하는 전자 시스템
KR20230023684A (ko) 반도체 메모리 장치 및 이를 포함하는 전자 시스템
KR20240023844A (ko) 비휘발성 메모리 장치 및 이를 포함하는 전자 시스템
KR20220050852A (ko) 비휘발성 메모리 장치 및 이를 포함하는 전자 시스템
KR20230002161A (ko) 반도체 메모리 장치