CN104103515B - Pmos晶体管的制作方法与nmos晶体管的制作方法 - Google Patents

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Abstract

本发明提供一种PMOS晶体管的制作方法与一种NMOS晶体管的制作方法。上述制作方法采用在源极及漏极区域形成垂直硅衬底表面方向的多个堆叠的sigma形凹槽(至少两个),即阶梯状sigma形凹槽,且在自硅衬底表面向硅衬底内方向上,每个sigma形凹槽的深入沟道的凹槽尖端呈逐渐远离沟道的趋势;之后,a)针对PMOS晶体管,在阶梯状sigma形凹槽内填入硅锗材料以对沟道施加压应力,b)针对NMOS晶体管,填入碳化硅材料以对沟道施加拉应力。如此,阶梯状sigma形凹槽的容量较大,可以容纳更多的硅锗材料或碳化硅材料,相应地,增加对沟道的压应力或拉应力,从而改善空穴载流子或电子载流子的迁移速率。

Description

PMOS晶体管的制作方法与NMOS晶体管的制作方法
技术领域
本发明属于半导体制造领域,特别是涉及PMOS晶体管的制作方法与NMOS晶体管的制作方法。
背景技术
随着集成电路集成度的提高,半导体器件的尺寸逐步按比例缩小,在半导体器件尺寸按比例缩小的过程中,漏极电压并不随之减小,这就导致源极与漏极之间的沟道区电场增大,在强电场作用下,电子在两次碰撞之间会加速到比热运动速度高许多倍的速度,由于电子的动能很大该电子被称为热电子,从而引起热电子效应(hot electron effect)。热电子效应会导致热电子向栅介质层注入,形成栅电极电流和衬底电流,以致影响半导体器件和电路的可靠性。为了克服热电子效应,有多种对MOS晶体管结构的改进方法,例如双注入结构、埋沟结构、分立栅结构、埋漏结构等等,其中研究较多且实用价值较大的一种是轻掺杂漏(Lightly Doped Drain,简称LDD)结构。轻掺杂漏结构可以降低电场,并可以显著改善热电子效应。
除了改进热电子效应以提高MOS晶体管的性能外,由于应力可以改变硅材质的能隙和载流子迁移率,因此通过应力来提高MOS晶体管的性能成为越来越常用的手段。具体地,通过适当控制应力,可以提高载流子(NMOS晶体管中的电子,PMOS晶体管中的空穴)迁移率,进而提高驱动电流,以此极大地提高MOS晶体管的性能。
以PMOS晶体管为例,可以采用嵌入式硅锗技术(Embedded SiGe Technology)以在晶体管的沟道区域产生压应力,进而提高载流子迁移率。所谓嵌入式硅锗技术是指在半导体衬底的需要形成源极及漏极的区域中埋置硅锗材质,利用硅与硅锗(SiGe)之间的晶格失配对沟道区域产生压应力。
更多关于嵌入式硅锗技术的文献请参照公开号为US7446350B2的美国专利。
然而,本发明人在实际使用上述嵌入式技术的PMOS晶体管与NMOS晶体管过程中,发现仍存在载流子的迁移速率过慢的问题。
发明内容
本发明要解决的技术问题是改善PMOS晶体管与NMOS晶体管的载流子迁移速率过慢的问题。
为解决上述问题,本发明分别提供一种PMOS晶体管的制作方法与NMOS晶体管的制作方法。其中,PMOS晶体管的制作方法包括:
提供硅衬底,在所述硅衬底上形成栅极结构,所述栅极结构包括形成在硅衬底上的栅介质层及形成在所述栅介质层上的栅电极;
在所述栅极结构两侧形成侧墙;
以所述栅极结构及侧墙为掩膜,在硅衬底中预形成源极及漏极的区域自硅衬底表面向硅衬底内依次形成多个堆叠的sigma形凹槽;每下一sigma形凹槽以所述栅极结构及侧墙为掩膜,在上一sigma形凹槽底部的所述硅衬底中形成;形成所述下一sigma形凹槽时,之前形成的所有sigma形凹槽内具有流体有机材料层,且所述下一sigma形凹槽深入沟道中的尖端与所述述栅极结构的竖直边沿的距离大于上一sigma形凹槽深入沟道中的尖端与所述述栅极结构的竖直边沿的距离;
在所述多个堆叠的sigma形凹槽内填充硅锗材质以形成PMOS晶体管。
可选地,多个堆叠的sigma形凹槽至少为两个sigma形凹槽堆叠。
可选地,所述下一sigma形凹槽的形成工艺与所述上一sigma形凹槽的形成工艺相同。
可选地,所述栅极结构还包括形成在所述栅电极上的保护层。
可选地,开口暴露于硅衬底表面的sigma形凹槽为第一个sigma形凹槽,所述第一个sigma形凹槽的深入沟道中的尖端与所述述栅极结构的竖直边沿的距离范围为
可选地,所述第一个sigma形凹槽的深入沟道中的尖端距离所述硅衬底的表面的深度范围为
可选地,第一个sigma形凹槽的深度范围为
可选地,开口暴露于硅衬底表面的sigma形凹槽为第一个sigma形凹槽,第一个sigma形凹槽底部硅衬底内形成的下一sigma形凹槽为第二个sigma形凹槽,所述第二个sigma形凹槽深入沟道中的尖端与所述述栅极结构的竖直边沿的距离范围为
可选地,所述第二个sigma形凹槽深入沟道中的尖端距离所述硅衬底的表面的深度范围为
可选地,所述第二个sigma形凹槽与所述第一个sigma形凹槽形成的多个堆叠的sigma形凹槽的深度范围为
此外,与上述原理类似,本发明提供的NMOS晶体管的制作方法包括:
提供硅衬底,在所述硅衬底上形成栅极结构,所述栅极结构包括形成在硅衬底上的栅介质层及形成在所述栅介质层上的栅电极;
在所述栅极结构两侧形成侧墙;
以所述栅极结构及侧墙为掩膜,在硅衬底中预形成源极及漏极的区域自硅衬底表面向硅衬底内依次形成多个堆叠的sigma形凹槽;每下一sigma形凹槽以所述栅极结构及侧墙为掩膜,在上一sigma形凹槽底部的所述硅衬底中形成;形成所述下一sigma形凹槽时,之前形成的所有sigma形凹槽内具有流体有机材料层,且所述下一sigma形凹槽深入沟道中的尖端与所述述栅极结构的竖直边沿的距离大于上一sigma形凹槽深入沟道中的尖端与所述述栅极结构的竖直边沿的距离;
在所述多个堆叠的sigma形凹槽内填充碳化硅材质以形成NMOS晶体管。
可选地,多个堆叠的sigma形凹槽至少为两个sigma形凹槽堆叠。
可选地,所述下一sigma形凹槽的形成工艺与所述上一sigma形凹槽的形成工艺相同。
可选地,其特征在于,所述栅极结构还包括形成在所述栅电极上的保护层。
可选地,开口暴露于硅衬底表面的sigma形凹槽为第一个sigma形凹槽,所述第一个sigma形凹槽的深入沟道中的尖端与所述述栅极结构的竖直边沿的距离范围为
可选地,所述第一个sigma形凹槽的深入沟道中的尖端距离所述硅衬底的表面的深度范围为
可选地,第一个sigma形凹槽的深度范围为
可选地,开口暴露于硅衬底表面的sigma形凹槽为第一个sigma形凹槽,第一个sigma形凹槽底部硅衬底内形成的下一sigma形凹槽为第二个sigma形凹槽,所述第二个sigma形凹槽深入沟道中的尖端与所述述栅极结构的竖直边沿的距离范围为
可选地,所述第二个sigma形凹槽深入沟道中的尖端距离所述硅衬底的表面的深度范围为
可选地,所述第二个sigma形凹槽与所述第一个sigma形凹槽形成的多个堆叠的sigma形凹槽的深度范围为
与现有技术相比,本发明具有以下优点:1)采用在源极及漏极区域形成垂直硅衬底表面方向的多个堆叠的sigma形凹槽(至少两个),即阶梯状sigma形凹槽,在自硅衬底表面向硅衬底内方向上,每个sigma形凹槽的深入沟道的凹槽尖端呈逐渐远离沟道的趋势;之后,a)针对PMOS晶体管,在阶梯状sigma形凹槽内填入硅锗材质以对沟道施加压应力,b)针对NMOS晶体管,填入碳化硅材质以对沟道施加拉应力;如此,阶梯状sigma形凹槽的容量较大,可以容纳更多的硅锗材料或碳化硅材料,相应地,增加对沟道的压应力或拉应力,从而改善空穴载流子或电子载流子的迁移速率。
2)可选方案中,阶梯状sigma形凹槽中,第一个sigma形凹槽(其开口为硅衬底表面)的深入沟道中的尖端与所述述栅极结构的竖直边沿的距离范围为该负值表示尖端位于栅极结构的两竖直边沿之间,正值表示尖端位于栅极结构两侧的侧墙之下,如此,可以根据PMOS晶体管与NMOS晶体管的性能要求,调整填入第一个sigma形凹槽的硅锗材料与碳化硅材料的量,从而调整对沟道施加的压应力与拉应力的大小。
3)可选方案中,对于具有两阶的阶梯状sigma形凹槽,第一个sigma形凹槽(其开口为硅衬底表面)的深度范围为第一个sigma形凹槽底部硅衬底内形成的下一sigma形凹槽为第二个sigma形凹槽,该第二个sigma形凹槽深入沟道中的尖端距离所述硅衬底的表面的深度范围为如此,通过调整第二个sigma形凹槽尺寸与第一个sigma形凹槽尺寸两者之间的比例,调整填入阶梯状sigma形凹槽的硅锗材料与碳化硅材料的量,从而调整对沟道施加的压应力与拉应力的大小。
对于具有三个以上的阶梯状sigma形凹槽,后一sigma形凹槽与前一sigma形凹槽两者的尺寸比例大致相当于第二个sigma形凹槽与第一个sigma形凹槽两者的尺寸比例,如此,为阶梯状sigma形凹槽的尺寸控制提供了具体的方案。
4)可选方案中,下一sigma形凹槽的形成工艺与上一sigma形凹槽的形成工艺相同,提高了工艺兼容性。
5)可选方案中,所述栅极结构还包括形成在所述栅电极上的保护层,对于PMOS晶体管,在阶梯状sigma形凹槽内填充硅锗材质步骤中,若硅锗材质采用外延法生成时,该保护层可以起到防止多晶硅栅电极上也生成硅锗材质;对于NMOS晶体管,在阶梯状sigma形凹槽内填充碳化硅材质步骤中,若碳化硅材质采用外延法生成时,该保护层可以起到防止多晶硅栅电极上也生成碳化硅材质。在具体实施过程中,该保护层可以为硬掩膜层,其材质例如为氧化硅,氮化硅,氮氧化硅或其中几种的组合。
附图说明
图1至图8是本发明实施例一的PMOS晶体管制作方法在不同制作阶段的剖视图;
图9是本发明实施例二的PMOS晶体管的一个制作阶段的剖视图。
具体实施方式
如前所述,本发明采用在源极及漏极区域形成多个堆叠的sigma形凹槽(至少两个),即深入硅衬底的阶梯状sigma形凹槽,且在自硅衬底表面向硅衬底内方向上,每个sigma形凹槽的深入沟道的凹槽尖端呈逐渐远离沟道的趋势;之后,a)针对PMOS晶体管,在阶梯状sigma形凹槽内填入硅锗以对沟道施加压应力,b)针对NMOS晶体管,填入碳化硅以对沟道施加拉应力;如此,阶梯状sigma形凹槽的容量较大,相对于其他嵌入式技术的结构,可以容纳更多的硅锗材料或碳化硅材料,相应地,增加对沟道的压应力或拉应力。经验证,采用本发明的技术方案的PMOS晶体管与NMOS晶体管,载流子的迁移速率已得到很大程度改善。
为使本发明的上述目的、特征和优点能够更加明显易懂,下面结合附图对本发明的具体实施方式做详细的说明。由于本发明重在解释原理,因此,未按比例制图。
实施例一
本实施例以两个堆叠的阶梯状sigma形凹槽为例详述PMOS晶体管的制作方法。
图1至图8是本发明的一个实施例中PMOS晶体管在不同制作阶段的剖视图,下面将结合图1至图8对制作方法进行详细说明。
首先执行步骤S1:提供硅衬底,在硅衬底上形成栅极结构,栅极结构包括形成在硅衬底上的栅介质层及形成在栅介质层上的栅电极。
如图1所示,衬底10为单晶硅衬底,其具有表面101。可在衬底10中形成浅沟槽隔离结构(Shallow Trench Isolation,简称STI)(未图示),以将衬底10中的有源区域隔离起来。
栅极结构11包括形成在硅衬底10上的栅介质层111及形成在栅介质层111上的栅电极112。栅介质层111的材质可为氧化硅,在一个实施例中,栅介质层111的厚度为其可利用热氧化法形成。栅电极112的材质可为多晶硅,在一个实施例中,栅电极112的厚度为其可利用传统的化学气相沉积(CVD)工艺形成。
在具体实施过程中,由于PMOS晶体管采用硅锗嵌入技术以对沟道施加压应力,改善空穴载流子的迁移速率,该嵌入的硅锗一般采用外延生长工艺形成,为防止该硅锗在源极与漏极生长同时还在材质为多晶硅的栅电极112上形成,优选地,在栅电极112上形成保护层113。该保护层113可以选择现有硬掩膜层的材质,例如氧化硅,氮化硅,氮氧化硅或其中几种的组合。
在一个实施例中,栅极结构11的制作方法包括:在硅衬底10上由下至上依次沉积一层栅介质层(未图示)、一层栅电极层(未图示)及一层硬掩膜层,在所述硬掩膜层层上形成图形化光刻胶,去除未被图形化光刻胶覆盖的所述一层硬掩膜层、一层栅电极层及一层栅介质层,形成栅极结构11。
接着执行步骤S2:在所述栅极结构两侧形成侧墙。
仍参照图1所示,侧墙12的材质可以为现有介电材质,例如氮化硅、氮氧化硅、氧化硅等。以氮化硅为例,侧墙12的形成可以通过在栅极结构11及硅衬底10上淀积一均等厚度的氮化硅,接着采用回蚀(Etch back),即无掩膜板刻蚀,形成底部大,顶部小的侧墙结构(spacer)。
之后,以侧墙12为掩膜进行离子注入,在栅极结构11的两侧形成轻掺杂源结构13与轻掺杂漏结构14。在一个实施例中,注入离子为B(硼),注入离子的剂量为E13/cm2~E15/cm2。可以看出,该侧墙12在定义轻掺杂源结构13、轻掺杂漏结构14(也称轻掺杂区)过程中保护了栅极结构12。
接着执行步骤S3:以所述栅极结构及侧墙为掩膜,在硅衬底中预形成源极及漏极的区域形成第一个sigma形凹槽。
在一个实施例中,所述第一个sigma形凹槽16的形成方法包括:如图2所示,以栅极结构11及侧墙12为掩膜,在硅衬底10中预形成源极及漏极的区域形成碗状沟槽15,在一个实施例中,碗状沟槽15的深度为如图3所示,将图2中的碗状沟槽15暴露在TMAH(Tetramethyl Ammonium Hydroxied,四甲基氢氧化氨)水溶液中,TMAH水溶液腐蚀硅衬底10,在硅衬底10中预形成源极及漏极的区域形成第一个sigma形凹槽16,在一个实施例中,第一个sigma形凹槽16的深度为在一个实施例中,碗状沟槽15的形成方法包括:利用各向异性的干法刻蚀在硅衬底10中预形成源极及漏极的区域形成沟槽(未图示),所述各向异性的干法刻蚀工艺参数包括:刻蚀气体包括CF4和HBr,温度为40℃~60℃,功率为200W~400W,偏压为50V~200V,时间为10s~20s;然后,利用各向同性的干法刻蚀继续蚀刻所述沟槽形成碗状沟槽15,所述各向同性的干法刻蚀工艺参数包括:刻蚀气体包括Cl2和NF3,温度为40℃~60℃,功率为100W~500W,偏压为0V~10V,时间为5s~50s。sigma形凹槽16的形成工艺参数包括:时间为60s~180s,温度为20℃~60℃,TMAH水溶液的体积百分比浓度为2%~20%。
TMAH具有较高的腐蚀速率、无毒无污染、便于操作,且TMAH的晶向选择性好,其在晶向<100>及<110>方向上的腐蚀速度较快,而在其它晶向方向,如晶向<111>上的腐蚀速率很缓慢,因此,可利用TMAH水溶液在衬底不同晶向上具有不同刻蚀速率的特性,继续蚀刻碗状沟槽15以形成sigma形凹槽16。
图4是图3中sigma形凹槽16的放大图,如图4所示,sigma形凹槽16具有第一侧壁161、与第一侧壁161相连的第二侧壁162、第三侧壁163、与第三侧壁163相连的第四侧壁164及底壁165,底壁165与第二侧壁162及第四侧壁164相连。根据TMAH的腐蚀特性,第一侧壁161与硅衬底表面101之间的夹角A1为锐角,且为54.7°,硅衬底表面101与第二侧壁162之间的夹角A2为锐角,硅衬底表面101与第三侧壁163之间的夹角A3为锐角,且为54.7°,第四侧壁164与硅衬底表面101之间的夹角A4为锐角。需说明的是,本发明中硅衬底表面101与sigma形凹槽16侧壁之间的夹角及sigma形凹槽16侧壁与硅衬底表面101之间的夹角是指沿图中所示方向的夹角。
结合图3及图4所示,第一侧壁161及第二侧壁162的连接处形成深入沟道的尖端166,第三侧壁163及第四侧壁164的连接处也形成深入沟道的尖端166,尖端166与栅极结构11的竖直边沿11a之间的距离L1(水平距离)对沟道产生的应力有影响,当尖端166距离栅极结构11的竖直边沿11a较远时,对沟道产生的应力较小,不利于提高PMOS晶体管的载流子迁移率,但是,尖端166又不宜深入沟道中过多,以免破坏沟道。本发明人发现,尖端166与栅极结构11的竖直边沿11a之间的距离L1时,对沟道施加的应力较佳。其中,负值表示尖端166位于栅极结构11的两竖直边沿11a之间,正值表示尖端166位于栅极结构11两侧的侧墙12之下(如图3所示结构)。较佳地,尖端166设置在栅极结构11的竖直边沿11a的正下方,即尖端166与栅极结构11的竖直边沿11a之间的距离L1为零。可通过控制TMAH水溶液的腐蚀时间来使尖端166达到栅极结构11的竖直边沿11a的正下方。
此外,考虑到第一个sigma形凹槽16内的硅锗材料填充量对沟道的压应力施加,第一个sigma形凹槽16的深度H2范围优选为深入沟道中的尖端166距离所述硅衬底10的表面101的深度H1范围优选为
第一个sigma形凹槽16形成之后,图3中的轻掺杂区13、14部分被去除,且该sigma形凹槽16与轻掺杂区13、14之间形成由第一侧壁161与第三侧壁163充当的界面,其它实施例中,该sigma形凹槽16与轻掺杂区13、14之间的界面也可以由第一侧壁至第四侧壁161、162、163、164充当。
接着执行步骤S4:采用流体有机材料至少填充所述第一个sigma形凹槽。
如图5所示,本步骤填入的流体有机材料17可以为底部抗反射层(BARC),也可以为商品名称为DUO或ODL的抗反射层,DUO为含硅的抗反射层。
流体有机材料17利用其填充性较好的特点,可以对sigma凹槽16的尖端166进行填充,在后续刻蚀形成下一sigma形凹槽18时,具体是制作下一sigma形凹槽18中涉及的各项异性干法刻蚀与各项同性干法刻蚀过程中,保护已形成的sigma形凹槽16的尖端166,如图6所示。
基于上述目的,本步骤中,该流体有机材料17的填充量至少需没过已形成的第一个sigma形凹槽16的深入沟道的尖端166,也可以填充量较多,如图5所示,没过栅极结构11。
之后执行步骤S5:以所述栅极结构及侧墙为掩膜,在第一个sigma形凹槽底部的所述硅衬底中形成下一sigma形凹槽,所述下一sigma形凹槽深入沟道中的尖端与所述述栅极结构的竖直边沿的距离大于上一sigma形凹槽深入沟道中的尖端与所述述栅极结构的竖直边沿的距离,所有形成的sigma形凹槽形成两个堆叠的sigma形凹槽。
如图7所示,本步骤中,在sigma形凹槽16底部的所述硅衬底中形成的下一sigma形凹槽为第二个sigma形凹槽18。该第二个sigma形凹槽18的形成工艺与第一个sigma形凹槽16的形成工艺大致相同。具体地,包括:首先,利用各向异性的干法刻蚀在第一个sigma形凹槽16底部的硅衬底10中形成沟槽;接着,利用各向同性的干法刻蚀继续蚀刻所述沟槽形成碗状沟槽;最后利用TMAH溶液腐蚀所述碗状沟槽形成第二个sigma形凹槽18。上述工艺涉及的参数请参照第一个sigma形凹槽16的工艺参数。需要说明的是,若各向同性的干法刻蚀形成碗状沟槽后,第一个sigma形凹槽16的深入沟道的尖端166处仍残留有流体有机材料17,则对该流体有机材料17进行去除后进行TMAH溶液腐蚀步骤。去除流体有机材料17的方法可以为灰化法,也可以根据不同的流体有机材料17的具体种类,采用针对性的溶液或去除方法进行去除。例如流体有机材料17选择商品名称为DUO的含硅抗反射层时,针对其的去除溶液可以为含氢氧化烷基铵的溶液,该溶液可以为商品名称为CLK888的产品。
此外,在利用TMAH溶液腐蚀形成第二个sigma形凹槽18时,对已形成的第一个sigma形凹槽18会稍有腐蚀,但基于TMAH溶液在腐蚀过程中对硅的晶向选择,影响量不大。
如此,第一个sigma形凹槽16与第二个sigma形凹槽18形成了阶梯状sigma形凹槽。本发明人发现,阶梯状sigma形凹槽中,下一sigma形凹槽18深入沟道中的尖端186(参见图7)与所述述栅极结构11的竖直边沿11a的距离需大于所述上一sigma形凹槽16深入沟道中的尖端166与所述述栅极结构11的竖直边沿11a的距离,才能改善对沟道施加的压应力,提高空穴载流子的迁移速率。符合上述条件下,第二个sigma形凹槽18深入沟道中的尖端186与所述述栅极结构11的竖直边沿11a的距离L2范围也为其中,负值表示尖端186位于栅极结构11的两竖直边沿11a之间,正值表示尖端186位于栅极结构11两侧的侧墙12之下(如图7所示结构)。
此外,考虑到第二个sigma形凹槽18内的硅锗材料填充量对沟道的压应力施加,优选地,第二个sigma形凹槽18深入沟道中的尖端186距离所述硅衬底10的表面101的深度H3范围为第二个sigma形凹槽18与所述第一个sigma形凹槽16形成的阶梯状sigma形凹槽的深度H4范围为
接着执行步骤S6:在阶梯状sigma形凹槽内填入硅锗材质。
如图8所示,在图7所示的阶梯状sigma形凹槽内形成硅锗材质19。
在一个实施例中,硅锗材质19的形成步骤为:采用外延生长工艺在阶梯状sigma形凹槽内形成厚度为3nm~10nm的单晶硅薄膜,用于使得后续形成的晶体管沟道区的应力分布更加均匀;在包括20%~35%的锗原子的气氛中,采用外延生长工艺在单晶硅薄膜表面形成硅锗薄膜;在温度为800℃~1100℃的工艺条件下,采用烘焙或快速热退火工艺对所述硅锗薄膜加热10s~30min,形成与硅衬底10表面101齐平的硅锗材质19。接着,对该填入的硅锗材质19进行高浓度P型离子注入,一个实施例中,注入离子为B(硼),注入离子的剂量为E19/cm2~E20/cm2
在另一个实施例中,硅锗材质19的形成步骤为:采用沉积工艺在阶梯状sigma形凹槽内形成厚度为3nm~10nm的多晶硅薄膜,用于使得后续形成的晶体管沟道区的应力分布更加均匀;采用边掺杂,边沉积的工艺在所述多晶硅薄膜表面形成与硅衬底10表面101齐平的硅锗材质19。
上述填入的硅锗材质19形成了PMOS晶体管的源极与漏极。
经过上述步骤,本发明提供了一种PMOS晶体管,如图8所示,研究表明,本发明的具有多个堆叠的sigma形凹槽(阶梯状)的PMOS晶体管,相对于其它嵌入技术结构的PMOS晶体管,空穴载流子的迁移速率得到很大程度提高。
实施例二
如实施例一中所述,在源极及漏极区域形成深入硅衬底的多个堆叠的sigma形凹槽,且在自硅衬底表面向硅衬底内方向上,每个sigma形凹槽的深入沟道的凹槽尖端呈逐渐远离沟道的趋势,如此多个堆叠的sigma形凹槽内填入硅锗材料后能增加PMOS晶体管沟道的空穴载流子迁移速率。
基于上述发明构思,本实施例二提出在第二sigma形凹槽底部的硅衬底内形成第三sigma形凹槽,在第三sigma形凹槽底部的硅衬底内形成第四sigma形凹槽,……依次类推,形成多个sigma形凹槽堆叠的阶梯状sigma形凹槽,且下一sigma形凹槽深入沟道中的尖端与所述述栅极结构的竖直边沿的距离大于所述上一sigma形凹槽深入沟道中的尖端与所述述栅极结构的竖直边沿的距离。需要说明的是,每形成下一sigma形凹槽前,都在已形成的所有sigma形凹槽内填入流体有机材料,该流体有机材料在下一sigma形凹槽形成过程中的干法刻蚀步骤中,可以保护已形成的所有sigma形凹槽深入沟道中的尖端。干法刻蚀步骤完成后,若已形成的sigma形凹槽深入沟道的尖端处仍残留有流体有机材料,则对该流体有机材料进行去除后进行TMAH溶液腐蚀步骤。有机材料的选择及去除方法请参照实施例一。
此外,具体实施中,下一sigma形凹槽与上一sigma形凹槽之间的尺寸比例可以参照第二个sigma形凹槽18与第一个sigma形凹槽16之间的尺寸比例。如图9所示,以三个sigma形凹槽形成的阶梯状sigma形凹槽为例,可以理解的是,三个sigma形凹槽的堆叠,相对于两个sigma形凹槽的堆叠,能更进一步提高硅锗材料的填充量,以进一步增加沟道中的空穴载流子的迁移速率。
实施例三
本实施例三提供的为NMOS晶体管及其形成方法,除了多个堆叠的阶梯状sigma形凹槽中填入的为碳化硅以对沟道施加拉应力外,其余方法及结构与上述实施例一至二相同,通过制作自硅衬底表面向硅衬底内方向上,每个sigma形凹槽的深入沟道的凹槽尖端呈逐渐远离沟道的趋势的阶梯状sigma形凹槽,提高碳化硅材料的填充量,以增加沟道中的电子载流子的迁移速率。
在多个堆叠的阶梯状sigma形凹槽中填入碳化硅的工艺参照现有工艺。
本发明中,各实施例采用递进式写法,重点描述与前述实施例的不同之处,各实施例中的相同结构及制作方法参照前述实施例的相同部分。
本发明虽然已以较佳实施例公开如上,但其并不是用来限定本发明,任何本领域技术人员在不脱离本发明的精神和范围内,都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改,因此,凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰,均属于本发明技术方案的保护范围。

Claims (20)

1.一种PMOS晶体管的制作方法,其特征在于,包括:
提供硅衬底,在所述硅衬底上形成栅极结构,所述栅极结构包括形成在硅衬底上的栅介质层及形成在所述栅介质层上的栅电极;
在所述栅极结构两侧形成侧墙;
以所述栅极结构及侧墙为掩膜,在硅衬底中预形成源极及漏极的区域自硅衬底表面向硅衬底内依次形成多个堆叠的sigma形凹槽;每下一sigma形凹槽以所述栅极结构及侧墙为掩膜,在上一sigma形凹槽底部的所述硅衬底中形成;形成所述下一sigma形凹槽时,之前形成的所有sigma形凹槽内具有流体有机材料层,且在自硅衬底表面向硅衬底内方向上,所述下一sigma形凹槽深入沟道中的尖端相对上一sigma形凹槽深入沟道中的尖端呈逐渐远离沟道的趋势;
在所述多个堆叠的sigma形凹槽内填充硅锗材质以形成PMOS晶体管。
2.根据权利要求1所述的制作方法,其特征在于,多个堆叠的sigma形凹槽至少为两个sigma形凹槽堆叠。
3.根据权利要求1所述的制作方法,其特征在于,所述下一sigma形凹槽的形成工艺与所述上一sigma形凹槽的形成工艺相同。
4.根据权利要求1所述的制作方法,其特征在于,所述栅极结构还包括形成在所述栅电极上的保护层。
5.根据权利要求1所述的制作方法,其特征在于,开口暴露于硅衬底表面的sigma形凹槽为第一个sigma形凹槽,所述第一个sigma形凹槽的深入沟道中的尖端与所述栅极结构的竖直边沿的距离范围为其中,负值表示尖端位于栅极结构的两竖直边沿之间,正值表示尖端位于栅极结构两侧的侧墙之下。
6.根据权利要求5所述的制作方法,其特征在于,所述第一个sigma形凹槽的深入沟道中的尖端距离所述硅衬底的表面的深度范围为
7.根据权利要求6所述的制作方法,其特征在于,所述第一个sigma形凹槽的深度范围为
8.根据权利要求1所述的制作方法,其特征在于,开口暴露于硅衬底表面的sigma形凹槽为第一个sigma形凹槽,第一个sigma形凹槽底部硅衬底内形成的下一sigma形凹槽为第二个sigma形凹槽,所述第二个sigma形凹槽深入沟道中的尖端与所述栅极结构的竖直边沿的距离范围为其中,负值表示尖端位于栅极结构的两竖直边沿之间,正值表示尖端位于栅极结构两侧的侧墙之下。
9.根据权利要求8所述的制作方法,其特征在于,所述第二个sigma形凹槽深入沟道中的尖端距离所述硅衬底的表面的深度范围为
10.根据权利要求9所述的制作方法,其特征在于,所述第二个sigma形凹槽与所述第一个sigma形凹槽形成的多个堆叠的sigma形凹槽的深度范围为
11.一种NMOS晶体管的制作方法,其特征在于,包括:
提供硅衬底,在所述硅衬底上形成栅极结构,所述栅极结构包括形成在硅衬底上的栅介质层及形成在所述栅介质层上的栅电极;
在所述栅极结构两侧形成侧墙;
以所述栅极结构及侧墙为掩膜,在硅衬底中预形成源极及漏极的区域自硅衬底表面向硅衬底内依次形成多个堆叠的sigma形凹槽;每下一sigma形凹槽以所述栅极结构及侧墙为掩膜,在上一sigma形凹槽底部的所述硅衬底中形成;形成所述下一sigma形凹槽时,之前形成的所有sigma形凹槽内具有流体有机材料层,且在自硅衬底表面向硅衬底内方向上,所述下一sigma形凹槽深入沟道中的尖端相对上一sigma形凹槽深入沟道中的尖端呈逐渐远离沟道的趋势;
在所述多个堆叠的sigma形凹槽内填充碳化硅材质以形成NMOS晶体管。
12.根据权利要求11所述的制作方法,其特征在于,多个堆叠的sigma形凹槽至少为两个sigma形凹槽堆叠。
13.根据权利要求11所述的制作方法,其特征在于,所述下一sigma形凹槽的形成工艺与所述上一sigma形凹槽的形成工艺相同。
14.根据权利要求11所述的制作方法,其特征在于,所述栅极结构还包括形成在所述栅电极上的保护层。
15.根据权利要求11所述的制作方法,其特征在于,开口暴露于硅衬底表面的sigma形凹槽为第一个sigma形凹槽,所述第一个sigma形凹槽的深入沟道中的尖端与所述栅极结构的竖直边沿的距离范围为其中,负值表示尖端位于栅极结构的两竖直边沿之间,正值表示尖端位于栅极结构两侧的侧墙之下。
16.根据权利要求15所述的制作方法,其特征在于,所述第一个sigma形凹槽的深入沟道中的尖端距离所述硅衬底的表面的深度范围为
17.根据权利要求16所述的制作方法,其特征在于,所述第一个sigma形凹槽的深度范围为
18.根据权利要求11所述的制作方法,其特征在于,开口暴露于硅衬底表面的sigma形凹槽为第一个sigma形凹槽,第一个sigma形凹槽底部硅衬底内形成的下一sigma形凹槽为第二个sigma形凹槽,所述第二个sigma形凹槽深入沟道中的尖端与所述栅极结构的竖直边沿的距离范围为其中,负值表示尖端位于栅极结构的两竖直边沿之间,正值表示尖端位于栅极结构两侧的侧墙之下。
19.根据权利要求18所述的制作方法,其特征在于,所述第二个sigma形凹槽深入沟道中的尖端距离所述硅衬底的表面的深度范围为
20.根据权利要求19所述的制作方法,其特征在于,所述第二个sigma形凹槽与所述第一个sigma形凹槽形成的多个堆叠的sigma形凹槽的深度范围为
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097490B (zh) * 2015-07-22 2018-06-01 上海华力微电子有限公司 形成不同深度沟槽的集成电路制造方法
CN106816379B (zh) * 2015-11-27 2021-09-07 联华电子股份有限公司 具有外延结构的半导体元件及其制作方法
CN105742284A (zh) * 2016-02-26 2016-07-06 上海华力微电子有限公司 半导体器件制备方法以及半导体器件
US11081484B2 (en) 2016-09-30 2021-08-03 Institute of Microelectronics, Chinese Academy of Sciences IC unit and method of manufacturing the same, and electronic device including the same
US10833193B2 (en) 2016-09-30 2020-11-10 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device, method of manufacturing the same and electronic device including the device
WO2018059108A1 (zh) * 2016-09-30 2018-04-05 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备
CN106298778A (zh) 2016-09-30 2017-01-04 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备
CN117690974A (zh) * 2024-02-04 2024-03-12 合肥晶合集成电路股份有限公司 半导体器件、半导体器件的制作方法以及三维存储器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102808786A (zh) * 2011-05-30 2012-12-05 王红言 一种小型风扇
CN102810480A (zh) * 2011-06-02 2012-12-05 中芯国际集成电路制造(北京)有限公司 半导体器件的制造方法
CN102956503A (zh) * 2011-08-19 2013-03-06 三星电子株式会社 半导体装置和制造该半导体装置的方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102808786A (zh) * 2011-05-30 2012-12-05 王红言 一种小型风扇
CN102810480A (zh) * 2011-06-02 2012-12-05 中芯国际集成电路制造(北京)有限公司 半导体器件的制造方法
CN102956503A (zh) * 2011-08-19 2013-03-06 三星电子株式会社 半导体装置和制造该半导体装置的方法

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