JP4561114B2

JP4561114B2 - 半導体装置の製造方法

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Publication number: JP4561114B2
Application number: JP2004031453A
Authority: JP
Inventors: 節子脇本; 裕之田中
Original assignee: Fuji Electric Systems Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2004-02-09
Filing date: 2004-02-09
Publication date: 2010-10-13
Anticipated expiration: 2024-02-09
Also published as: JP2005223228A

Description

本発明は、半導体装置の製造方法に関し、特に半導体基板表面上に絶縁膜を介して堆積したポリシリコン膜を等方性ドライエッチングにより電極形状に加工する技術に関する。

従来より、半導体基板上にポリシリコンよりなる電極を形成する際に、ケミカルドライエッチングと呼ばれる等方性ドライエッチングが公知である（特許文献１および特許文献２参照。）。図１８は、従来のケミカルドライエッチングによるポリシリコン膜の加工工程を模式的に示す図である。
図１８に示すように、ケミカルドライエッチング工程では、半導体層１の表面上に絶縁膜８を介して堆積されたポリシリコン膜２の表面上に、選択的にレジストマスク３を形成する（図１８（ａ））。そして、フッ素ガスと酸素ガスを用いて、エッチングをおこなう。その際、ポリシリコン膜２の露出面がエッチングされるとともに、レジストマスク３の終端の下に窪みができ、そこに反応生成物４が析出する（図１８（ｂ））。
このように、窪みに反応生成物４を溜めながら、エッチングが進行する（図１８（ｃ））。そして、レジストマスク３で被覆されていない領域のポリシリコン膜が除去されて、半導体層１が露出した状態となり、エッチングが終了する（図１８（ｄ））。このとき、ポリシリコン膜２の終端部は、半導体層１の表面に対してほぼ垂直に切り立った形状のエッジ部５となる。

上述したように、ケミカルドライエッチングでは、反応生成物を析出しながらエッチングがおこなわれるため、通常、窪みに析出した反応生成物が雰囲気中へ離脱しないように、低温でおこなわれる。たとえば、特許文献２では、半導体基板は２５℃以下の温度に保持される。
特許第２６３５６０７号公報特許第２８０４０３７号公報図１９および図２０は、それぞれ、上述した従来のケミカルドライエッチングによりポリシリコン膜をエッチバックしてゲートポリシリコンを形成したトレンチＭＯＳＦＥＴのゲート領域、および活性領域のトレンチ外側領域における断面構成を示す図である。ここで、トレンチＭＯＳＦＥＴとは、半導体基板に形成されたトレンチ内に、ゲート絶縁膜を介してゲートポリシリコンが埋め込まれた構造を有する絶縁ゲート型電界効果トランジスタのことである。

また、トレンチＭＯＳＦＥＴのゲート領域とは、基板表面にゲートポリシリコンを引き出す領域のことであり、活性領域とは、ＭＯＳＦＥＴとして電流を駆動する領域のことである。なお、トレンチＭＯＳＦＥＴの活性領域のトレンチを横切る箇所における断面構成については、図５に示す構成と同様である。
図１９に示すように、ゲートポリシリコン１６は、ゲート領域のトレンチ１１の終端部分で立ち上がり、基板表面に引き出される。ソース電極１７は、ゲートポリシリコン１６が立ち上がる箇所よりも活性領域側（図１９において左側）に設けられており、層間絶縁膜１８によりゲートポリシリコン１６から絶縁されている。一方、活性領域のトレンチ外側領域では、図２０に示すように、ソース電極１７は、層間絶縁膜１８を介してゲートポリシリコン１６上に形成されている。

ゲートポリシリコン１６を、上述した従来のケミカルドライエッチングで形成すると、ゲートポリシリコン１６の、基板表面に引き出される箇所にできる段差のエッジ部２３は、ほぼ垂直に切り立った形状（θ≧おおよそ８０°）となる。また、ゲートポリシリコン１６の終端となるエッジ部２４も、ほぼ垂直に切り立った形状（φ≧おおよそ８０°）となる。
図１９および図２０において、符号１３はｐ型チャネル領域であり、符号１４はｎ型ドリフト層１４である。符号１５はゲート絶縁膜であり、符号２１はゲート電極である。符号２２はフィールド酸化膜である。

しかしながら、従来のケミカルドライエッチングでポリシリコン膜を加工すると、図１９および図２０に示すように、ゲートポリシリコン１６の段差や終端となるエッジ部２３，２４がほぼ垂直に切り立った形状になるため、そのエッジ部２３，２４においてソース電極１７との間の層間絶縁膜１８が局所的に薄くなり、きれつが生じるなどして、デバイスの耐圧が低下するという問題点がある。
本発明は、上記問題点に鑑みてなされたものであって、等方性ドライエッチングによりポリシリコン膜をエッチングしてできた半導体装置の耐圧が低下するのを防ぐことができる半導体装置の製造方法を提供することを目的とする。

上記目的を達成するため、本発明にかかる半導体装置の製造方法は、半導体層にトレンチを形成し、前記半導体層および前記トレンチの表面上に絶縁膜を介してポリシリコン膜を堆積し、堆積したポリシリコン膜の上に選択的にマスクを形成し、前記半導体層を有する基板を等方性ドライエッチング装置内のステージ上に設置し、ステージ温度を５０℃以上１００℃以下の温度に保持しながら、ＣＦ ₄ ガスとＯ ₂ ガスを用いた等方性ドライエッチングにより、ポリシリコン膜の露出部分を除去するとともに、ポリシリコン膜の終端または段差となるエッジ部を、半導体層の表面に対して４１°以上６５°以下の角度で傾斜させることを特徴とする。

これらの発明において、ポリシリコン膜を、ノンドープドポリシリコンとしてもよいし、イオン注入をおこなってドープドポリシリコンとしてもよい。

本発明によれば、等方性ドライエッチングにより、ポリシリコン膜の終端または段差となるエッジ部の傾斜角を４１°以上６５°以下とするので、トレンチＭＯＳＦＥＴやトレンチＩＧＢＴなどのゲートポリシリコンの終端または段差となるエッジ部の傾斜角が４１°以上６５°以下の角度となる。したがって、ゲートポリシリコン上に積層される層間絶縁膜が、ゲートポリシリコンのエッジ部において局所的に薄くなるのを回避することができるので、デバイスの耐圧低下を防ぐことができる。

以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。図１は、本発明方法を適用したポリシリコン膜の加工工程を模式的に示す図である。図１に示すように、半導体層１の表面上に絶縁膜８を介して堆積されたポリシリコン膜２の表面上に、選択的にレジストマスク３を形成し、これをケミカルドライエッチング等の等方性ドライエッチングをおこなうための図示しない装置のチャンバー内のステージ上に載置する（図１（ａ））。
そして、ステージ温度を５０℃以上１００℃以下の所定の温度に保持するとともに、チャンバー内圧力をたとえば３０Ｐａとし、チャンバー内に、エッチングガスおよび保護膜形成用ガスとしてそれぞれＣＦ₄ガスおよびＯ₂ガスを導入し、７００Ｗのパワーでエッチングを開始する。たとえば、ＣＦ₄ガスおよびＯ₂ガスの流量は、ともに１００ｓｃｃｍとする。

なお、ステージ温度は、半導体層１の表面に対するポリシリコン膜２のエッジ部７の角度φに応じて、適宜選択される。このエッジ部７の角度φは、４１〜６５°の範囲内の角度である。また、ステージ温度以外の条件、すなわちチャンバー内圧力、ＣＦ₄ガスやＯ₂ガスの流量、およびパワー等も、適宜変化させることができるが、これらの条件の変化がポリシリコン膜２のエッジ部７の角度φの変化に及ぼす影響は、ステージ温度の変化による影響ほどではない。
エッチングが開始されると、ポリシリコン膜２の露出面がエッチングされるとともに、レジストマスク３の終端の下に窪み６ができる（図１（ｂ））。本実施の形態では、ステージ温度（５０〜１００℃）が高温であるため、窪み６に溜まるはずの反応生成物が雰囲気中へ離脱する。それによって、窪み６に反応生成物が析出せずに、ポリシリコン膜２の露出面と同様に、窪み６においてもエッチングが進む（図１（ｃ））。

そして、レジストマスク３で被覆されていない領域のポリシリコン膜２が除去されて、半導体層１が露出した状態となる。ポリシリコン膜２の終端部は、半導体層１の表面に対して４１〜６５°の角度で傾斜した形状のエッジ部７となり、エッチングが終了する（図１（ｄ））。
ここで、ステージ温度が上述した範囲である理由、およびポリシリコン膜２のエッジ部７の角度が上述した範囲である理由について説明する。図２は、本発明者らがおこなった実験結果を示す図表であり、ステージ温度およびエッジ部の角度と、破壊された素子の数との関係を示している。
実験の内容はつぎのとおりである。２５℃、４０℃、５０℃、７０℃および１００℃の各ステージ温度についてそれぞれ１０００個のトレンチＭＯＳＦＥＴを作製し、ゲート耐圧試験をおこなう。ＭＯＳＦＥＴの定格耐圧は８０Ｖである。そして、６０Ｖ以下で破壊した素子について、ＯＢＩＣ（ＯｐｔｉｃａｌＢｅａｍＩｎｄｕｃｅｄＣｕｒｒｅｎｔ）法により、ゲートポリシリコンの段差または終端のエッジ部のうち、破壊したエッジ部の箇所数（個数）を調べる。

実験の結果、図２から明らかなように、ステージ温度が４０℃以下では、ゲートポリシリコンのエッジ部７の角度φが７５°以上となり、エッジ部７で破壊されやすくなることがわかる。また、ゲートポリシリコンのエッジ部７の角度を４１°よりも小さくするには、ステージ温度を１００℃よりも高くする必要があるが、その場合には、ポリシリコンの表面ラフネスが大きくなってしまうという欠点がある。これらの事情により、ステージ温度は、５０℃以上１００℃以下であるのが適当であり、また、ポリシリコンのエッジ部７の角度φは、４１°以上６５°以下であるのが適当である。
ところで、図２に示す結果は、等方性ドライエッチングにより加工されるポリシリコン膜２がノンドープドポリシリコンである場合のものである。ポリシリコン膜２がドープドポリシリコンである場合には、つぎのようになる。図３は、本発明者らが調べた結果を示す特性図であり、等方性ドライエッチングによる加工前のポリシリコン膜２のドーピング濃度に対するエッチングレートの関係を示している。図３より、ドーピング濃度が高いほどエッチングレートが大きいことがわかる。

したがって、等方性ドライエッチングによりポリシリコン膜２を加工する前に、ポリシリコン膜２にリン（Ｐ）やヒ素（Ａｓ）等をイオン注入しておくことにより、ポリシリコン膜２の膜厚方向に濃度勾配が生じ、この濃度勾配によるエッチングレート差が加算されることになる。ポリシリコン膜２の表面層は、膜下部層よりも高濃度にドープされるので、ポリシリコン膜２の表面層はより速くエッチングされ、膜下部層は遅くエッチングされる。それによって、ポリシリコン膜２の段差や終端のエッジ部７の角度は、ノンドープドポリシリコンの場合よりも、小さい角度になる。
図４に、ノンドープドポリシリコンとドープドポリシリコンのそれぞれについて、ステージ温度に対するエッジ部の角度の関係を示す。ドープドポリシリコンのドーズ量は、１×１０²⁰ｃｍ^-2とした。図４から明らかなように、あらかじめポリシリコン膜２にイオン注入をおこなっておくことにより、たとえば１００℃のステージ温度で、ポリシリコン膜２のエッジ部７の角度を３０°まで小さくすることができる。ここで、イオン注入のドーズ量は、１×１０¹⁵〜１×１０²⁰ｃｍ^-2程度であるのが適当である。

つぎに、本発明方法を実際のデバイスの作製に適用した例について説明する。図５は、本発明方法を適用して作製したトレンチＭＯＳＦＥＴのユニットセルの活性領域における断面構成を示す図である。図６は、図５に示す構成のトレンチＭＯＳＦＥＴのゲート領域における断面構成を示す図である。図７は、図５に示す構成のトレンチＭＯＳＦＥＴの活性領域のトレンチ外側領域における断面構成を示す図である。
図５〜図７に示すように、トレンチ１１は、基板表面層に設けられたｎ型ソース領域１２およびその下のｐ型チャネル領域１３を貫通して、ｎ型ドリフト層１４に達する。ゲート絶縁膜１５は、トレンチ１１の側壁および底部に沿って形成されている。ゲートポリシリコン１６は、ゲート絶縁膜１５の内側を埋めている。ゲートポリシリコン１６上には、ＢＰＳＧ等の層間絶縁膜１８が積層されている。

ソース電極１７は、層間絶縁膜１８上に形成されており、ｎ型ソース領域１２およびｐ型チャネル領域１３に接触している。ソース電極１７とゲートポリシリコン１６とは、層間絶縁膜１８により絶縁されている。基板裏面側には、ドレイン電極１９が形成されており、ドレイン電極１９とｎ型ドリフト層１４との間はｎ⁺型ドレイン層２０となっている。
図６に示すゲート領域において、ゲートポリシリコン１６は、トレンチ１１の終端部分で立ち上がり、基板表面に引き出され、フィールド酸化膜２２上においてゲート電極２１に接続する。ゲートポリシリコン１６が立ち上がる段差部分でのゲートポリシリコン１６のエッジ部２５は、ゲートポリシリコン１６となるポリシリコン膜がノンドープドポリシリコンの場合には４１〜６５°、ポリシリコン膜がドープドポリシリコンの場合には下限が３０°以上の角度で傾斜した形状となる。

また、図７に示す活性領域のトレンチ外側領域においては、ゲートポリシリコン１６は、ｐ型チャネル領域１３上で終端となる。このゲートポリシリコン１６の終端となるエッジ部２６も、４１〜６５°（ノンドープドポリシリコンの場合）または下限が３０°以上（ドープドポリシリコンの場合）の角度で傾斜した形状となる。
図５〜図７に示す構成のトレンチＭＯＳＦＥＴを作製するにあたっては、異方性エッチングにより半導体基板にトレンチ１１を形成した後、ゲート絶縁膜１５を形成する。ついで、ポリシリコン膜を積層し、上述したエッチング条件で等方性ドライエッチングをおこなうことにより、ゲートポリシリコン１６を形成する。そして、層間絶縁膜１８を積層し、これにコンタクトホールを開口した後、層間絶縁膜１８上にソース電極１７を形成する。ソース電極１７上には図示しない表面保護膜を形成する。

図８は、本発明方法を適用して作製したトレンチＩＧＢＴのユニットセルの活性領域における断面構成を示す図である。図９は、図８に示す構成のトレンチＩＧＢＴのゲート領域における断面構成を示す図である。図１０は、図８に示す構成のトレンチＩＧＢＴの活性領域のトレンチ外側領域における断面構成を示す図である。
ここで、トレンチＩＧＢＴとは、半導体基板に形成されたトレンチ内に、ゲート絶縁膜を介してゲートポリシリコンが埋め込まれた構造を有する絶縁ゲート型バイポーラトランジスタのことである。また、トレンチＩＧＢＴのゲート領域とは、基板表面にゲートポリシリコンを引き出す領域のことであり、活性領域とは、ＩＧＢＴとして電流を駆動する領域のことである。
図８〜図１０に示すように、トレンチ１１は、基板表面層に設けられたｎ型エミッタ領域３２およびその下のｐ型ベース領域３３を貫通して、ｎ型ドリフト層１４に達する。ゲート絶縁膜１５、ゲートポリシリコン１６および層間絶縁膜１８については、図５〜図７に示すトレンチＭＯＳＦＥＴと同様である。

エミッタ電極３７は、層間絶縁膜１８上に形成されており、ｎ型エミッタ領域３２およびｐ型ベース領域３３に接触している。エミッタ電極３７とゲートポリシリコン１６とは、層間絶縁膜１８により絶縁されている。基板裏面側には、コレクタ電極３９が形成されており、コレクタ電極３９とｎ型ドリフト層１４との間はｐ⁺型コレクタ層４０となっている。
図９に示すゲート領域において、ゲートポリシリコン１６は、トレンチ１１の終端部分で基板表面に引き出され、フィールド酸化膜２２上においてゲート電極２１に接続する。ゲートポリシリコン１６の段差部分でのエッジ部２５は、ゲートポリシリコン１６がノンドープドポリシリコンの場合には４１〜６５°、ドープドポリシリコンの場合には下限が３０°以上の角度で傾斜した形状となる。

また、図１０に示す活性領域のトレンチ外側領域においては、ゲートポリシリコン１６は、ｐ型ベース領域３３上で終端となる。このゲートポリシリコン１６の終端となるエッジ部２６も、４１〜６５°（ノンドープドポリシリコンの場合）または下限が３０°以上（ドープドポリシリコンの場合）の角度で傾斜した形状となる。
図８〜図１０に示す構成のトレンチＩＧＢＴを作製するにあたっては、異方性エッチングにより半導体基板にトレンチ１１を形成した後、ゲート絶縁膜１５を形成する。ついで、ポリシリコン膜を積層し、上述したエッチング条件で等方性ドライエッチングをおこなうことにより、ゲートポリシリコン１６を形成する。そして、層間絶縁膜１８を積層し、これにコンタクトホールを開口した後、層間絶縁膜１８上にエミッタ電極３７を形成する。エミッタ電極３７上には図示しない表面保護膜を形成する。

つぎに、上述した構成のトレンチＭＯＳＦＥＴまたはトレンチＩＧＢＴにおけるトレンチ１１とゲートポリシリコン１６のエッチ部２５，２６の先端２７との平面的な位置関係を、図１１、図１２または図１３に示す。図１１に示す例では、複数の同じ開口幅のトレンチ１１が、ストライプ状に設けられている。図１２に示す例では、トレンチ１１の終端が隣のトレンチ１１の終端につながっている。図１３に示す例では、トレンチ１１の終端が両隣のトレンチ１１の終端とつながっている。
図１４は、本発明方法を適用して作成されたトレンチＭＯＳＦＥＴまたはトレンチＩＧＢＴのチップ平面図を示す図である。なお、ゲートポリシリコン１６より上方に形成される膜については図示していない。チップ６１内にはトレンチ１１が並んでおり、それらのトレンチ１１上にトレンチ１１内に形成されたゲートポリシリコン１６が延在して形成されるゲートランナー６２が配置されている。ゲートランナー６２はポリシリコンからなるゲートパッド部６３につながっている。ゲートパッド部６３の上には、図示しない金属電極パッドが形成される。ゲートランナー６２の配置は、チップ形状やチップサイズによって引き回し方や本数を適宜選択して形成するものであり、この実施例に限られるものではない。ゲートランナー６２は、ゲート抵抗が上昇することを防ぐために配置されるものであり、特にチップサイズが大きい場合に多く用いられる。

図１４のＡ−Ａ´における断面図が上述した図５または図８となる。同様にＢ−Ｂ´における断面図が上述した図６または図９となり、Ｃ−Ｃ´における断面図が図７または図１０となる。
図１４のＤ−Ｄ´における断面図を図１５に示す。ゲートポリシリコン１６は、トレンチ終端部分で基板表面に引き出される。また、図１１のトレンチ１１とゲートランナー６１とが交差する部分Ｅ−Ｅ´の断面図を図１６に示す。ゲートポリシリコン１６は、ゲートランナー６２との交差部分で基板表面に引き出される。図１５および図１６に示すゲートポリシリコン１６は、ゲート絶縁膜１５上に堆積されたポリシリコン膜を上述したエッチング条件で等方性ドライエッチングをおこなうことにより形成される。したがって、ゲートポリシリコン１６のエッジ部２５、２６は、ゲートポリシリコン１６がノンドープポリシリコンの場合には、４１から６５°、ドープドポリシリコンの場合には下限が３０°以上の角度で傾斜した形状となる。

図１７は、本発明方法を適用して作製した横型絶縁ゲート型サイリスタの断面構成を示す図である。図１７に示すように、ｎ^-型ドリフト層４４の表面層にｐ型ウエル領域４３が選択的に形成されている。ｎ⁺型エミッタ領域４２は、ｐ型ウエル領域４３の表面層に選択的に形成されている。離間して設けられたｎ⁺型エミッタ領域４２の間の基板表面上には、ゲート絶縁膜１５を介してゲートポリシリコン１６が形成されている。
このゲートポリシリコン１６は、ゲート絶縁膜１５上に積層されたポリシリコン膜を、上述したエッチング条件で等方性ドライエッチングをおこなうことにより、形成される。したがって、ゲートポリシリコン１６の両側のエッジ部５６は、ゲートポリシリコン１６がノンドープドポリシリコンの場合には４１〜６５°、ドープドポリシリコンの場合には下限が３０°以上の角度で傾斜した形状となる。

エミッタ電極３７は、ゲートポリシリコン１６上に形成された層間絶縁膜１８上に形成されており、ｎ⁺型エミッタ領域４２およびｐ型ウエル領域４３に接触している。エミッタ電極３７とゲートポリシリコン１６とは、層間絶縁膜１８により絶縁されている。基板裏面側には、コレクタ電極３９が形成されており、コレクタ電極３９とｎ^-型ドリフト層４４との間は、ｎ^-型ドリフト層４４側から順にｎ⁺型バッファー層５１およびｐ⁺型コレクタ層４０となっている。
上述した実施の形態によれば、等方性ドライエッチングにより、ポリシリコン膜２の終端または段差となるエッジ部７の傾斜角を４１°以上６５°以下の角度とするので、トレンチＭＯＳＦＥＴやトレンチＩＧＢＴや横型絶縁ゲート型サイリスタなどを製造すると、ゲートポリシリコン１６の終端または段差となるエッジ部２５，２６，５６が、４１°以上６５°以下の角度で傾斜した形状となる。したがって、これらのデバイスにおいて、ゲートポリシリコン１６上に積層された層間絶縁膜１８が、ゲートポリシリコン１６のエッジ部２５，２６，５６において局所的に薄くなるのを回避することができるので、デバイスの耐圧低下を防ぐことができる。

また、実施の形態によれば、ゲートポリシリコン１６のエッジ部２５，２６，５６の角度θ，φを、等方性ドライエッチング時のステージ温度により制御することができる。したがって、制御性よくデバイスを製造することができる。
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。たとえば、等方性ドライエッチングに使用するガスは、ＣＦ₄およびＯ₂に限らない。また、本発明は、トレンチＭＯＳＦＥＴやトレンチＩＧＢＴや横型絶縁ゲート型サイリスタの製造以外にも、ポリシリコン膜を等方性ドライエッチングによりエッチバックする工程を有する半導体装置の製造方法に適用可能である。また、本発明は、トレンチが格子状や梯子状やメッシュ状などの場合や、開口幅の異なるトレンチが設けられている場合にも適用可能である。

本発明方法におけるポリシリコン膜の加工工程を模式的に示す図である。ポリシリコン膜を加工する際のステージ温度および加工後のエッジ部の角度と、破壊された素子の数との関係を示す図表である。ポリシリコン膜を加工する前のポリシリコン膜のドーピング濃度に対するエッチングレートの関係を示す特性図である。ステージ温度に対するエッジ部の角度の関係を示す特性図である。本発明方法を適用して作製されたトレンチＭＯＳＦＥＴの活性領域における断面構成を示す図である。本発明方法を適用して作製されたトレンチＭＯＳＦＥＴのゲート領域における断面構成を示す図である。本発明方法を適用して作製されたトレンチＭＯＳＦＥＴの活性領域のトレンチ外側領域における断面構成を示す図である。本発明方法を適用して作製されたトレンチＩＧＢＴの活性領域における断面構成を示す図である。本発明方法を適用して作製されたトレンチＩＧＢＴのゲート領域における断面構成を示す図である。本発明方法を適用して作製されたトレンチＩＧＢＴの活性領域のトレンチ外側領域における断面構成を示す図である。本発明方法を適用して作製されたトレンチ型デバイスの要部の平面レイアウトの一例を示す図である。本発明方法を適用して作製されたトレンチ型デバイスの要部の平面レイアウトの他の例を示す図である。本発明方法を適用して作製されたトレンチ型デバイスの要部の平面レイアウトの他の例を示す図である。本発明方法を適用して作製されたトレンチ型デバイスのチップの要部平面図である。本発明方法を適用して作製されたトレンチ型デバイスの要部断面図を示す図である。本発明方法を適用して作製されたトレンチ型デバイスの要部断面図を示す図である。本発明方法を適用して作製可能な絶縁ゲート型サイリスタの活性領域における断面構成を示す図である。従来のケミカルドライエッチングによるポリシリコン膜の加工工程を模式的に示す図である。従来のケミカルドライエッチングによりゲートポリシリコンを形成したトレンチＭＯＳＦＥＴのゲート領域における断面構成を示す図である。従来のケミカルドライエッチングによりゲートポリシリコンを形成したトレンチＭＯＳＦＥＴの活性領域のトレンチ外側領域における断面構成を示す図である。

符号の説明

１半導体層
２ポリシリコン膜
３レジストマスク
７，２５，２６，５６エッジ部

Claims

半導体層にトレンチを形成する工程と、
前記半導体層および前記トレンチの表面上に絶縁膜を介してポリシリコン膜を堆積する工程と、
前記ポリシリコン膜の表面上に選択的にマスクを形成する工程と、
前記半導体層を有する基板を等方性ドライエッチング装置内のステージ上に設置する工程と、
ステージ温度を５０℃以上１００℃以下の温度に保持しながら、ＣＦ ₄ ガスとＯ ₂ ガスを用いた等方性ドライエッチングにより、前記ポリシリコン膜の露出部分を除去するとともに、前記ポリシリコン膜の終端または段差となるエッジ部の傾斜角を４１°以上６５°以下とさせる工程と、
エッチング終了後に前記マスクを除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
前記ポリシリコン膜は、ノンドープドポリシリコンであることを特徴とする請求項１に記載の半導体装置の製造方法。
前記ポリシリコン膜は、ドープドポリシリコンであることを特徴とする請求項１に記載の半導体装置の製造方法。