CN102810566B - 具有高阻断电压能力的功率半导体器件 - Google Patents

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Abstract

本发明提供了一种具有高阻断电压能力的功率半导体器件，包括：有源器件区，其置于半导体衬底中；边缘终端区，其置于有源器件区与半导体衬底的横向边缘之间的半导体衬底中；以及沟槽，其置于边缘终端区中，从半导体衬底的第一表面向半导体衬底的相对的第二表面延伸。沟槽具有内侧壁、外侧壁和底部。内侧壁比外侧壁与半导体衬底的横向边缘距离更远，并且外侧壁的上部与沟槽的内侧壁和底部相反地被掺杂，以增大阻断电压能力。可提供产生高阻断电压能力的其他结构，诸如置于边缘终端区中的第二沟槽或硫族元素掺杂原子区。

Description

具有高阻断电压能力的功率半导体器件
技术领域
本发明涉及功率半导体器件，具体地，涉及具有高阻断电压能力（highblocking voltage capacity）的功率半导体器件。
背景技术
许多功率半导体器件制作在同一半导体衬底上。这些器件随着经由所谓的划片工艺的处理而在物理上分离开，该划片工艺可通过用机械切割（例如，用划片机）或用激光切割对衬底划线并裂片来完成。在每种情况下，各器件的横向边缘均具有由划片工艺导致的晶体缺陷。若允许任何等电位线到达该器件的横向边缘，则漏电流会由于晶体缺陷而显著增大，从而降低器件的阻断电压能力。
为确保由例如Si或SiC制作的高电压半导体器件的足够高的阻断电压能力，必须在器件的横向边缘处的边缘终端区内采取适当措施。对于现代的诸如SIPMOS晶体管、IGBT（绝缘栅双极型晶体管）或DMOS（双扩散金属氧化物半导体）晶体管等的MOS（金属氧化物半导体）受控功率开关以及高电压二极管，电场强度在器件的有源器件区与切割边缘之间必须完全耗尽。否则，会在器件的边缘处产生场放大。
器件的反向能力（reverse capacity）越高，通常对钝化层的要求也越复杂。对于IGBT产品以及相关的续流二极管，普遍需要600V至高达6.5kV的反向电压。在该情况下，边缘终端区经常采用平面设计来实现。该边缘结构的目的在于确保等电位线以这样一种方式从器件的内部导向表面：其弯曲和厚度不会导致硅中产生任何过早发生的雪崩，或导致钝化层中的电介质击穿，而且器件的阻断能力将降至远小于体击穿电压（volumebreakdown voltage）值。
其他关键位置是边缘结构拓扑中的台阶和边。在动态工作期间，能在这些位置的表面上建立几个MV/cm的峰值场强，从而对表面上起保护作用的钝化层的强度产生了极高要求。当没有完全满足这些要求时，该器件可能在一定次数的切换周期后失效。
为确保边缘终端的足够高的阻断电压能力，可采用一些常规技术。这些技术中的每一项都试图削弱表面上的电场并增大对于表面电荷的容许区域。其目的是在能长时间保持稳定状态的半导体材料的表面上建立电位关系。对于台面终端结构，以建立有阻断型pn过渡（blocking pn-transitions）的倾斜截面或沟槽的形式来进行半导体边缘的成形。对于平面终端结构，必须采用适当的屏蔽技术来使场强耗尽。因此，要么以相应调节后的掺杂浓度来提供掺杂物的横向扩展，或者使用所谓的场板结构，由此可在位于场板结构与半导体表面之间的绝缘层表面中以适当方式使表面场的强度横向耗尽。
然而，器件表面的相当大的部分需要对高阻断平面边缘进行有关阻断电位和阻断稳定性的优化。通常，为边缘终端的宽度设置两倍或三倍基本厚度。由于等电位线的弯曲对于硅中的大部分均会出现，从而可以将其引出至表面，所以产生了大面积的要求。等电位线的弯曲与电场的增大有关。若场超过了临界值，则会发生雪崩击穿。为保持弯曲半径足够小，用于600V器件的具有缓冲氧化物的场板结构需要约200至250μm的边缘终端宽度。具有已经用于6.5kV的阻断能力的这种结构，需要超过2000μm的边缘宽度。
同样，平面高电压终端边缘增加了与优化仿真相关的开销，并增大了制造期间的工艺复杂度。过于复杂的工艺对高压二极管来说尤其昂贵，因为器件有源部分中的基本结构相对简单且仅需要很少的工艺步骤。
与平面边缘终端结构相比，台面边缘终端结构在器件的垂直深度上（至少部分地）转移场强的耗散，因此边缘要求相应较少。在例如用于晶闸管的历史悠久的双极技术（bipolar technology）中，这种台面边缘终端被广泛用于高电压器件的制造。
然而，采用了诸如研磨、抛光或喷砂等的非常粗糙的机械技术，其由于有关缺陷密度的原因而不能与MOS器件的制造集成。此外，器件必须被隔离以进行机械边缘处理（例如，采用激光切割操作），且随后作为单个芯片或管芯（裸片）被进一步处理和抛光。这也与高度自动化的具有标准直径的晶片的制造不兼容。
随着适于制造垂直边缘终端的现代沟槽单元概念的发展，例如，随着新一代IGBT的产生，目前与MOS技术兼容的替代技术已可以使用。采用边缘终端结构的垂直设计，在器件边缘处，大致在沿着后续被分裂开的管芯的切口区域中，形成通过漂移区的深度的环形沟槽。通过受主（p-型掺杂物）在该垂直沟槽的侧壁内的集中，提高了阻断电压能力。作为替代，沟槽可设置在离开器件的横向边缘处，使得终端边缘区充当连接背面电位的横向场板。从而，等电位线可被导向填充有电介质材料的沟槽的上部，且实际芯片边缘保持无场。
与侧壁相反，在沟槽底部采用更高受主剂量的注入，可以通过具有侧场板的结构将沟槽的深度减小约一半。因此，该结构适于与其中不使用高掺杂载流子材料的薄晶片技术进行工艺集成。
然而，沟槽深度的减小与所谓的穿通（PT）尺寸（punch throughdimensioning）的增大一同导致了以下行为：其中，穿过在沟槽底部以下的结构的等电位线，在最外区域中以相对很大的弯曲半径被“折回”至沟道停止区。为防止空间电荷区（SCZ）在横向切割边缘处的影响（由于对晶体造成的损伤，这会导致大量漏电流的增加），这需要相当大的空间用于横向电场停止区的宽度。根据PT尺寸的强度，横向电场停止区的宽度可相当于两倍边缘沟槽的宽度。这实际上只在快速切换的情况下才无限制地非常正确，因为在静态阻断负荷（static blocking load）的条件下，由于产热，在外侧横向沟槽边缘处发生空穴累积，其部分屏蔽了场的横向扩散。然而，许多仿真提供了证据：该屏蔽效应实际随着相对较小的沟槽深度（例如，芯片厚度的一半）以及随着增大的PT尺寸而消失，而且即使在静态阻断模式下，也几乎不对等电位线分布施加任何影响。
发明内容
为了使考虑到穿通尺寸的边缘要求最少，由深入到半导体衬底的垂直深度的施主区提供横向电场耗散。该施主优选具有高于衬底的击穿电荷的横向剂量。
在一种实施方式中，该区可以位于在半导体衬底的边缘终端区中形成的垂直沟槽的最外侧壁处，或者位于横向边缘与沟槽之间距沟槽某一距离处。该实施方式提供了可包括横向沟道停止区的节省空间的沟槽边缘终端。横向沟道停止区深入到半导体衬底的垂直深度中，并因此减小了在具有缩减的沟槽深度和显著的穿通尺寸的外边缘区域中折回逆行等电位线所需的面积。尽管具有缩减的横向电场停止区宽度，但在器件的外边缘处可防止空间电荷区的冲击。
在另一实施方式中，由施主在横向电场停止区中的向内深扩散来提供横向电场耗散。这提供了对基本掺杂的局部增强，其引起等电位线的回推。硫族元素（chalcenogides）的磷增强扩散尤其适合于该目的，硫族元素在构成晶格位置时充当双施主。例如，在用磷高掺杂的边缘层的影响下，可以加速硒的向内扩散，从而可以用相对低的热预算来实现100μm或更深量级的渗透深度。
根据功率半导体器件的一种实施方式，该器件包括：半导体衬底；有源器件区，其置于半导体衬底中；边缘终端区，其置于有源器件区与半导体衬底的横向边缘之间的半导体衬底中；以及沟槽，其置于边缘终端区中，该沟槽从半导体衬底的第一表面向半导体衬底的相对的第二表面延伸。沟槽具有内侧壁、外侧壁和底部。内侧壁比外侧壁距半导体衬底的横向边缘更远，并且外侧壁的上部被与沟槽的内侧壁和底部相反地掺杂。
根据功率半导体器件的制造方法的一种实施方式，该方法包括：形成半导体衬底中的有源器件区和在有源器件区与半导体衬底的横向边缘之间的边缘终端区；以及在边缘终端区中形成沟槽，该沟槽从半导体衬底的第一表面向半导体衬底的相对的第二表面延伸。沟槽具有内侧壁、外侧壁和底部。内侧壁比外侧壁距半导体衬底的横向边缘更远。该方法还包括与沟槽的内侧壁和底部相反地掺杂外侧壁的上部。
根据功率半导体器件的另一实施方式，该器件包括：半导体衬底；有源器件区，其置于半导体衬底中；边缘终端区，其在半导体衬底中从有源器件区向外横向离开；以及第一沟槽，其置于边缘终端区中。第一沟槽具有内侧壁、外侧壁和底部，内侧壁比外侧壁离有源器件区更近。该功率半导体器件还包括第二沟槽，其在边缘终端区中与第一沟槽向外横向隔开。第二沟槽比第一沟槽向半导体衬底中延伸得更深，并具有外侧面向第一沟槽的外侧壁的且与第一沟槽的内侧壁和底部相反地被掺杂的侧壁。
根据功率半导体器件的制造方法的一种实施方式，该方法包括：形成半导体衬底中的有源器件区和从该有源器件区向外横向离开的边缘终端区；在边缘终端区中形成第一沟槽，第一沟槽具有内侧壁、外侧壁和底部，内侧壁比外侧壁离有源器件区更近；以及在边缘终端区中形成与第一沟槽向外横向隔开的第二沟槽。第二沟槽比第一沟槽向半导体衬底中延伸得更深，并具有外侧面向第一沟槽的外侧壁的侧壁。该方法还包括与第一沟槽的内侧壁和底部相反地掺杂第二沟槽的侧壁。
根据功率半导体器件的又一实施方式，该器件包括：半导体衬底；有源器件区，其置于半导体衬底中；边缘终端区，其置于有源器件区与半导体衬底的横向边缘之间的半导体衬底中；以及硫族元素掺杂原子区，其置于邻近半导体衬底的横向边缘的边缘终端区中。
根据功率半导体器件的制造方法的又一实施方式，该方法包括：在半导体衬底中形成有源器件区；在有源器件区与半导体衬底的横向边缘之间形成边缘终端区；以及在邻近半导体衬底的横向边缘的边缘终端区中形成硫族元素掺杂原子区。
在阅读以下详细说明以及查看附图时，本领域技术人员将认识到其他特征和优势。
附图说明
附图的元件不一定相对于彼此成比例。类似的附图标记指示相应的类似部分。除非彼此排斥，否则可对各种所示实施方式的特征进行组合。在附图中描绘了所有实施方式，并对其详细描述如下。
图1示出了根据实施方式的功率半导体器件的部分截面示意图。
图2和图3示出了对在功率半导体器件的边缘终端区中形成的沟槽的侧壁和底部进行掺杂的方法的实施方式。
图4示出了根据实施方式的功率半导体器件的部分截面示意图。
图5和图6示出了在功率半导体器件的边缘终端区中形成两个沟槽的方法的实施方式。
图7和图8示出了在功率半导体器件的边缘终端区中形成硫族元素掺杂原子区的方法的实施方式。
图9示出了根据实施方式的功率半导体器件的部分截面示意图。
图10示出了根据实施方式的功率半导体器件的部分截面示意图。
图11示出了根据实施方式的功率半导体器件的部分截面示意图。
图12示出了在功率半导体器件的边缘终端区中的不同掺杂分布的曲线图。
图13示出了根据实施方式的功率半导体器件的部分截面示意图。
图14示出了根据实施方式的功率半导体器件的部分截面示意图。
具体实施方式
以下说明了多种实施方式。在附图中，相同的结构特征用相同或类似的附图标记来表示。在本说明的上下文中，“横向”或“横向方向”应当被理解为表示一般平行于半导体材料或半导体本体的横向范围延伸的方向或范围。因此，横向方向一般平行于这些表面或侧面延伸。与此相比，术语“垂直”或“垂直方向”被理解为表示一般垂直于这些表面或侧面并从而垂直于横向方向延伸的方向。因此，垂直方向在半导体材料或半导体载体的厚度方向上延伸。
以下描述功率半导体器件。功率半导体器件可以是不同类型的，可利用不同技术来制造，并且可包括例如集成的电子、电光或机电电路或者无源器件。功率半导体器件可包括非半导体的无机和/或有机材料，诸如分立无源器件、天线、绝缘体、塑料或金属等。此外，以下描述的器件还可包括用于控制功率半导体芯片的功率集成电路的集成电路。
功率半导体器件可包括功率MOSFET（金属氧化物半导体场效应晶体管）、DMOSFET（双扩散MOSFET）、IGBT（绝缘栅双极型晶体管）、JFET（结栅场效应晶体管）、功率双极晶体管或诸如功率肖特基二极管的功率二极管。一些功率半导体器件具有垂直结构，其中，以电流可以在垂直于这些功率半导体器件的主面的方向上流动的这种方式来制作该器件。
具有垂直结构的功率半导体器件，即，垂直功率半导体器件，可在其两个主面上（也就是说，在其顶面和底面上，或者换句话说，在其正面和背面上）具有诸如触点的端子。举例来说，功率MOSFET的源电极和栅电极可被置于一个主面上，而功率MOSFET的漏电极可被安置在另一主面上。接触点可由铝、铜或任何其他合适材料制成。可将一层以上的金属层用于功率半导体芯片的接触垫。例如，金属层可由钛、镍钒、金、银、铜、钯、铂、镍、铬或任何其他合适材料制成。金属层不需要是同质的或仅由一种材料制成，也就是说，在金属层中包括的材料的各种成分和浓度均是可以的。相反，电流在平行于横向功率半导体器件的主面的方向上流动。
接下来描述各种实施方式，着重于功率半导体器件的边缘终端结构。本文描述的边缘终端结构可被包括在任何类型的功率半导体器件中，以增大器件的阻断电压能力。仅是为了便于说明，这些实施方式示出了作为功率二极管的功率半导体器件。然而，任何类型的功率半导体器件均可包括本文所述的边缘终端结构。
图1示出了为在例如1200V下工作而设计的功率二极管100的实施方式。二极管100包括半导体衬底102，诸如可以具有或不具有外延层的n掺杂硅片。在一种实施方式中，半导体衬底102具有约53Ω·cm的电阻率和约125μm的厚度。二极管100具有内部有源器件区104和外边缘终端区106。具有例如约1·1017cm-3的表面浓度和约6μm的结深度的p+掺杂阳极区108形成在有源器件区104中的半导体衬底102的顶面110处。可选的n+掺杂沟道停止区112向着二极管100的横向边缘114（即，二极管100的被切割以将二极管100与同一衬底上制造的其他器件分离开的侧边）形成在边缘终端区106中。可选择地，沟道停止区112可以是p+掺杂的。n+发射极116位于二极管100的背面118处，且具有例如约3.5·1015cm-3的表面浓度和约2μm的渗透深度。具有例如1.3·1014cm-3的最大浓度和10μm的渗透深度的预充电电场停止区120也位于背面118处。阴极电极122在背面118处与发射极116电性接触，并且阳极接触点124在顶面110处与阳极108电性接触。有源器件区104的一部分（内部）在图1中不可见。
阻断电压在二极管100的横向边缘114处被具有例如60μm的宽度及70μm的深度的环形沟槽126吸收。沟槽126的内侧壁128（即，与二极管的横向边缘间隔最远的侧壁）和沟槽126的底部130被注入诸如硼的p型掺杂剂。在一种实施方式中，沟槽内侧壁128具有p-掺杂，以减小阳极区108与衬底102之间的p+对n-结的临界电场强度，并防止表面击穿。沟槽126的底部130具有（较高的）p掺杂，以在深度上补偿施主电荷，并因此允许沟槽126的深度减小至约衬底厚度的一半，而不会引起沟槽126的底部130的区域击穿。沟道停止区112延伸在沟槽126的外侧壁132（即，与二极管的横向边缘间隔最近的侧壁）与二极管100的横向边缘114之间。在某些实施方式中，沟道停止区112具有约1·1018cm-3的表面浓度和约6μm的渗透深度。沟槽126可填充有具有例如ε=3.9的介电常数的材料。采用优化后的掺杂比，器件的体击穿随着1830V的阻断电压而出现。等电位线的最终分布在图1中示出。
沟槽外侧壁132的上部134被取代p型的n型掺杂，例如具有n+掺杂。可将沟槽外侧壁132的上部134的n型剂量调节为与沟道停止区112中的水平类似，并因而在半导体衬底102的击穿电荷以上。雪崩击穿可能发生在沟槽底部130的外角落中，从而意味着沟槽底部130中的p掺杂与沟槽134内的垂直沟道停止区之间的一定的阻断电压损失是不可避免的。为此，可将n+掺杂限制于沟槽外侧壁132的上部134。在一种实施方式中，沟槽外侧壁132的n+掺杂从半导体衬底102的顶面110延伸30μm的长度，以获得全体积阻断能力（full volume blocking capacity）。在该情况下，沟槽外侧壁132的下部136可具有p-掺杂。当然，对于p沟道器件，上述掺杂类型可以相反。
图2和图3示出了形成具有上述不同掺杂类型的垂直沟槽126的实施方式。图2示出了在半导体衬底102中刻蚀的沟槽126。在某些实施方式中，半导体衬底102的厚度小于200μm，并且沟槽126从衬底102的顶面110延伸至衬底102的厚度的2/3以下的深度。图2还示出了沉积在沟槽外侧壁132的上部的掩模层138，用于为外侧壁132的这一部分遮蔽p型掺杂剂。图3示出了在内侧壁128、底部130和外侧壁132的下部例如经由注入或扩散工艺而被p型掺杂，从而在沟槽126的这些区域中产生p型注入区140之后的半导体衬底102。掩模138随后从外侧壁132的上部被除去。沟槽126的内侧壁128、底部130和外侧壁132的下部136随后被掩模覆盖，并且沟槽外侧壁132的上部134例如经由注入或扩散工艺而被n型掺杂，从而产生图1所示结构。
图4示出了功率二极管150的另一实施方式，其中，更深的第二沟槽152在边缘终端区106中与第一沟槽126横向向外隔开。第二沟槽152比第一沟槽126向半导体衬底102中延伸得更深，且具有内侧壁154，该内侧壁154在外侧面向第一沟槽126的外侧壁132，并与第一沟槽126的内侧壁128和底部130相反地被掺杂。在一种实施方式中，第二沟槽152的侧壁154和156具有n+掺杂，并且第二沟槽152与第一沟槽126横向隔开约20μm。在一种实施方式中，第二沟槽152的底部158在半导体衬底102的背面118上方约15μm处终止。具有n型掺杂的第二沟槽152防止了外电位线的逆行扩展，使得衬底的第二沟槽152与横向边缘114之间的空间保持相对无场。在某些实施方式中，边缘终端区106的宽度（即，第一沟槽的内侧壁与衬底的横向侧边之间的横向距离）可减小至约80μm。
图5和图6示出了形成半导体衬底102中的第一和第二沟槽126和152的实施方式。图5示出了在边缘终端区的内部刻蚀的第一沟槽126以及在功率二极管150的第一沟槽126与横向边缘114之间的衬底102中刻蚀的第二沟槽152。图6示出了沉积在除了第二（外）沟槽152的区域之外的半导体衬底102上的诸如USG（无掺杂硅玻璃）硬掩模的硬掩模160，以及将磷玻璃（PSG）162沉积在第二沟槽152中。随后执行扩散步骤，以将磷从PSG扩散进第二沟槽152的侧壁154、156和底部158中。可选择地，可将磷注入进第二沟槽152的侧壁154、156和底部158中。PSG 162在第一实施方式中被除去，且如图4所示，第二沟槽152填充有多晶硅164。
因为用多晶硅164的再次填充由于高温而难以掩盖在内沟槽126上方，所以可在内沟槽126形成之前制成外场停止沟槽152。在例如经由CMP（化学机械抛光）将多晶硅从半导体衬底102的顶面110除去之后，可更容易地对内沟槽126执行处理序列。在任何一种情况下，均执行CMP步骤，以从半导体衬底102的顶面110除去多晶硅。阳极108和可选沟道停止区112随后被注入并推进。若提供沟道停止区112，则其形成在第一沟槽126的外侧壁132与第二沟槽152的内侧壁154之间的半导体衬底102的顶面110中。由于通过n+掺杂的第二沟槽152已经可靠地防止了空间电荷区向器件边缘114的延伸，所以可省去沟道停止区112。可选择地，其后可执行用于减小少数载流子寿命的如Pt扩散或高能电子辐射等的工艺，以调节二极管150的动态行为。
图4示出了所获得的结构。而后可例如借助USG硬掩模来刻蚀第二沟槽152。还可进行进一步处理，诸如例如通过退火去除损伤、在第一沟槽126的侧壁128、132和底部130中注入硼，随后再进行渗透、填充第一沟槽126、平坦化、金属化和钝化。其后可处理衬底102的背面118，以产生阴极116、电场停止区120以及金属化层122。
通过切透边缘终端区106，可将功率二极管150与在同一半导体衬底上制作的其他器件物理上分离开。在一种实施方式中，第二沟槽152被安置在如图4中由标有“A”的虚线指示的切口中，使得切割工具切透第二沟槽152。即，限制场的第二沟槽152直接位于划线上，使得切痕穿过第二沟槽152。在切割之后，至少第二沟槽152的高掺杂内侧壁154保持为功率二极管150的一部分。根据该实施方式，其中，在相对的第二沟槽152的内侧壁154的区域中，（切割后的）剩余半导体衬底横向上不包括第二沟槽152，从而第二沟槽152是开口沟槽。这样，在切割之后，第二沟槽152的沟槽填充材料164或内侧壁154露出。在该情况下，分离开的半导体衬底的左边缘和右边缘可分别与邻近芯片相关。可选择地，如图4中标为“B”的虚线所示，切割发生在第二沟槽152的外部。根据该实施方式，其中，剩余半导体衬底在所有面上均横向包括第二沟槽152，从而第二沟槽152是闭合沟槽。在每一种情况下，上述处理均可被用于其他半导体材料，其可以是例如SiC、GaN、GaAs等。
在其他实施方式中，半导体衬底的基本掺杂可在芯片边缘处增强，且增强为具有诸如硒等的硫族元素掺杂原子的扩散区的漂移区，该硫族元素掺杂原子使等电位线弯曲成远离衬底的横向边缘并朝向顶面以增大具有缩小的横向沟道停止区的器件的阻断电压能力。硫族元素在诸如硅晶格的半导体晶格中趋向于建立基团结构。硫族元素对（chalcogen pairs）在具有其固有种类的施主能级的注入表面附近形成更高阶的复合物，而不是被隔离成位于晶格中某一位置处的原子。硫族元素优选存储在靠近其仅有很小程度的电学活性的晶片表面的晶体缺陷上。因此，晶体一侧的缺陷深度以及可能由实际离子注入引起的晶格紊乱可能对后续的扩散行为（扩散到一侧或扩散到以此方式产生的晶格缺陷）具有决定性影响。例如，硒作为掺杂物质的使用在例如900至1000°C的典型固化条件下，导致向内扩散的被电性激活的物质的很小百分比的注入剂量。
在硅片的情况下，例如硅自间隙原子的自间隙原子的存在增强了硒的扩散机制。位于固定晶格位置上的硒原子被自间隙原子驱逐到中间晶格（在该处它们变为可移动）。自间隙原子越多地让晶格过饱和，硒原子的扩散系数由于增大的迁移率而越大。为了用有限的热预算获得尽可能高的扩散深度，随着在氧化气氛中的扩散，例如，在热氧化或SiO2的热TEOS分解期间，应当以合适的温度和具有尽可能高的效率（IED=注入增强扩散）的时间曲线来产生由离子注入生成的点缺陷（间隙原子）。这样，Si自间隙晶格原子让晶格过饱和。这些自间隙晶格原子增强了注入的硫族元素原子的扩散特性。
硫族元素充当双施主，且相比于诸如P、As或Sb等的五价元素具有很高的扩散系数，从而在诸如900°C和1000°C之间的相同处理温度期间，可实现更高的渗透深度。例如，除了质子辐射之外或者作为对其的替代，Se注入和扩散可被用于IGBT、JFET、功率MOSFET和二极管，以在使等电位线弯曲成远离半导体衬底的横向边缘的边缘终端区中形成具有增大了的n掺杂的区域。
硒间隙式扩散，其中，由于位于晶格位置上的硒原子被自间隙原子驱逐到中间晶格（在该处它们可移动）中，所以当自间隙晶格原子（自间隙原子）让半导体晶体过饱和时，向内扩散加速。具有例如间隙Si原子的晶格的过饱和越强，扩散系数越高。另外，由于例如随着热氧化或包括高表面浓度的磷扩散而出现的自间隙原子的供应，以类似的热预算可进一步增大Se或诸如S或Te等的其他硫族元素的扩散深度。
在以此方式生长的氧化物或含磷层的表面区域中，同时发生着硒（或其他硫族元素）的强烈的析出/向外扩散。在该情况下，硒的最大浓度在向内扩散期间大大降低，从而随着较高的扩散深度，将不再能保证用于有效的场停止所需的剂量。然而，用于补偿这些损失的注入剂量的增加在有限的程度上是成功的，因为伴随着剂量增加，Si晶格在具有离子注入的侧面上越发非晶化，而且硒或其他硫族元素在受损晶体区域中形成非活性集群的趋势支持并进一步加剧了在这些情况下电学活性中心的损失。
硒具有与取代物集成的Se原子或Se对的简单和双重干涉位置（simple and double interference positions）相关的四个分立能级。退火之后，在900°C以上的温度下，对中心在DLTS（深能级瞬态谱）谱中几乎完全消失，从而与250meV（对于单电荷中心）和496meV（对于双电荷中心）的单个Se干扰位置相关的能级在谱中的导带以下占优势。当在高掺杂磷表面层中采用磷驱动向内扩散以用于在垂直深度上形成具有很宽的最大值的拱形扩散分布时，特别建立了析出的相反导向机制（oppositely orientedmechanism of segregation）。该效应可被用于调节向内扩散达到尽可能深。在一种实施方式中，磷的向内扩散是例如从POCL3或PH3掺杂源，或者从包括磷的另一气态化合物通过气相来进行的。这样做产生了磷的非常高的表面浓度，且因此自间隙原子可以让晶格有效地过饱和。在另一实施方式中，可执行P注入来释放自间隙原子。
通过自间隙原子的注入，可以从可选的沟道停止区向内推进硫族元素原子的区域。在边缘终端区形成的沟槽引起大部分等电位线远离衬底的横向边缘而朝向顶面弯曲。由于较高的n掺杂，逆行方向上的最外等电位线在外芯片区中被推回，而且用于SCZ的空间需求被横向电场停止区中的减小的沟槽深度和显著的穿通尺寸最小化。因此，可进一步缩小边缘终端区，而不会引起最外等电位线横向穿透衬底的切割边缘。
若将可选的沟道停止单元配置在边缘终端区中，该边缘终端区通常但不一定包括高掺杂磷终止区，则可以在后续高温步骤中使用硒（或其他硫族元素）的向内扩散。在该情况下，磷边缘层可（通过氧化物掩模）由PH3或POCl3的选择性沉积，或者由（例如，通过抗蚀剂掩模）掩蔽住的离子注入来生成。
图7和图8示出了在功率半导体器件的邻近半导体衬底200的横向边缘202的边缘终端区中形成硫族元素掺杂原子区的实施方式。在通过抗蚀剂掩模并使用例如硼注入阳极区204之后，提供热氧层206的生长，或者单独进行例如TEOS掩模的氧化层的CVD沉积。在该情况下，可采用光学技术对用于可选的沟道停止区的区域实施刻蚀，其后进行如图7所示的Se（或其他硫族元素）的注入208。随后配置磷区域。例如，如图8所示，可通过掩模来沉积PH3或POCl3以在注入的硫族元素掺杂原子212上形成含磷层210。之后，例如进行刻蚀，以在衬底200中形成沟槽214，其后进行向内扩散（但相反的次序也是可以的）。对衬底200退火，以将硫族元素掺杂原子212推动到如本文之前所述的期望深度。含磷层210可被用作n+沟道停止区，或被除去。还可进行Pt扩散，用于功率器件的动态行为的调节。还可进行进一步处理，例如包括去除损伤、例如以夸脱方式在沟槽214的侧壁216、218和底部220中注入硼，其后进行渗透、沟槽214的填充、平坦化、金属化和钝化。而后（例如，通过适当的薄晶片技术）对背面进行处理，以制造场停止区222、阴极224和金属化层226。
图9示出了例如根据上述工艺制造的功率二极管的实施方式。该二极管被设计为在1200V下应用。半导体衬底200可以是具有53Ω·cm的电阻率和125μm的芯片厚度的n掺杂硅。具有约1·1017cm-3的表面浓度和约6μm的结深度的有源器件区104中的p+掺杂的阳极228及相应电极230位于衬底的顶面上。可选的n+（或p+）掺杂的沟道停止区232被置于邻近边缘终端区106中的衬底200的外侧横向边缘234的位置处。
可具有约3.5·1015cm-3的表面浓度和约2μm的渗透深度的n+发射极224位于器件的背面。场停止区222可具有约1.3·1014cm-3的最大浓度和10μm的渗透深度。可选的沟道停止区232横向延伸在沟槽214的外侧壁218与衬底200的横向切割边234之间。在该实施方式中，为了给诸如硒等的硫族元素掺杂原子212的向内扩散提供足够的推动作用，沟道停止区232可具有≥1·1019cm-3的表面浓度。根据热预算，沟道停止区232进入衬底200的垂直渗透深度可以在从0.5μm到约5μm的范围内。
阻断电压在器件的边缘234处被可具有约60μm的宽度和约70μm的深度的沟槽214吸收。可通过使用不同剂量的硼注入来配置沟槽214的侧壁216、218和底部220，例如对内侧壁216进行p-掺杂、对底部220进行p掺杂以及对外侧壁218进行p-掺杂。沟槽214可用例如具有ε=3.9的介电常数的材料来填充。
可通过相同的掩模对n+沟道停止区232进行磷沉积或注入，并且可与沟道停止区232（如果需要的话，还有阳极区）的向内扩散一起预先进行Se（或其他硫族元素）的注入。采用如本文之前所述的这种类型的处理，Se的分布可具有非常高的渗透深度。在该情况下，对于约100μm的Se扩散深度，也可实现相对很小的热预算（例如在1000°C的温度下，对于P沉积和渗透采用4.5小时的总时长）。在数值模拟中，假定Se分布212的形状在垂直深度上具有无横向浓度梯度的高斯分布。就像沟道停止区232一样，Se（或其他硫族元素）原子212的区域从沟槽外侧壁218横向延伸至半导体衬底200的横向边缘234。如图9所示，Se原子212的区域可具有与沟槽底部220大致相同的渗透深度dj，或者如图10和图11所示，可在垂直方向上延伸至沟槽底部220以下。
图9示出了在Se原子212的边缘浓度相当于约1·1015cm-3以及Se的渗透深度dj约为70μm的情况下等电位线的分布。这相当于在y方向上积分和约3.9·1012cm-2的Se的表面剂量。结果，尤其是在顶面下方Se向内深扩散的区域中，提供了对外侧电位线的明显推回。
图10示出了另一实施方式，其具有较高的Se扩散深度dj（例如，100μm）但较小的Se边缘浓度（例如，3·1014cm-3）。根据该实施方式的Se的剂量值约为2.3·1012cm-2，小于图9的实施方式。尽管有这种差异，对于横向电位扩展而言，该结果甚至略微更好。在这两种情况下，器件的阻断能力保持在1830V不变。
图11示出了又一实施方式，其具有衬底厚度的量级的Se的渗透深度dj。当Se的渗透深度进一步增大至150μm（在该情况下，扩散的前端已经超过了衬底的末端厚度），并且Se的边缘浓度再次约为1·1015cm-3时，等电位线的最终分布如图11所示。在这些边界条件下，可进一步降低边缘终端的尺寸要求，而不会对阻断能力施加不利影响。相应的剂量约为8.4·1012cm-2。
图12示出了针对以下的横向场边界区中的垂直掺杂分布：具有p掺杂的侧壁和底部的边缘终端沟槽和n+沟道停止区的常规器件（曲线A）；图9所示的功率半导体器件（曲线B）；以及图11所示的功率半导体器件（曲线C）。当Se的边缘浓度在150μm的扩散深度处增大至3·1015cm-3时，在沟槽底部的外边缘处可能较早地发生雪崩击穿。在该情况下，阻断电压降至1512V（见图5）。尽管只是勉强实现了SCZ的进一步缩小，但关于阻断电压的损失是显著的。因此，图11的实施方式表示关于电压阻断能力的（近似）最佳的实施方式，当然，这取决于具体的器件设计和实现。
在边缘终端区中提供硫族元素掺杂区的实施方式允许从沟槽的外边缘到衬底200的横向侧边的横向场区域的宽度从约70μm减小至约20μm，因此提供了边缘终端区106的尺寸的明显缩小，这对于沟槽边缘的终端可能是有实质意义的。上述剂量值根据的是对于具有1.4·1012cm-2的硅的击穿电荷的2倍和6倍之间的仿真。
图13示出了边缘终端区106的又一实施方式，其中，用所谓的VLD（横向掺杂变化）边缘终端结构300在横向方向上对器件边缘进行场耗散。VLD 300从有源器件区104横向延伸至介于n+（或p+）沟道停止区304与VLD 300之间的硫族元素掺杂原子302的区域。因此，VLD 300通过硫族元素掺杂原子302的区域和沟道停止区304与衬底308的横向边缘306隔开。钝化层310配置在半导体衬底308的顶面312上。根据对于钝化层310的在半导体表面上的掺杂比和表面边界条件，在阴极316所处的衬底308的背面314上可能发生等电位线的逆行扩展。通过使用如本文之前所述的深Se（或其他硫族元素）扩散，可限制或完全消除该逆行扩展。场停止区318和金属化物320也在背面314处。阳极322和相应的电极324在有源器件区104中的顶面312处。
图14示出了边缘终端区106的又一实施方式，其与图13所示的实施方式类似，但引入了沟道停止区304以下的深n掺杂的横向场边界区326。通过减小VLD区300与沟道停止区304之间用于确保该器件的电压阻断能力所需的距离，深横向场边界区326允许进一步减小边缘终端区106的尺寸。
为便于描述，使用诸如“之下”、“以下”、“下部”、“之上”、“上部”等的空间关系术语来说明一个元件相对于第二个元件的定位。这些术语旨在涵盖器件的除了附图中描绘的方位之外的不同方位。此外，诸如“第一”、“第二”等的术语也被用于描述各种元件、区域、部分等，并且也无意要进行限定。通篇描述中，类似的术语涉及类似的元件。
正如本文所使用的那样，术语“具有”、“包含”、“包括”、“含有”等是开放式术语，其表示存在所述元件或特征，但不排除其他元件或特征。除非上下文明确指出，否则冠词“一个”、“一种”和“该”旨在包括复数以及单数。
需要理解的是，除非具体注明，否则本文所述的各种实施方式的特征可相互组合。
尽管本文已经示出并描述了具体实施方式，但本领域一般技术人员将会理解，在不背离本发明的范围的情况下，可用各种替换和/或等价实施来替代所示和所述的具体实施方式。本申请旨在涵盖本文所讨论的具体实施方式的任何修改或变更。因此，本发明旨在仅由权利要求及其等价物来限定。

Claims (17)

1.一种功率半导体器件，包括：
半导体衬底；
有源器件区，其置于所述半导体衬底中；
边缘终端区，其置于所述有源器件区与所述半导体衬底的横向边缘之间的所述半导体衬底中；以及
沟槽，其置于所述边缘终端区中，所述沟槽从所述半导体衬底的第一表面向所述半导体衬底的相对的第二表面延伸，所述沟槽具有内侧壁、外侧壁和底部，所述内侧壁比所述外侧壁距所述半导体衬底的所述横向边缘更远，所述外侧壁的上部被与所述沟槽的所述内侧壁和底部相反地掺杂。
2.根据权利要求1所述的功率半导体器件，还包括沟道停止区，其置于所述沟槽的所述外侧壁与所述半导体衬底的所述横向边缘之间的所述边缘终端区中的所述半导体衬底的第一表面处，所述沟道停止区具有与所述沟槽外侧壁的所述上部相同的掺杂类型。
3.根据权利要求2所述的功率半导体器件，其中，所述沟道停止区和所述沟槽外侧壁的所述上部被n型掺杂，并且所述沟槽的所述内侧壁和底部被p型掺杂。
4.根据权利要求1所述的功率半导体器件，其中，所述半导体衬底小于200μm厚，并且所述沟槽从所述半导体衬底的所述第一表面延伸至不超过所述半导体衬底的厚度的2/3的深度。
5.一种功率半导体器件的制造方法，包括：
在半导体衬底中形成有源器件区，并在所述有源器件区与所述半导体衬底的横向边缘之间形成边缘终端区；
在所述边缘终端区中形成沟槽，所述沟槽从所述半导体衬底的第一表面向所述半导体衬底的相对的第二表面延伸，所述沟槽具有内侧壁、外侧壁和底部，所述内侧壁比所述外侧壁距所述半导体衬底的所述横向边缘更远；以及
与所述沟槽的所述内侧壁和底部相反地掺杂所述外侧壁的上部。
6.根据权利要求5所述的方法，还包括在所述沟槽的所述外侧壁与所述半导体衬底的所述横向边缘之间的所述边缘终端区中的所述半导体衬底的所述第一表面处形成沟道停止区，所述沟道停止区具有与所述沟槽外侧壁的所述上部相同的掺杂类型。
7.根据权利要求5所述的方法，包括：
n型掺杂所述沟槽外侧壁的所述上部；以及
p型掺杂置于所述沟槽外侧壁的所述上部以下的所述沟槽外侧壁的下部、所述沟槽的所述内侧壁和所述底部。
8.一种功率半导体器件，包括：
半导体衬底；
有源器件区，其置于所述半导体衬底中；
边缘终端区，其在所述半导体衬底中与所述有源器件区向外横向隔开；
第一沟槽，其置于所述边缘终端区中，并具有内侧壁、外侧壁和底部，所述内侧壁比所述外侧壁离所述有源器件区更近；以及
第二沟槽，在所述边缘终端区中与所述第一沟槽向外横向隔开，所述第二沟槽比所述第一沟槽向所述半导体衬底中延伸得更深，并具有外侧面向所述第一沟槽的所述外侧壁的且被与所述第一沟槽的所述内侧壁和底部相反地掺杂的侧壁。
9.根据权利要求8所述的功率半导体器件，其中，所述第二沟槽还包括邻近所述侧壁的多晶硅。
10.根据权利要求8所述的功率半导体器件，还包括沟道停止区，其置于在所述第一沟槽的所述外侧壁与所述第二沟槽的所述侧壁之间的所述半导体衬底的第一表面处，所述沟道停止区具有与所述第二沟槽的所述侧壁相同的掺杂类型。
11.根据权利要求8所述的功率半导体器件，其中，所述第二沟槽是闭合沟槽，其中，所述第二沟槽在所有侧上被所述半导体衬底横向包括。
12.根据权利要求8所述的功率半导体器件，其中，所述第二沟槽是开放沟槽，其中，所述半导体衬底在面对所述第二沟槽的所述侧壁的区域中未横向包括所述第二沟槽。
13.一种功率半导体器件的制造方法，包括：
在半导体衬底中形成有源器件区，并形成与所述有源器件区向外横向隔开的边缘终端区；
在所述边缘终端区中形成第一沟槽，所述第一沟槽具有内侧壁、外侧壁和底部，所述内侧壁比所述外侧壁离所述有源器件区更近；
在所述边缘终端区中形成与所述第一沟槽向外横向隔开的第二沟槽，所述第二沟槽比所述第一沟槽向所述半导体衬底中延伸得更深，并具有外侧面向所述第一沟槽的所述外侧壁的侧壁；以及
与所述第一沟槽的所述内侧壁和底部相反地掺杂所述第二沟槽的所述侧壁。
14.根据权利要求13所述的方法，还包括在所述第一沟槽的所述外侧壁与所述第二沟槽的所述侧壁之间的所述半导体衬底的第一表面处形成沟道停止区，所述沟道停止区具有与所述第二沟槽的所述侧壁相同的掺杂类型。
15.根据权利要求13所述的方法，还包括切割所述半导体衬底，使得所述功率半导体器件与其他功率半导体器件物理上分离，并且所述第二沟槽在所有侧上被所述半导体衬底横向包括。
16.根据权利要求13所述的方法，还包括通过所述第二沟槽切割所述半导体衬底，使得所述功率半导体器件与其他功率半导体器件物理上分离，并且所述第二沟槽在面对所述第二沟槽的所述侧壁的区域中未被所述半导体衬底横向包括。
17.根据权利要求13所述的方法，其中，形成所述第二沟槽包括：
在所述半导体衬底中刻蚀所述第二沟槽；
在所述第二沟槽中沉积磷玻璃；
从所述磷玻璃向所述第二沟槽的所述侧壁中扩散磷；
从所述第二沟槽除去所述磷玻璃；以及
填充所述第二沟槽。
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