CN117293192B - 多沟道半导体器件、工艺、芯片及电子设备 - Google Patents
多沟道半导体器件、工艺、芯片及电子设备 Download PDFInfo
- Publication number
- CN117293192B CN117293192B CN202311589002.4A CN202311589002A CN117293192B CN 117293192 B CN117293192 B CN 117293192B CN 202311589002 A CN202311589002 A CN 202311589002A CN 117293192 B CN117293192 B CN 117293192B
- Authority
- CN
- China
- Prior art keywords
- region
- isolation
- drift region
- drift
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 65
- 238000000034 method Methods 0.000 title claims abstract description 41
- 230000008569 process Effects 0.000 title claims abstract description 36
- 238000002955 isolation Methods 0.000 claims abstract description 114
- 210000000746 body region Anatomy 0.000 claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 24
- 239000002245 particle Substances 0.000 claims description 23
- 239000004020 conductor Substances 0.000 claims description 20
- 239000000463 material Substances 0.000 claims description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 150000002500 ions Chemical class 0.000 claims description 12
- 238000005468 ion implantation Methods 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims 1
- 239000000969 carrier Substances 0.000 abstract description 29
- 239000007924 injection Substances 0.000 abstract description 23
- 238000002347 injection Methods 0.000 abstract description 18
- 230000000694 effects Effects 0.000 abstract description 16
- 230000005684 electric field Effects 0.000 abstract description 10
- 230000009471 action Effects 0.000 abstract description 7
- 238000005516 engineering process Methods 0.000 abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 230000007423 decrease Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 239000002210 silicon-based material Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/65—Lateral DMOS [LDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/115—Dielectric isolations, e.g. air gaps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
- H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本申请公开了一种多沟道半导体器件、工艺、芯片及电子设备，属于半导体技术领域。多沟道半导体器件包括：衬底；导电层，形成于衬底上，导电层包括沿横向依次排布的源区、体区、漂移区和漏区，漂移区内设有至少一个沿横向延伸的隔离区，以在漂移区内限定出至少两条导电沟道；栅介质层，形成于导电层上，且位于体区和至少部分漂移区上方；栅电极层，形成于栅介质层上。通过在漂移区设置隔离区形成多条导电沟道，载流子分为多个路径，单条路径下的载流子数目减少，在漏端电场作用下，漏端碰撞电离出的电子空穴对数目减少，热载流子注入效应得到抑制，器件可靠性提升；同时多个导电通道有助于获得更低的导通电阻，隔离区也可以提高器件的耐压能力。
Description
技术领域
本申请属于半导体技术领域，尤其涉及一种多沟道半导体器件、工艺、芯片及电子设备。
背景技术
LDMOS（Lateral Double-Diffused Metal-Oxide-Semiconductor）作为一种功率器件，广泛地应用于各种功率转换集成电路中，如电源管理电路、LDO电路、开关电源电路、驱动电路等。
LDMOS结构设计的优劣以及LDMOS自身工作的可靠性决定了整个功率集成电路的性能。目前，大部分LDMOS的导通内阻高，热载流子注入可靠性低，耐压低，亟需从结构和工艺设计方面解决这一难题，满足能源工业芯片宽温区长寿命、高耐压、抗电磁的需求。
发明内容
本申请旨在至少解决现有技术中存在的技术问题之一。为此，本申请提出一种多沟道半导体器件、工艺、芯片及电子设备，热载流子注入效应得到抑制，具有更低的导通电阻和更高的耐压能力。
第一方面，本申请提供了一种多沟道半导体器件，包括：
衬底；
导电层，形成于衬底上，导电层包括沿横向依次排布的源区、体区、漂移区和漏区，漂移区内设有至少一个沿横向延伸的隔离区，以在漂移区内限定出至少两条导电沟道；
栅介质层，形成于导电层上，且位于体区和至少部分漂移区上方；
栅电极层，形成于栅介质层上。
根据本申请的多沟道半导体器件，通过在漂移区设置隔离区形成多条导电沟道，在器件开态下，载流子分为多个路径，单条路径下的载流子数目减少，则在漏端电场作用下，在漏端碰撞电离出的电子空穴对数目减少，热载流子注入效应得到抑制，器件可靠性提升；同时多个导电通道有助于获得更低的导通电阻，隔离区也可以提高器件的耐压能力。
根据本申请的一个实施例，隔离区采用氧化硅、氮化硅或者高K介质。
根据本申请的一个实施例，隔离区为反型离子注入层。
根据本申请的一个实施例，隔离区的数量为多个，各隔离区沿竖向以相同的间距间隔排布。
根据本申请的一个实施例，相邻两个隔离区之间的间距为3~10埃米。
根据本申请的一个实施例，隔离区的厚度为3~10埃米。
根据本申请的一个实施例，隔离区靠近漏区的一侧的端面与漂移区靠近漏区的一侧的端面平齐。
根据本申请的一个实施例，隔离区靠近体区的一侧的端面位于漂移区靠近体区的一侧的端面的内侧。
根据本申请的一个实施例，衬底为单晶硅衬底或者SOI衬底。
根据本申请的一个实施例，栅电极层采用多晶硅电极或者金属电极。
第二方面，本申请提供了一种多沟道半导体器件的工艺，包括：
提供衬底；
在衬底上形成导电层，导电层包括沿横向依次排布的源区、体区、漂移区和漏区；
在漂移区内形成至少一个沿横向延伸的隔离区，以在漂移区内限定出至少两条导电沟道；
在导电层上形成栅介质层，栅介质层位于体区和至少部分漂移区上方；
在栅介质层上形成栅电极层。
根据本申请的多沟道半导体器件的工艺，通过在漂移区内设置隔离区形成多条导电沟道，使热载流子注入效应得到抑制，器件可靠性提升，同时具有更低的导通电阻和更高的耐压能力。
根据本申请的一个实施例，在漂移区内形成至少一个沿横向延伸的隔离区包括：
在漂移区内刻蚀出沟槽；
在沟槽内依次填充隔离材料和导电材料，隔离材料为氧化硅、氮化硅或者高K介质，或者隔离材料具有与漂移区相反的导电类型，导电材料具有与漂移区相同的导电类型。
根据本申请的一个实施例，在漂移区内形成至少一个沿横向延伸的隔离区包括：
在漂移区内限定出隔离区域；
在隔离区域依次注入具有第一导电类型的第一离子和具有第二导电类型的第二离子，第一导电类型与漂移区的导电类型相反，第二导电类型与漂移区的导电类型相同。
根据本申请的一个实施例，在衬底上形成导电层，包括：
在衬底上生长单晶硅，形成单晶硅层；
在单晶硅层限定出体区和漂移区，并在体区掺杂第一导电类型的粒子，在漂移区内掺杂第二导电类型的粒子，第二导电类型与第一导电类型相反；
在体区内限定出源区，在漂移区内限定出漏区，并在源区和漏区掺杂第二导电类型的粒子。
第三方面，本申请提供了一种芯片，芯片包括根据前述的多沟道半导体器件。
根据本申请的芯片，通过在多沟道半导体器件的漂移区内设置隔离区形成多条导电沟道，使热载流子注入效应得到抑制，器件可靠性提升，同时具有更低的导通电阻和更高的耐压能力，提高了芯片性能。
第四方面，本申请提供了一种电子设备，电子设备包括根据前述的多沟道半导体器件。
根据本申请的电子设备，通过所采用的耐压能力强的多沟道半导体器件，提高设备可靠性。
本申请的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1是本申请实施例提供的多沟道半导体器件的结构示意图之一；
图2是本申请实施例提供的多沟道半导体器件的结构示意图之二；
图3是本申请实施例提供的多沟道半导体器件的工艺的流程图之一；
图4是本申请实施例提供的多沟道半导体器件工艺中一阶段的结构图之一；
图5是本申请实施例提供的多沟道半导体器件工艺中一阶段的结构图之二；
图6是本申请实施例提供的多沟道半导体器件工艺中一阶段的结构图之三；
图7是本申请实施例提供的多沟道半导体器件工艺中一阶段的结构图之四；
图8是本申请实施例提供的多沟道半导体器件工艺中一阶段的结构图之五；
图9是本申请实施例提供的多沟道半导体器件工艺中一阶段的结构图之六；
图10是本申请实施例提供的多沟道半导体器件工艺中一阶段的结构图之七；
图11是本申请实施例提供的多沟道半导体器件的工艺的流程图之二；
图12是本申请实施例提供的多沟道半导体器件的工艺的流程图之三；
图13是本申请实施例提供的多沟道半导体器件的工艺的流程图之四。
附图标记：
衬底10，导电层20，源区21，体区22，漂移区23，漏区24，隔离区25，栅介质层30，栅电极层40。
具体实施方式
下面详细描述本申请的实施例，所述实施例的示例在附图中示出。在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能理解为对本申请的限制。
应当明白，当元件或层被称为“在......上”、“与......相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在......上”、“与......直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示意性实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
HCI（hot carrier injection，热载流子注入）效应是指由于电源电压没有能够随着器件沟道长度、结深和栅氧厚度等尺寸的减小以及衬底掺杂浓度的增加而等比例减小，导致了沟道横向电场与纵向电场显著增加。高电场的作用，将加速载流子的运动，从而将载流子变为具有高能量的热载流子。当载流子具有的额外能量超过禁带宽度的3倍时，载流子与晶格的碰撞电离成为主要的能量消耗形式之一。
本申请提出的多沟道半导体器件的漂移内设有多条导电沟道。在器件开态下，载流子分为多个路径，单条路径下的载流子数目减少，则在漏端电场作用下，在漏端碰撞电离出的电子空穴对数目减少，热载流子注入效应得到抑制。
参照图1，图1示出了第一种多沟道半导体器件的结构。本申请的一个实施例提供了一种多沟道半导体器件。
在本实施方式中，多沟道半导体器件包括衬底10、导电层20、栅介质层30和栅电极层40，导电层20形成于衬底10上，导电层20包括沿第一方向排布的源区21、体区22、漂移区23和漏区24，漂移区23内设有至少一个沿横向延伸的隔离区25，以在漂移区23内限定出至少两条导电沟道；栅介质层30形成于导电层20上，且位于体区22和至少部分漂移区23上方；栅电极层40形成于栅介质层30上。
在一些实施例中，多沟道半导体器件可以为LDMOS管。导电层20可以通过外延生长的方式形成于衬底10上方。导电层20通过掺杂不同导电类型的粒子，形成源区21、体区22、漂移区23和漏区24。以第一方向为从左向右的方向为例，体区22形成于衬底10上方的左侧，漂移区23形成于衬底10上方的右侧。源区21位于体区22的左上部分，漏区位于漂移区23的右上部分。
源区21、漂移区23和漏区24可以为N型导电材料，体区22为P型导电材料。或者，源区21、漂移区23和漏区24可以为P型导电材料，体区22为N型导电材料。其中，N型导电材料为掺杂N型粒子的硅基材料，P型导电材料可以为掺杂P型粒子的硅基材料，N型粒子可以为砷或者磷等，P型粒子可以为硼或者镍等。
在一些实施例中，源区21和漏区24可以具有高掺杂浓度，漂移区23可以具有低掺杂浓度，体区22可以具有中等掺杂浓度。
在一些实施例中，衬底10为单晶硅衬底或者SOI（Silicon-On-Insulator）衬底。
可以理解的是，栅介质层30将栅电极层40与导电层20隔离，栅电极层40接入栅电压时，在下方形成电场。体区22在该电场的作用下，靠近栅电极层40的一侧形成反型层，反型层具有与源区21、漂移区23和漏区24相同的导电类型，从而形成导电沟道。
在一些实施例中，栅电极层30可以采用多晶硅电极或者金属电极。其中，金属电极的材料可以为铜或者银等。
在一些实施例中，栅介质层30可以采用二氧化硅或者氧化铝等。
在本实施方式中，隔离区25设置在漂移区23的中部，一个沿横向延伸的隔离区25将漂移区23在竖向上划分为上下两个区域。随着隔离区25的数量越多，漂移区23内划分出的区域越多。
隔离区25对漂移区23内的载流子的运动具有阻碍作用。由于漂移区23内的载流子在电场作用下沿横向移动，因此隔离区25划分出的上下两个区域形成两个导电沟道。随着隔离区25的数量越多，导电沟道的数量越多。
在一些实施例中，隔离区25采用氧化硅、氮化硅或者高K介质。
可以理解的是，高K介质具有较高的介电常数，介电常数越高对电子迁移的阻碍作用越高。由于漂移区23内的载流子不容易在隔离区25内运动，因此载流子主要在导电沟道的范围内运动。
在另一些实施例中，隔离区25的导电类型与漂移区23的导电类型相反。
作为一种示例，漂移区23可以为N型导电，则隔离区25可以为P型导电；或者漂移区23可以为P型导电，则隔离区25可以为N型导电。由于隔离区25和漂移区23的导电类型不同，隔离区25和与漂移区23相邻的部分形成PN结，漂移区内载流子，不容易穿过隔离区25，载流子主要在导电沟道的范围内运动。
根据本申请的多沟道半导体器件，通过在漂移区23设置隔离区25形成多条导电沟道，在器件开态下，载流子分为多个路径，单条路径下的载流子数目减少，则在漏端电场作用下，在漏端碰撞电离出的电子空穴对数目减少，热载流子注入效应得到抑制，器件可靠性提升；同时多个导电通道有助于获得更低的导通电阻，隔离区25也可以提高器件的耐压能力。
参照图2，图2示出了第二种多沟道半导体器件的结构。在一些实施例中，隔离区25的数量为多个，各隔离区25沿竖向以相同的间距间隔排布。
在本实施方式中，在竖直方向上，各隔离区25之间的间距相同，使得各导电沟道的高度相同，进而能够对漂移区23进行均匀地划分，有利于抑制热载流子注入效应。
在另一些实施例中，相邻两隔离区25之间的间距沿从上到下的方向逐渐增大。
在本实施方式中，位于上方的导电沟道的高度可以小于位于下方的导电沟道的高度。在器件处于开态时，由于漂移区23内的载流子主要集中于上方，因此采用更密集的导电沟道划分，可以对上方集中的载流子进行有效的分流，有利于抑制热载流子注入效应。
在一些实施例中，相邻两个隔离区25之间的间距为3~10埃米。
可以理解的是，通常设计较窄的导电沟道，可以有效地对载流子进行分流，从而更有效地抑制热载流子注入效应。
在一些实施例中，隔离区25的厚度为3~10埃米。
需要说明的是，隔离区25的厚度尽量薄，以增大漂移区23的体积，可以增加载流子的数量，提高导电能力。
在一些实施例中，隔离区25靠近漏区24的一侧的端面与漂移区23靠近漏区24的一侧的端面平齐。
如图2所示，靠近漏区24的一侧为右侧，隔离区25的右侧端面与漂移区23的右侧端面平齐，漂移区23的右侧端面的上部分与漏区24相接触，即位于上方的隔离区25的右侧端面与漏区24相接触。
可以理解的是，由于漏区24相接触的漂移区23部分被划分为多个导电沟道，各导电沟道内的载流子没有汇合，而直接进入漏区24，使得进入漏区24的载流子更分散，减少了碰撞电离出的电子空穴对数目，抑制了热载流子注入效应。
在一些实施例中，隔离区25靠近体区22的一侧的端面位于漂移区23靠近体区22的一侧的端面的内侧。
如图2所示，靠近体区22的一侧为左侧，隔离区25的左侧端面位于漂移区23的左侧端面的右侧。
可以理解的是，由于体区22相接触的漂移区23部分没有被划分，从体区22中的导电沟道进入漂移区23的载流子可以先进行扩散，再分别进入不同的导电沟道，使得载流子分散地进入各导电沟道，抑制了热载流子注入效应。
参照图3，图3示出了第一种多沟道半导体器件的工艺。本申请的一个实施例还提供了一种多沟道半导体器件的工艺。
在本实施方式中，多沟道半导体器件的工艺，包括以下步骤：
步骤100：提供衬底；
步骤200：在衬底上形成导电层，导电层包括沿横向依次排布的源区、体区、漂移区和漏区；
步骤300：在漂移区内形成至少一个沿横向延伸的隔离区，以在漂移区内限定出至少两条导电沟道；
步骤400：在导电层上形成栅介质层，栅介质层位于体区和至少部分漂移区上方；
步骤500：在栅介质层上形成栅电极层。
在一些实施例中，衬底10为单晶硅衬底或者SOI（Silicon-On-Insulator）衬底。
导电层20可以通过外延生长的方式形成于衬底10上，再通过对各区域进行定义、掺杂形成具有不同导电类型的源区21、体区22、漂移区23和漏区24。
在一些实施例中，源区21、漂移区23和漏区24可以为N型导电材料，体区22为P型导电材料。或者，源区21、漂移区23和漏区24可以为P型导电材料，体区22为N型导电材料。其中，N型导电材料为掺杂N型粒子的硅基材料，P型导电材料可以为掺杂P型粒子的硅基材料，N型粒子可以为砷或者磷等，P型粒子可以为硼或者镍等。源区21和漏区24可以具有高掺杂浓度，漂移区23可以具有低掺杂浓度，体区22可以具有中等掺杂浓度。
需要说明的是，在步骤500之后，还可以对多沟道半导体器件整体进行退火，以消除半导体材料中的缺陷，提高晶体质量。
根据本实施方式所制得的多沟道半导体器件的结构可以参照图1或图2，多沟道半导体器件的原理可以参照前述。
根据本申请的多沟道半导体器件的工艺，通过在漂移区23内设置隔离区25形成多条导电沟道，使热载流子注入效应得到抑制，器件可靠性提升，同时具有更低的导通电阻和更高的耐压能力。
为更清楚的说明本申请提供的多沟道半导体器件的工艺，以图2所示出的多沟道半导体器件的结构为例，对其制造过程进行说明。在其制造过程中，各阶段对应的结构可以参照图4-图10。
参照图11，在一些实施例中，步骤200可以包括以下步骤：
步骤210：在衬底上生长单晶硅，形成单晶硅层；
步骤220：在单晶硅层限定出体区和漂移区，并在体区掺杂第一导电类型的粒子，在漂移区内掺杂第二导电类型的粒子，第二导电类型与第一导电类型相反；
步骤230：在体区内限定出源区，在漂移区内限定出漏区，并在源区和漏区掺杂第二导电类型的粒子。
上述步骤210所制得的结构可以参照图4，单晶硅层作为导电层20的初始形态形成生长于衬底10。单晶硅层的宽度可以大于衬底10的宽度。
在另一些实施例中，衬底可以采用硅基衬底，导电层20可以直接在硅基衬底上进行制作。
上述步骤220所制得的结构可以参照图5，单晶硅层的左侧掺杂第一导电类型的粒子，形成体区22；单晶硅层的左侧掺杂第二导电类型的粒子，形成漂移区23。其中，第一导电类型可以为P型导电，第二导电类型为N型导电。或者，第一导电类型可以为N型导电，第二导电类型为P型导电。
限定体区22和漂移区23的方式可以为在单晶硅层上制造掩膜。体区22和漂移区23的制造可以分两次进行。其中，第一次为：先在单晶硅层上制造掩膜限定出体区22对应的区域，然后对该区域掺杂第一导电类型的粒子，形成体区22；在体区22制造完成后进行第二次：在单晶硅层上制造掩膜限定出漂移区23对应的区域，然后对该区域掺杂第二导电类型的粒子，形成漂移区23。
上述步骤230所制得的结构可以参照图6，体区22的左上角部分限定为源区21，漂移区23的右上角部分限定为漏区24。在步骤23中，通过在单晶硅层上制造掩膜，可以同时限定出源区21和漏区24对应的区域，并同时对两个区域进行掺杂。由于源区21和体区22的导电类型不同，漏区24和漂移区23的导电类型相同。因此，在进行掺杂时，源区21对应的区域的掺杂量大于漏区24对应的区域的掺杂量。
在上述步骤中，掺杂的方式可以采用离子注入工艺或者扩散工艺，此两种工艺已有成熟的技术，本实施方式在此不再赘述。
上述步骤300所制得的结构可以参照图10，漂移区23的顶部形成有多个隔离区25。隔离区25的结构和原理可以参照前述，本申请提出了两种形成隔离区25的方法。
第一种方法：参照图12，在一些实施例中，步骤300可以包括以下步骤：
步骤310：在漂移区内刻蚀出沟槽；
步骤320：在沟槽内依次填充隔离材料和导电材料；
在步骤320中，隔离材料氧化硅、氮化硅或者高K介质，或者隔离材料具有与漂移区相反的导电类型，导电材料具有与漂移区相同的导电类型。
作为另一种示例，漂移区23可以为N型导电，则隔离材料可以为P型导电；或者漂移区23可以为P型导电，则隔离材料可以为N型导电。
上述步骤310所制得的结构可以参照图7，上述步骤320中的一个阶段所制得的结构可以参照图8。在本实施方式中，隔离区25及隔离区25之间的部分采用填充工艺进行制造。在步骤320中，每一次填充隔离材料可以形成一个隔离区25，每一次填充导电材料可以形成一个导电沟道。通过重复地填充隔离材料和导电材料，可以形成多个隔离区25和导电沟道。
在一些实施例中，漂移区23为N型导电。步骤320的流程可以为：先再沟槽内填充SiO2或者其他氧化物，并控制厚度，形成第一个隔离区25；再在第一个隔离区25上方填充单晶硅或者N型导电硅，形成一个导电沟道；然后再内沟槽内填充SiO2或者其他氧化物，形成第二个隔离区25；再在第二个隔离区25上方填充单晶硅或者N型导电硅，形成一个导电沟道；重复上述步骤，直至最后一次填充单晶硅或者N型导电硅填平沟槽。
在另一些实施例中，漂移区23为N型导电。步骤320的流程可以为：先在沟槽内填充P型导电硅，并控制厚度，形成第一个隔离区25；再在第一个隔离区25上方填充N型导电硅，形成一个导电沟道；然后再在沟槽内填充P型导电硅，形成第二个隔离区25；再在第二个隔离区25上方N型导电硅，形成一个导电沟道；重复上述步骤，直至最后一次填充N型导电硅填平沟槽。
第二种方法：参照图13，在一些实施例中，步骤300可以包括以下步骤：
步骤S330：在漂移区内限定出隔离区域；
步骤S340：在隔离区域依次注入具有第一导电类型的第一离子和具有第二导电类型的第二离子。
在步骤S340中，第一导电类型与漂移区的导电类型相反，第二导电类型与漂移区的导电类型相同，隔离区25为反型离子注入层。例如，漂移区23可以为N型导电，第一导电类型为P型导电，第二导电类型为N型导电。漂移区23可以为P型导电，第一导电类型为N型导电，第二导电类型为P型导电。
上述步骤340中的一个阶段所制得的结构可以参照图9。在本实施方式中，隔离区25及隔离区25之间的部分采用粒子注入工艺进行制造。在步骤340中，每一次注入第一导电类型的离子可以形成一个隔离区25，每一次注入第二导电类型的离子可以形成一个导电沟道。通过重复地注入第一导电类型的离子和第二导电类型的离子，可以形成多个隔离区25和导电沟道。
需要说明的是，每次进行离子注入能量和剂量不同，结合退火工艺，有效调控每层反型离子注入层的深度。
在一些实施例中，反型离子注入层浓度高于漂移区浓度，每层的浓度可以一致，也可以从上到下递减。
可以理解的是，步骤S330可以通过在导电层20上形成掩膜层，掩膜层具有开口，该开口暴露部分的漂移区23，从而在漂移区23上限定出隔离区域。然后，通过在该开口处进行离子注入，形成隔离区25。
在一些实施例中，漂移区23为N型导电。步骤340的流程可以为：先向隔离区域注入第一导电类型的离子，形成第一个隔离区25；再向隔离区域注入第二导电类型的离子，形成一个导电沟道；然后再向隔离区域注入第一导电类型的离子，形成第二个隔离区25；再向隔离区域注入第二导电类型的离子，形成一个导电沟道；重复上述步骤，直至最后一次注入第二导电类型的离子形成的导电沟道的顶面与漂移区23的顶面平齐。
需要说明的是，在上述步骤中，尽管掺杂可以选用离子注入工艺或者扩散工艺，但由于离子注入工艺中离子基本没有横向扩散，因此其更便于控制宽度，如隔离区25的宽度，该宽度是指隔离区25在横向上的尺寸。
本申请的一个实施例还提供了一种芯片，芯片包括根据前述的多沟道半导体器件。多沟道半导体器件的结构和原理可以参照前述，本实施方式在此不在赘述。
根据本申请的芯片，通过在多沟道半导体器件的漂移区23内设置隔离区25形成多条导电沟道，使热载流子注入效应得到抑制，器件可靠性提升，同时具有更低的导通电阻和更高的耐压能力，提高了芯片性能。
本申请的一个实施例还提供了一种电子设备，电子设备包括根据前述的多沟道半导体器件。多沟道半导体器件的结构和原理可以参照前述，本实施方式在此不在赘述。
在一些实施例中，电子设备可以为电源、电源管理单元、智能电表、物联表、融合终端、馈线单元、故障指示器等系统级应用。电子设备中可以采用多个多沟道半导体器件。
根据本申请的电子设备，通过所采用的耐压能力强的多沟道半导体器件，提高设备可靠性。
尽管已经示出和描述了本申请的实施例，本领域的普通技术人员可以理解：在不脱离本申请的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本申请的范围由权利要求及其等同物限定。
Claims (15)
1.一种多沟道半导体器件，其特征在于，包括：
衬底；
导电层，形成于所述衬底上，所述导电层包括沿横向依次排布的源区、体区、漂移区和漏区，所述漂移区内设有至少一个沿所述横向延伸的隔离区，以在所述漂移区内限定出至少两条导电沟道，所述隔离区靠近所述漏区的一侧的端面与所述漂移区靠近所述漏区的一侧的端面平齐；
栅介质层，形成于所述导电层上，且位于所述体区和至少部分漂移区上方；
栅电极层，形成于所述栅介质层上。
2.根据权利要求1所述的多沟道半导体器件，其特征在于，所述隔离区采用氧化硅、氮化硅或者高K介质。
3.根据权利要求1所述的多沟道半导体器件，其特征在于，所述隔离区为反型离子注入层。
4.根据权利要求1-3中任一项所述的多沟道半导体器件，其特征在于，所述隔离区的数量为多个，各所述隔离区沿竖向以相同的间距间隔排布。
5.根据权利要求4所述的多沟道半导体器件，其特征在于，相邻两个隔离区之间的间距为3~10埃米。
6.根据权利要求4所述的多沟道半导体器件，其特征在于，所述隔离区的厚度为3~10埃米。
7.根据权利要求1所述的多沟道半导体器件，其特征在于，所述隔离区靠近所述体区的一侧的端面位于所述漂移区靠近所述体区的一侧的端面的内侧。
8.根据权利要求1-3中任一项所述的多沟道半导体器件，其特征在于，所述衬底为单晶硅衬底或者SOI衬底。
9.根据权利要求1-3中任一项所述的多沟道半导体器件，其特征在于，所述栅电极层采用多晶硅电极或者金属电极。
10.一种多沟道半导体器件的工艺，其特征在于，包括：
提供衬底；
在所述衬底上形成导电层，所述导电层包括沿横向依次排布的源区、体区、漂移区和漏区；
在所述漂移区内形成至少一个沿所述横向延伸的隔离区，以在所述漂移区内限定出至少两条导电沟道，所述隔离区靠近所述漏区的一侧的端面与所述漂移区靠近所述漏区的一侧的端面平齐；
在所述导电层上形成栅介质层，所述栅介质层位于所述体区和至少部分漂移区上方；
在所述栅介质层上形成栅电极层。
11.根据权利要求10所述的工艺，其特征在于，所述在所述漂移区内形成至少一个沿所述横向延伸的隔离区包括：
在所述漂移区内刻蚀出沟槽；
在所述沟槽内依次填充隔离材料和导电材料，所述隔离材料为氧化硅、氮化硅或者高K介质，或者所述隔离材料具有与所述漂移区相反的导电类型，所述导电材料具有与所述漂移区相同的导电类型。
12.根据权利要求10所述的工艺，其特征在于，所述在所述漂移区内形成至少一个沿所述横向延伸的隔离区包括：
在所述漂移区内限定出隔离区域；
在所述隔离区域依次注入具有第一导电类型的第一离子和具有第二导电类型的第二离子，所述第一导电类型与所述漂移区的导电类型相反，所述第二导电类型与所述漂移区的导电类型相同。
13.根据权利要求10-12中任一项所述的工艺，其特征在于，所述在所述衬底上形成导电层，包括：
在所述衬底上生长单晶硅，形成单晶硅层；
在所述单晶硅层限定出体区和漂移区，并在所述体区掺杂第一导电类型的粒子，在所述漂移区内掺杂第二导电类型的粒子，所述第二导电类型与所述第一导电类型相反；
在所述体区内限定出源区，在所述漂移区内限定出漏区，并在所述源区和所述漏区掺杂第二导电类型的粒子。
14.一种芯片，其特征在于，所述芯片包括根据权利要求1-9中任一项所述的多沟道半导体器件。
15.一种电子设备，其特征在于，所述电子设备包括根据权利要求1-9中任一项所述的多沟道半导体器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311589002.4A CN117293192B (zh) | 2023-11-27 | 2023-11-27 | 多沟道半导体器件、工艺、芯片及电子设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311589002.4A CN117293192B (zh) | 2023-11-27 | 2023-11-27 | 多沟道半导体器件、工艺、芯片及电子设备 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN117293192A CN117293192A (zh) | 2023-12-26 |
| CN117293192B true CN117293192B (zh) | 2024-02-13 |
Family
ID=89244898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311589002.4A Active CN117293192B (zh) | 2023-11-27 | 2023-11-27 | 多沟道半导体器件、工艺、芯片及电子设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117293192B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102097484A (zh) * | 2011-01-12 | 2011-06-15 | 深圳市联德合微电子有限公司 | 一种多通道ldmos及其制备方法 |
| CN107978632A (zh) * | 2017-11-30 | 2018-05-01 | 电子科技大学 | 多沟道的横向高压器件 |
| CN108257955A (zh) * | 2016-12-29 | 2018-07-06 | 新唐科技股份有限公司 | 半导体元件 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9443958B2 (en) * | 2014-10-06 | 2016-09-13 | United Microelectronics Corp. | High voltage metal-oxide-semiconductor transistor device and method of forming the same |
-
2023
- 2023-11-27 CN CN202311589002.4A patent/CN117293192B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102097484A (zh) * | 2011-01-12 | 2011-06-15 | 深圳市联德合微电子有限公司 | 一种多通道ldmos及其制备方法 |
| CN108257955A (zh) * | 2016-12-29 | 2018-07-06 | 新唐科技股份有限公司 | 半导体元件 |
| CN107978632A (zh) * | 2017-11-30 | 2018-05-01 | 电子科技大学 | 多沟道的横向高压器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN117293192A (zh) | 2023-12-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107204372B (zh) | 一种优化终端结构的沟槽型半导体器件及制造方法 | |
| CN108807548B (zh) | 带有改良fom的可扩展的sgt结构 | |
| CN102005480B (zh) | 一种高压低导通电阻ldmos器件及其制造方法 | |
| CN103730372B (zh) | 一种可提高器件耐压的超结制造方法 | |
| CN109686781B (zh) | 一种多次外延的超结器件制作方法 | |
| CN108682624B (zh) | 一种具有复合栅的igbt芯片制作方法 | |
| US11264269B1 (en) | Method of manufacturing trench type semiconductor device | |
| CN102214678A (zh) | 一种功率半导体器件的3d-resurf结终端结构 | |
| CN102760754B (zh) | 耗尽型vdmos及其制造方法 | |
| CN210110783U (zh) | 一种集成高性能的ldmos结构 | |
| CN103681817B (zh) | Igbt器件及其制作方法 | |
| CN115714141A (zh) | JFET注入型N沟道SiC MOSFET器件及其制备方法 | |
| CN113658999B (zh) | 具有无结终端技术功率半导体器件及制造方法和应用 | |
| CN115547838A (zh) | 金属氧化物半导体器件的制备方法及器件 | |
| US20220209004A1 (en) | Semi-SGT MOSFET Device and Method for Making the Same | |
| CN106158927A (zh) | 一种优化开关特性的超结半导体器件及制造方法 | |
| CN221201181U (zh) | 一种超结ldmos结构 | |
| CN110416079A (zh) | 沟槽栅igbt芯片的制作方法 | |
| CN101819993B (zh) | 降低热载流子效应的p型横向绝缘栅双极型器件 | |
| CN117293192B (zh) | 多沟道半导体器件、工艺、芯片及电子设备 | |
| CN116978784A (zh) | Igbt器件及其元胞结构、元胞结构的制作方法 | |
| CN116525655A (zh) | 一种三维超结ldmos结构及其制作方法 | |
| CN211017082U (zh) | 一种超结型mosfet器件 | |
| US11444167B2 (en) | Method of manufacturing trench type semiconductor device | |
| CN115332338A (zh) | 一种调节动态特性的超结vdmos器件及制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |