CN114446791A - 用于制造具有分裂栅极结构的功率半导体器件的方法 - Google Patents
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Abstract
制造具有分裂栅极结构的功率半导体器件的方法，提供：在衬底上形成单或多层外延层；形成穿过外延层的沟槽，其从外延层顶表面沿横向于顶表面竖直方向延伸；用电介质区域和导电屏蔽板元件填充沟槽，屏蔽板元件包括从下面的电介质区域突出的上部分和向内竖直于电介质区域延伸的底部分；氧化屏蔽板元件的上部分以在外延层的顶表面处在沟槽中形成隔离区域，屏蔽板元件的底部分限定分裂栅极结构底部；在沟槽内表面上在相同沟槽上部处，在电介质区域上方形成栅极氧化物区域；横向于分离区域形成分裂栅极结构的顶栅部分，其填充外延层顶表面处的沟槽。该方法提供在形成栅极氧化物区域前始于屏蔽板元件上部分形成牺牲氧化物区域及后续蚀刻牺牲氧化物区域。
Description
技术领域
本发明涉及一种用于制造功率半导体器件，特别地，场板沟槽功率MOSFET(金属氧化物半导体场效应晶体管)器件的方法。
背景技术
场板或屏蔽栅极(或分裂栅极)沟槽(或竖直)功率MOSFET器件是已知的，其中栅极沟槽中的栅极导电材料，通常为多晶硅，被分成多个部分：形成在沟道区域处并用作控制栅极的一个或更多个顶部分；以及形成在漂移区域处并将顶栅部分与漏极区域电容性地屏蔽的一个或更多个底部分。
分裂栅极沟槽功率MOSFET器件的电特性，诸如击穿电压BVDS、导通状态电阻RON、最大漏极电流IDMAX和栅极电荷Qgd、Qgs与分裂栅极偏置条件强烈相关，分裂栅极偏置条件确定漂移区域中的电位的调制；通常，分离栅极的顶部分和底部分的适当的偏置允许优化功率MOSFET器件的开关性能。
图1示出了已知且示例性的分裂栅极沟槽功率MOSFET器件1，如例如Kyoung II Na等人在“具有不同栅极配置和偏置条件的三栅极RSO功率MOSFET(TGRMOS)的电特性(Electrical Characteristics of Triple-Gate RSO Power MOSFET(TGRMOS)withVarious Gate Configurations and Bias Conditions)”，ETRI杂志，第35卷，第3期，2013年6月中所公开的；在这种情况下，功率MOSFET器件1的栅极分为三个部分，两个分离的顶部分和一个底部分。
功率MOSFET器件1包括：重掺杂半导体材料(例如，N+型)的衬底2；以及形成在衬底2上的外延层3，外延层3由具有与衬底2相同类型的导电性并且具有较轻的掺杂(在该示例中为N-型)的半导体材料制成。
在外延层3的表面部分内，形成功率MOSFET器件1的单元5，每个单元5包括具有与外延层3的导电性相反的导电性(在该示例中为P型)的体阱6以及在体阱6内的具有与衬底2相同类型的导电性(在该示例中为N+型)的源极区域8。外延层3的体阱6下方的部分表示功率MOSFET器件1的漂移区域。
功率MOSFET器件1还包括在竖直延伸穿过外延层3的深沟槽12中形成的分裂栅极结构10，深沟槽12在相同的外延层3的部分中，该部分横向布置在属于相邻单元5的源极区域8和体阱6之间。
分裂栅极结构10包括：用作屏蔽或场板的底栅部分13，其布置在沟槽12的下部中，并在沟槽12的中央并以比体阱6低的水平延伸；以及在该示例中，两个分离的顶栅部分14a、14b，其在与体阱6相同的水平处横向于相应源极区域8布置在沟槽12的顶部中。
底栅部分12经由通过硅氧化物(SiO2)、硅氮化物(SiNx)和原硅酸四乙酯(TEOS)沉积而形成的电介质堆叠15与沟槽内表面分离；顶栅部分14a、14b彼此分离，并且此外经由特别地由硅氧化物制成的电介质区域15'与沟槽内表面分离。
功率MOSFET器件1还包括：体/源极金属化部16，其形成在外延层3上，通过电介质区域15'的顶部分与顶栅部分14a、14b分离并接触源极区域8并且此外经由体触点17、即布置在外延层3的表面处的体阱6的高掺杂区域(P+型)接触体区域6；以及漏电极18，其形成在衬底2的背面处，接触相同的衬底2。在此未示出的栅电极布置被设置成接触分裂栅极结构10(分裂栅极结构10的顶栅部分14a、14b和底栅部分13)。
衬底2用作功率MOSFET器件1的漏极，并且外延层3表示衬底2的表面延伸。每个单元5的沟道由相应的体阱6的横向于顶栅部分14a、14b布置的部分构成，并且一方面由源极区域8与体阱6之间的结、另一方面由体阱6与漂移区域之间的结来界定。
栅电极布置电容性地耦合至沟道，以调制其导电性类型。特别地，经由向栅电极布置施加适当的电压，可以引起沟道的导电性的反转，并且因此经由沟道和漂移区域为源极区域8与衬底2之间的多数电荷载流子创建了导电路径。产生的电流受沟道和漂移区域的电阻影响。
如先前所讨论的，分裂栅极结构10的偏置确定漂移区域中的电位的调制，从而允许优化功率器件的开关性能。
现在参照图2A至图2F讨论功率MOSFET器件1的已知制造工艺，其中特别着重于分裂栅极结构10的形成。
如图2A中所示，对外延层3的在此用3a表示的顶表面进行蚀刻，以便形成深沟槽12，该深沟槽竖直于相同的顶表面3a延伸。
随后，如图2B中所示，在外延层3的顶表面3a上方并在沟槽12内部沉积硅氧化物(SiO2)、硅氮化物(SiNx)和原硅酸四乙酯(TEOS)的电介质堆叠15，从而覆盖沟槽12的内壁。
然后，如图2C中所示，在外延层3上方并在沟槽12内部形成导电材料、特别地多晶硅的第一导电层20，从而完全填充相同的沟槽12(相对于电介质堆叠15向内地)。
此后，如图2D中所示，对第一导电层20和电介质堆叠15进行回蚀刻。具体地，对第一导电层20进行回蚀刻以将其从外延层3的顶表面3a去除，并使其沟槽部分20'留在沟槽12内，该沟槽部分的顶端在外延层3的顶表面3a的水平(所谓的“台面水平MESA level”)处；以及将电介质堆叠15回蚀刻至沟道长度，即顶表面3a下方的在沟槽12中的深度，该深度对应于功率MOSFET器件1的沟道的所需长度。
然后，见图2E，该工艺包括沟槽部分20'的上部(侧壁没有被电介质堆叠14覆盖)的热氧化(特别地经由蒸汽氧化)的特定步骤，该上部被完全氧化以便形成分离区域19(在制造工艺的后续步骤中，用于分裂栅极结构10的顶栅部分14a、14b的分离)。上述氧化还限定了相同的分裂栅极结构10的底栅部分13(其对应于沟槽部分20'的其余部分)，并在沟槽12的上部分的侧壁处形成了功率MOSFET器件1的栅极氧化物区域15'。
随后，如图2F中所示，在外延层3的顶表面3a上方沉积导电材料、特别地多晶硅的第二导电层22，从而在沟槽12的上部分内限定分裂栅极结构10的顶栅部分14a、14b，顶栅部分14a、14b被以上所讨论的分离区域19分离。
以在此未详细示出的方式，然后，制造工艺继续进行注入和金属化的标准步骤，以便形成(也参见前面的图1)体区域6、源极区域8、体触点16和漏极、源极和栅极金属化部(特别地，体/源极金属化部16和漏电极18)。
本申请人已经认识到以上所讨论的已知制造工艺尽管总体上令人满意，但是存在一些问题。
特别地，如先前所讨论的(参见图2E)，与在第一导电层20的沟槽部分20'的上部的热氧化的步骤同时地形成栅极氧化物。由于栅极氧化物的特性(特别地其厚度)确定了功率MOSFET器件1的期望性能，因此沟槽部分20'的取决于栅极氧化物厚度(基于硅和多晶硅的不同氧化速率)的高度和宽度不能超过特定值；否则，相同的沟槽部分20'不会被完全氧化，并且不能保证分裂栅极结构10的顶栅部分14a、14b之间的期望分离。
由此可见，栅极氧化物和上述沟槽部分20'的特性不能被独立地控制，以及因此分裂栅极结构10的底栅部分13的特性也不能被独立地控制。
此外，在第一导电层20的回蚀刻期间(参见图2D)，确保其余沟槽部分20'的期望高度可能被证明是困难的，特别地如果实施CMP(化学机械抛光)的话。如果沟槽部分20'具有的得到的高度低于外延层3的顶表面3a(即，台面水平)，则可能不能保证分裂栅极结构10的顶栅部分14之间的分离。相反，如果相同沟槽部分20'具有的得到的高度高于外延层3的顶表面3a，则第一导电层20的不期望部分可能保留在外延层3的同一顶表面3a上，再次与所期望的相反。
发明内容
因此，本发明的目的是提供一种能够解决困扰已知制造工艺的以上所讨论的问题的制造方法。
因此，根据本发明，提供了一种用于制造功率半导体器件的方法。
附图说明
为了更好地理解本发明，现在仅通过非限制性示例并且参照附图的方式来描述其优选的实施方式，在附图中：
图1是已知的分裂栅极沟槽功率MOSFET器件的截面图；
图2A至图2F是在相应的制造工艺的后续步骤中的已知的功率MOSFET器件的截面图；以及
图3A至图3K是根据本解决方案的实施方式的在制造工艺的后续步骤中的功率MOSFET器件的截面图。
具体实施方式
现在从图3A开始讨论用于制造功率半导体器件，特别地，功率MOSFET器件的方法，为了简单起见，参考器件的示例性单位单元(然而，明显的是，所示出和讨论的内容适用于功率MOSFET器件的所有单元)。
如图3A中所示，已经在重掺杂半导体材料(在示例中，为N+型)的衬底22上形成外延层23；外延层23由具有与衬底22相同类型的导电性并且具有较轻的掺杂(在示例中，为N-型)的半导体材料制成。此外，根据本发明，外延层23可以单层或多层外延层。
通过在外延层23的顶表面23a上进行湿法氧化来生长掩蔽氧化物层24，随后进行氮化物层25的LPCVD沉积，覆盖相同的掩蔽氧化物层24。
接下来，通过起始于相同的顶表面23a的硅蚀刻，形成了具有沿竖直方向(横向于外延层23的顶表面23a)的预期深度的深沟槽26。
然后，如图3B中所示，在深沟槽26的内表面上热生长厚氧化物层27，随后，高掺杂的N型屏蔽(或场板)多晶硅层28沉积在外延层23的顶表面23a上方。特别地，屏蔽多晶硅层28完全地填充深沟槽26，相对于厚氧化物层27向内地布置。此外，厚氧化物层可以是热氧化物层、CVD氧化物层(CVD：化学气相沉积)或二者混合组成的氧化物层。
如图3C所示，屏蔽多晶硅层28的表面通过CMP工艺平坦化，并且回蚀刻至期望的深度，以使屏蔽板(或场板)元件28'在深沟槽中央在深沟槽26内部竖直地延伸。
特别地，经回蚀刻的屏蔽多晶硅层28的水平(即，屏蔽板元件28'的上部分的顶部水平)可以被控制成：在与外延层23的顶表面23a的相同水平处(如图3C中所示)，或者，以在此没有示出的方式，在低于外延层23的顶表面23a的水平处；在任何情况下，经回蚀刻的屏蔽多晶硅层28被回蚀刻至不高于顶表面23a的水平。
如以下还将讨论的，取决于经回蚀刻的屏蔽多晶硅层28的水平，可以在功率MOSFET器件的分裂栅极结构中限定单个顶栅部分或两个分离的顶栅部分。
之后，如图3D中所示，通过湿法蚀刻工艺去除屏蔽氧化物层24和氮化物层25。
接下来，深沟槽26中的厚氧化物层27被湿法蚀刻至低于外延层23的顶表面23a的水平的期望深度，以允许在后续工艺步骤中形成功率MOSFET器件的分裂栅极结构的顶栅部分(如以下将讨论的)；期望深度将对应于功率半导体器件的沟道长度。
根据本解决方案的特定方面，如图3E中所示，然后，使用湿法氧化工艺来氧化、在示例中部分地氧化屏蔽板元件28'的上部分(从下层厚氧化物层27突出)，以形成覆盖屏蔽板元件28'的相同的上部分的剩余部分的牺牲氧化物(“SacOx”)区域29；然而，要注意的是，牺牲氧化可以导致屏蔽板元件28'的上部分完全氧化。
牺牲氧化物区域29也在深沟槽26的内壁上、在相同的深沟槽26的顶部处生长(要注意的是，牺牲氧化物在屏蔽板元件28'的上部分的多晶硅中比在外延层23的硅中生长得更快)。
如图3F中所示，然后，对生长的牺牲氧化物区域29进行湿法蚀刻，以将其从深沟槽26的内壁中完全地去除，以及在示出的示例中，从屏蔽板元件28'的上部分的剩余部分中完全地去除。
要注意的是，该步骤在后续的栅极氧化步骤之前减小了屏蔽板元件28'的上部分的厚度(或宽度)(沿平行于顶表面23a的方向)，确保后续发生相同的上部分的完全氧化(换句话说，该步骤确保在任何情况下都达到屏蔽板元件28'的上部分的临界下限厚度，允许其在后面的工艺步骤中完全氧化)。接下来，如图3G中所示，使用干法氧化工艺形成期望(或目标)厚度的栅极绝缘膜。特别地，在深沟槽26的内表面上、在相同的深沟槽26的顶部处生长栅极氧化物区域30；在干法氧化工艺期间，屏蔽板元件28'的剩余的上部分被完全地氧化，以便在下面的屏蔽板32(由以上限定的屏蔽板元件28'的剩余的底部分构成)的顶部处限定电介质分离区域31。
要注意的是，如先前所讨论的，在牺牲氧化工艺期间，屏蔽板元件28'的上部分可能已经被完全氧化；在这种情况下，干法氧化工艺有助于电介质分离区域31的限定。
有利地，独立于栅极膜的厚度，生长和后续的去除牺牲氧化物的步骤因而确保了屏蔽板元件28'的上部分的完全氧化(即，可以以分离和独立的方式控制栅极氧化物区域30的厚度)。
然后，在深沟槽26的空白上部分中沉积栅极N型多晶硅。在外延层23上方沉积N型掺杂的栅极多晶硅层，特别地，填充深沟槽26的上部。然后，通过CMP工艺对栅极多晶硅层进行平坦化，并且回蚀刻至期望深度，如图3H中所示，特别地，回蚀刻直到其凹入至稍微低于外延层23的顶表面23a的水平处，以便形成分裂栅极结构的顶栅部分34，在此用36表示(还包括以上讨论的屏蔽板32)。特别地，顶栅部分34横向于电介质分离区域31布置，在这种情况下，顶栅部分34被相同的电介质分离区域31介电地分离，并且顶栅部分34布置在栅极氧化物区域30的侧面处。
然后，执行分裂栅极结构36的顶栅部分34的氧化，如图3I中所示，在相同的顶栅部分34上形成顶部氧化物区域38。
然后，工艺以标准的步骤继续，用于完成功率MOSFET器件的制造，特别地，如图3J中所示，继续源极和沟道注入的步骤。
特别地，在外延层23中横向于分裂栅极结构36的顶栅部分34形成体区域40，由此，相同的体区域40被栅极氧化物区域30分离开。在体区域40中、在外延层23的顶表面23a处形成具有N+型掺杂的源极区域42。
随后，如图3K中所示，在外延层23的顶表面23a的上方沉积电介质层44。然后，相同的电介质层44和源极区域42的下面的部分被蚀刻，以形成接触开口45，然后，通过接触开口45在体区域40中形成体触点46。
随后，在此没有详细示出，以本身已知的方式形成漏极、源极、和栅极金属化部。
通过在前的描述，提出的解决方案的优点是清楚的。
特别地，再次强调的是，可以控制屏蔽板元件28'的上部分的高度和宽度以及牺牲氧化物区域29的厚度(参见图3D和3E)，以实现两个连接的顶栅部分34(即，其中屏蔽板元件28'的上部分和之后形成的电介质分离区域31被制造成低于外延层23的顶表面23a，所谓的台面水平)或者两个分离的顶栅部分34(即，其中屏蔽板元件28'的上部分和之后形成的电介质分离区域31被制造与外延层23的顶表面23a处于同一的水平)。
此外，不管屏蔽板元件28'的上部分的厚度如何，栅极氧化物的厚度(即，栅极氧化物区域30的厚度)都可以被控制为目标厚度；根据具体应用的要求，这种方法为设计分裂栅极沟槽功率MOSFET器件提供了额外的自由度。
另外地，在讨论的制造方法中，与现有技术解决方案相反，由于分裂栅极结构36的顶栅部分34的分离后续通过制造工艺的后续步骤来确保(特别地，通过对屏蔽板元件28'的其牺牲氧化物沉积和去除之后剩余的上部分的完全氧化)，因此屏蔽多晶硅层28的回蚀刻的步骤(以限定屏蔽板元件28'的上部分的顶部水平)并不代表关键步骤。因此，屏蔽多晶硅层28的回蚀刻可以在不高于外延层23的顶表面23a的水平处进行，使得确保：在后续，相同的顶表面23a上没有剩余栅极多晶硅层的部分。
通常，提出的解决方案允许实现低栅极-源极电荷Qgs场板沟槽功率半导体器件。
最后，明显的是，因此在不脱离由所附权利要求限定的本发明的范围的情况下，可以对本文中已经描述和示出的内容进行修改和变化。
特别地，再次强调的是，使用相同的制造方法，仅通过将屏蔽板元件28'的上部分以及之后形成的电介质分离区域31的水平调节成低于外延层23的顶表面23a，就可以实现单个顶栅部分(而不是如实施方式中示出的两个分离的顶栅部分)。
此外，要强调的是，公开的制造工艺可以用于制造其他半导体功率器件，例如，IGBT器件，其中，可以减少发射极-栅极电荷。
Claims (16)
1.一种用于制造具有分裂栅极结构(36)的功率半导体器件的方法，用于该功率半导体器件的半导体材料包括但不限于Si、SiC、GaN、金刚石和Ga2O3，所述方法包括：
在衬底(22)上形成单层或多层外延层(23)；
形成穿过所述外延层(23)的沟槽(26)，所述沟槽(26)从所述外延层(23)的顶表面(23a)沿横向于所述顶表面(23a)的竖直方向延伸；
用电介质区域(27)和导电的屏蔽板元件(28')填充所述沟槽(26)，所述屏蔽板元件(28')包括从下面的所述电介质区域(27)突出的上部分和相较于所述电介质区域(27)竖直向内延伸的底部分；
氧化所述屏蔽板元件(28')的所述上部分以在所述外延层(23)的所述顶表面(23a)处形成分离区域(31)，所述屏蔽板元件(28')的所述底部分限定所述功率半导体器件的所述分裂栅极结构(36)的底部；
在所述沟槽(26)的内表面上、在该沟槽(26)的上部处、在所述电介质区域(27)上方形成栅极氧化物区域(30)，
形成所述分裂栅极结构(36)的顶栅部分(34)，所述顶栅部分(34)填充所述外延层(23)的所述顶表面(23a)处的所述沟槽(26)，所述顶栅部分(34)横向于所述分离区域(31)，
其特征在于，所述方法包括：在形成所述栅极氧化物区域(30)之前，起始于所述屏蔽板元件(28')的所述上部分形成牺牲氧化物区域(29)，以及后续蚀刻所述牺牲氧化物区域(29)。
2.根据权利要求1所述的方法，其中，形成牺牲氧化物区域(29)的步骤完全氧化所述屏蔽板元件(28')的所述上部分。
3.根据权利要求1所述的方法，其中，形成牺牲氧化物区域(29)的步骤包括部分氧化所述屏蔽板元件(28')的所述上部分，并且蚀刻所述牺牲氧化物区域(29)的步骤包括减小所述屏蔽板元件(28')的所述上部分的厚度，使得所述屏蔽板元件(28')的所述上部分在后续的氧化期间被完全氧化。
4.根据权利要求3所述的方法，其中，蚀刻所述牺牲氧化物区域(29)包括从所述屏蔽板元件(28')的所述上部分去除生长的牺牲氧化物区域(29)，以使所述屏蔽板元件(28')的所述上部分的其余部分从下面的所述电介质区域(27)突出。
5.根据权利要求3或4所述的方法，其中，减小所述屏蔽板元件(28')的所述上部分的厚度包括达到所述屏蔽板元件(28')的所述上部分的临界下限厚度，从而允许所述屏蔽板元件(28')的所述上部分在后续的氧化期间被完全氧化。
6.根据前述权利要求中任一项所述的方法，其中，形成所述栅极氧化物区域(30)与完全氧化所述屏蔽板元件(28')的所述上部分以形成所述分离区域(31)是同时发生的。
7.根据前述权利要求中任一项所述的方法，其中，形成牺牲氧化物区域(29)使用湿法氧化工艺；后续蚀刻所述牺牲氧化物区域(29)使用湿法蚀刻工艺；以及形成所述栅极氧化物区域(30)和氧化所述屏蔽板元件(28')的所述上部分使用干法氧化工艺。
8.根据前述权利要求中任一项所述的方法，其中，用电介质区域(27)和导电的屏蔽板元件(28')填充所述沟槽(26)包括：
在所述沟槽(26)的内表面上生长氧化物层(27)；
在所述外延层(23)的所述顶表面(23a)上方沉积屏蔽多晶硅层(28)，所述屏蔽多晶硅层(28)填充深沟槽(26)，所述屏蔽多晶硅层(28)在所述氧化物层(27)内部；
对所述屏蔽多晶硅层(28)进行回蚀刻，以留下在所述沟槽(26)内部竖直地延伸的所述屏蔽板元件(28')；以及
将所述沟槽(26)中的所述氧化物层(27)回蚀刻至低于所述外延层(23)的所述顶表面(23a)的水平的期望深度，从而使所述沟槽(26)的上部为空白，所述期望深度对应于所述功率半导体器件的沟道长度。
9.根据权利要求8所述的方法，其中，经回蚀刻的所述屏蔽多晶硅层(28)的水平被控制成处于不高于所述外延层(23)的所述顶表面(23a)的水平。
10.根据权利要求8或9所述的方法，其中，经回蚀刻的所述屏蔽多晶硅层(28)的水平被控制成处于与所述外延层(23)的所述顶表面(23a)相同的水平。
11.根据权利要求8或9所述的方法，其中，经回蚀刻的所述屏蔽多晶硅层(28)的水平被控制成处于比所述外延层(23)的所述顶表面(23a)低的水平。
12.根据前述权利要求中任一项所述的方法，其中形成所述分裂栅极结构(36)的所述顶栅部分(34)包括：
在所述外延层(23)的所述顶表面(23a)上方沉积栅极多晶硅层(33)，所述栅极多晶硅层(33)填充所述深沟槽(26)的上部，所述栅极多晶硅层(33)在所述电介质区域(27)上方；
对所述栅极多晶硅层(33)进行回蚀刻，直到所述栅极多晶硅层(33)凹入至所述外延层(23)的所述顶表面(23a)下方的水平，以形成所述分裂栅极结构(36)的横向于所述分离区域(31)布置的所述顶栅部分(34)。
13.根据权利要求12所述的方法，其中，所述分裂栅极结构(36)的所述顶栅部分(34)被所述分离区域(31)介电地分离。
14.根据前述权利要求中任一项所述的方法，其中，所述功率半导体器件是场板沟槽功率MOSFET器件。
15.根据权利要求14所述的方法，其中，所述衬底(22)由重掺杂半导体材料制成，并且所述外延层(23)具有与所述衬底(22)相同的第一导电类型并且具有较轻的掺杂；所述方法还包括：
在所述外延层(23)中形成体区域(40)，所述体区域具有与所述第一导电类型相反的第二导电类型，横向于所述分裂栅极结构(36)的所述顶栅部分(34)，通过栅极氧化物区域(30)与所述顶栅部分(34)分离；
在所述外延层(23)的所述顶表面(23a)处在所述体区域(40)中形成具有所述第一导电类型的源极区域(42)。
16.根据权利要求15所述的方法，还包括：
在所述外延层(23)的所述顶表面(23a)上方沉积电介质层(44)，所述电介质层包括但不限于TEOS、HTO、BPSG、PSG、NSG和USG；以及
蚀刻所述源极区域(42)的下面部分和所述电介质层(44)以形成接触开口(45)，然后经由所述接触开口在所述体区域(40)中形成体触点(46)。
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