CN115274848B - 图形化布局夹层氧化层soi的超结ldmos器件 - Google Patents
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Abstract
本发明公开了一种图形化布局夹层氧化层SOI的超结LDMOS器件。所述超结LDMOS器件包括：叠层设置的衬底、图形化分布的夹层氧化层、外延层和金属层，所述衬底与外延层于未被夹层氧化层覆盖的区域处直接连接；所述外延层包括有源区，所述有源区包括体区和漂移区，所述体区内形成有体区接触区和沟道区，所述漂移区与所述夹层氧化层连接或接触，所述金属层分别经第一电连接结构、第二电连接结构与所述体区接触区、衬底连接，其中，所述第二电连接结构对应设置在未被夹层氧化层覆盖的区域；以及，源极、漏极和栅极。本发明实施例提供了一种图形化布局夹层氧化层SOI的超结LDMOS器件的导通电阻降低了20％，输出电容降低了40％。
Description
技术领域
本发明涉及一种LDMOS器件，特别涉及一种图形化布局夹层氧化层SOI的超结LDMOS器件，属于半导体技术领域。
背景技术
对于应用于功率领域的LDMOS器件，尤其是RF LDMOS器件，导通电阻Ron和输出电容Coss是限制器件效率的主要因素，特别是在射频功率器件领域。
现有的技术方案一般通过增加漂移区掺杂浓度来降低导通电阻，而直接增加掺杂浓度会造成漂移区的耗尽难度增加、漂移区电场不均匀、击穿电压下降等问题；尽管通过增加G-shield可以增强RESURF效应，并将漂移区电场的调节均匀，但改善漂移区掺杂浓度又会带来击穿电压下降等问题。
Super junction技术能够打破硅的击穿电压和导通电阻的极限，广泛应用于IGBT/VDMOS等纵向器件，但现有的super junction LDMOS器件的寄生Coss大，没有取得应有的性能提升，SOI技术能够降低LDMOS器件的Coss，但由于氧化层的热导率很低，现有的SOI LDMOS器件结构散热差，只能应用于小功率场景，应用范围非常有限。
总而言之，现有的LDMOS器件的导通电阻和Coss限制了LDMOS器件的效率和应用频率。
发明内容
本发明的主要目的在于提供一种图形化布局夹层氧化层SOI的超结LDMOS器件，以克服现有技术中的不足。
为实现前述发明目的，本发明采用的技术方案包括：
本发明实施例提供了一种图形化布局夹层氧化层SOI的超结LDMOS器件，包括：叠层设置的衬底、图形化分布的夹层氧化层、外延层和金属层，所述衬底与外延层于未被夹层氧化层覆盖的区域处直接连接；所述外延层包括有源区，所述有源区包括体区和漂移区，所述体区内形成有体区接触区和沟道区，所述漂移区与所述夹层氧化层连接或接触，所述金属层分别经第一电连接结构、第二电连接结构与所述体区接触区、衬底连接，其中，所述第二电连接结构对应设置在未被夹层氧化层覆盖的区域；
以及，源极、漏极和栅极。
与现有技术相比，本发明的优点包括：
1)本发明实施例提供了一种图形化布局夹层氧化层SOI的超结LDMOS器件，漂移区采用优化的super junction结构大幅度降低Rdson，通过优化的p-pillar掺杂减少了漏极和体区的电容；
2)本发明实施例提供了一种图形化布局夹层氧化层SOI的超结LDMOS器件，在漂移区下方设置夹层氧化层，而在TSV或者W-SINKER穿过的位置不设置夹层氧化层，特别是漂移区落在夹层氧化层上并与其直接接触，即夹层氧化层上方和漂移区重叠，既保持了器件的散热能力，又降低了器件输出电容；
3)本发明实施例提供了一种图形化布局夹层氧化层SOI的超结LDMOS器件的导通电阻降低了20％，输出电容降低了40％。
附图说明
图1是本发明一典型实施案例中提供的一种图形化布局夹层氧化层SOI的超结LDMOS器件的剖面结构示意图；
图2是本发明实施例1中超结LDMOS器件单元的剖面结构示意图；
图3是本发明实施例1中超结LDMOS器件单元的俯视结构示意图；
图4是本发明实施例2中超结LDMOS器件单元的剖面结构示意图；
图5是对比例1中的一种SOI的超结LDMOS器件结构示意图。
具体实施方式
鉴于现有技术中的不足，本案发明人经长期研究和大量实践，得以提出本发明的技术方案。如下将对该技术方案、其实施过程及原理等作进一步的解释说明。
针对现有技术中LDMOS器件的导通电阻和输出电容大、无法进一步提升效率并匹配新的应用要求等问题，本发明实施例提供的一种图形化布局夹层氧化层SOI的超结LDMOS器件的漂移区采用优化的super junction(超结/超级结)结构大幅度降低Rdson(导通电阻)，通过优化的p-pillar(p柱区)掺杂降低了漏极和体区的电容，图形化的夹层氧化层结构，在漂移区下方设置夹层氧化层，在TSV或者W-SINKER通孔穿过的区域不设置夹层氧化层，特别是漂移区落在夹层氧化层上并和其直接接触，即夹层氧化层上方和漂移区重叠，如此设置使得器件既保持了散热能力，又降低了输出电容，具体的，本发明将器件的导通电阻降低了20％，输出电容降低了40％。
本发明实施例提供了一种图形化布局夹层氧化层SOI的超结LDMOS器件，叠层设置的衬底、图形化分布的夹层氧化层、外延层和金属层，所述衬底与外延层于未被夹层氧化层覆盖的区域处直接连接；所述外延层包括有源区，所述有源区包括体区和漂移区，所述体区内形成有体区接触区和沟道区，所述漂移区与所述夹层氧化层连接或接触，所述金属层分别经第一电连接结构、第二电连接结构与所述体区接触区、衬底连接，其中，所述第二电连接结构对应设置在未被夹层氧化层覆盖的区域；
以及，源极、漏极和栅极。
进一步的，所述夹层氧化层对应设置在所述漂移区的下方，所述漂移区的下方边界与所述夹层氧化层的顶部重合。
进一步的，所述夹层氧化层的厚度大于0且小于4μm。
进一步的，所述夹层氧化层的材质包括氧化硅。
进一步的，所述漂移区包括第一柱区和第二柱区，所述第二柱区内还形成有第三柱区，所述第一柱区和第二柱区形成超结结构，所述第二柱区和第三柱区形成缓变结结构。
进一步的，所述第一柱区和第二柱区在栅宽方向上交错设置。
进一步的，所述漏极与所述第二柱区和第三柱区直接接触。
进一步的，所述第一柱区为第一导电类型，所述第二柱区和第三柱区为第二导电类型，且所述第三柱区的掺杂浓度小于第二柱区的掺杂浓度。
进一步的，每一有源区与两个栅极相配合，所述栅极对应设置在所述沟道区的上方，所述夹层氧化层对应设置在两个栅下区域之间的区域。
进一步的，所述漏极位于两个栅极之间，并与两个栅极组合形成一个叉指结构。
进一步的，所述体区分布在漂移区的两侧，所述源极还直接与所述体区和体区接触区接触或连接。
更进一步的，所述漏极还与所述漂移区接触或连接。
更进一步的，所述第一电连接结构和第二电连接结构包括TSV或者W-SINKER通孔，所述第二电连接结构沿厚度方向贯穿所述外延层、衬底并与所述衬底背对金属层的背面连接。
更进一步的，所述外延层包括沿器件横向方向设置的多个有源区，位于不同漂移区下方的不同夹层氧化层之间不直接接触或连接。
更进一步的，所述的超结LDMOS器件包括多个器件单元，每一所述器件单元包括一有源区以及与所述有源区配合设置的源极、漏极和栅极。
如下将结合附图对该技术方案、其实施过程及原理等作进一步的解释说明，除非特别说明的之外，本发明实施例中的LDMOS器件的制作工艺等可以采用本领域技术人员已知的。
实施例1
请参阅图1-图3，一种图形化布局夹层氧化层SOI的超结LDMOS器件，包括叠层设置的衬底19、图形化分布的夹层氧化层18、外延层和金属层21，所述金属层经TSV或者W-SINKER通孔22与所述衬底19连接；
所述外延层包括沿器件横向方向依次设置的多个有源区；所述有源区包括体区13和漂移区，所述体区13内形成有体区接触区14和沟道区，所述体区接触区14还经接触通孔20与所述金属层21连接；所述图形化分布的夹层氧化层18对应设置在多个漂移区的下方，且所述夹层氧化层18直接与所述漂移区接触，且位于不同漂移区下方的夹层氧化层18之间不连接或接触，以及，每一有源区还与一组源极、漏极和栅极相配合，其中，至少一有源区以及与之配合的一组源极、漏极和栅极形成一超结LDMOS器件单元。
具体的，请参阅图2和图3，以一个超结LDMOS器件单元为例，每一超结LDMOS器件单元包括一有源区、两个栅极10、一个漏极11以及两个源极12，所述体区13分布在漂移区的两侧，所述源极12还与所述体区13和体区接触区14接触或连接；所述两个栅极10对应设置在沟道区上方，所述漏极11设置在漂移区上并直接与漂移区接触或连接，且所述漏极11位于两个栅极10之间并与两个栅极组成一个叉指结构；所述夹层氧化层18位于两个栅极10对应的两个栅下区域(沿器件的厚度方向上，位于栅极下方的区域)之间，且TSV或者W-SINKER通孔22穿过的区域以及源极、栅极下方对应的区域均不设置夹层氧化层18。
具体的，所述漂移区包括第一柱区(例如n-pillar，下同)15和第二柱区(例如p-pillar，下同)16，所述第二柱区16内还形成有第三柱区17，所述第一柱区15和第二柱区16形成超结结构，所述第二柱区16和第三柱区17形成缓变结结构，其中，所述第一柱区15和第二柱区16在栅宽方向上交错设置，所述漏极11与所述第二柱区16和第三柱区17直接接触，所述第一柱区15为第一导电类型，所述第二柱区16和第三柱区17为第二导电类型，且所述第三柱区17的掺杂浓度小于第二柱区16的掺杂浓度，例如，所述第一导电类型为n型，第二导电类型为p型。
具体的，所述夹层氧化层18沿衬底19的厚度方向对应设置在所述漂移区的下方，所述漂移区的下方边界与所述夹层氧化层的顶部重合，所述夹层氧化层18的厚度大于0且小于4μm，所述夹层氧化层的材质包括氧化硅等。
需要说明的是，所述的栅极10可以是多晶硅栅极，栅极10主要控制LDMOS器件的开启和关闭，器件开启后，载流子从源极12经过栅极10下方的沟道区进入漂移区，之后到达漏极11，漏极11通过通孔连接各层金属并引出而形成器件端口；体区接触区14为体区13提供电位，体区接触区14和源极12通过接触通孔20连接到金属层21，然后通过TSV或者W-SINKER通孔22连接衬底19。
具体的，器件漂移区中的N型区域n-pilla15和P型区域p-pillar16的superjunction(超级结)结构用于辅助n-pillar的耗尽，特别的，夹层氧化层18和漂移区的n-pillar/p-pillar直接接触，n-pillar/p-pillar的下方边界和夹层氧化层18的上方重合，夹层氧化层18在器件的横向方向上的延伸长度一般不超过两个栅极10对应的栅下区域，夹层氧化层18的长度作为器件电容和散热能力的优化参数。
具体的，一种夹层氧化层SOI的超结LDMOS器件如图2所示，每一器件单元包括一个漏极11和两个栅极10，一个漏极11和两个栅极10组成一个叉指结构，多个器件单元通过多个插指结构并联组成更大的器件，TSV或者W-SINKER通孔位于多个叉指结构或器件单元之间，此区域不设置SOI图形，SOI图形位于每一器件单元内部；如图3所示，在器件横向或水平方向上，漏极11的两边依次是漂移区的n-pillar区15、栅极10、源极12、体区接触区14，在沿栅宽方向上，n-pillar 15夹在两个p-pillar16之间，形成supper junction结构。
实施例2
请参阅图4，一种图形化布局夹层氧化层SOI的超结LDMOS器件结构与实施例1中的器件结构基本一致，不同之处在于：实施例2中的超结LDMOS器件结构的漂移区包括第一柱区(例如n-pillar，下同)15、第二柱区(例如p-pillar，下同)16和第三柱区23，所述第二柱区所述第一柱区15和第二柱区16形成超结结构，所述第一柱区15、第二柱区16分别与第三柱区23形成缓变结结构，其中，所述第一柱区15和第二柱区16在栅宽方向上交错设置，所述第三柱区23沿栅宽方向延伸设置，且所述第一柱区15/第二柱区16分布在第三柱区23的两侧，所述漏极11与第三柱区23连接，所述第一柱区15为第一导电类型，所述第二柱区16和第三柱区23为第二导电类型，且所述第三柱区23的掺杂浓度小于第二柱区16的掺杂浓度，例如，所述第一导电类型为n型，第二导电类型为p型。
对比例1
对比例1中的一种SOI的超结LDMOS器件结构如图5所示，其中，40是栅极，41是漏极，42是源极，43是体区，44是体区接触区，45是漂移区，46是连接源极和体区接触区的通孔，47是金属层，48是TSV或者是深通孔，49是整片的夹层氧化层，410是衬底；可以看出，对比例1中的一种SOI的超结LDMOS器件结构与实施例1的主要区别在于；对比例1中的夹层氧化层为一整片。
对比例1的器件在满足可靠性条件下，性能已经达到极限，而实施例1的第一柱区的掺杂浓度是对比例1漂移区掺杂浓度的2.2倍，实施例1的第一柱区长度是对比例1漂移区长度的0.8倍，实施例1和对比例1中的器件的击穿电压相同，但实施例1中器件的导通电阻是对比例1器件导通电阻的80％，实施例1器件的输出电容是对比例器件输出电容的0.6倍；实施例1中器件能够大幅度降低导通电阻和输出电容的原因是：第一柱区和第二柱区互相耗尽，从而能够提高掺杂浓度，更重要的是，实施例1中的器件不需要表面场板辅助耗尽。
具体的，Super junction在功率半导体器件具有优异的性能，能够打破硅材料中导通电阻和击穿电压的极限，在VDMOS/IGBT等纵向器件领域广泛应用并取得了很大的商业成就，但是在横向器件如LDMOS，特别是RF LDMOS没有成功的案例。本案发明人发现，superjunction结构用于RF LDMOS的漂移区同样能够改善Rdson和BV，并且能够使漂移区横向电场均匀分布，降低栅极边沿电场强度，从而能够有效抑制HCI、改善RF LDMOS器件的可靠性；并且采用super junction结构，能够去掉用于均匀漂移区横向电场分布的场板，从而可以避免由于场板而引起的输出电容的增加以及因此带来的高频损耗问题，进而只需要采用简单的结构屏蔽漏极金属布线所引起的寄生Cgd即可。
本案发明人还发现，在体硅衬底上直接制作super junction LDMOS存在一个致命问题，超结的p-pillar总是和p-body和p型区相连，漂移区下面的p型区和n-pillar形成pn结电容，由于n-pillar的浓度很高，导致Cdb严重增加，从而输出电容Coss增加，导致RFLDMOS器件的高频性能退化，而本发明实施例提供的一种图形化布局夹层氧化层SOI的超结LDMOS器件，采用图形化的SOI晶圆制作super junction LDMOS，能同时用在射频功率器件和高速的功率开关器件，图形化的夹层氧化层SOI结构中的夹层氧化层位于漂移区和漏极电极下方，特别的，漂移区直接落在夹层氧化层上并与其直接接触，可以有效减少Cdb和Cdss，而在栅极下方和源极下方不设置夹层氧化层，以用于散热和使用TSV或者W-SINKER通孔接地。
具体的，图形化的夹层氧化层结构有效的解决了LDMOS器件的散热问题，同时，还可以减薄夹层氧化层上硅的厚度，使得漂移区的n型掺杂结(即n型超级结结构，下同)直接与夹层氧化层接触，在此基础上制备的漂移区super junction结构，能够避免p型和n-pillar之间的结电容，也能够有效减少p-body与n-pillar之间的电容，从而大幅度降低器件的输出电容Coss，提升器件的高频性能。
具体的，本案发明人发现，SiO2氧化层的热导率远低于硅的热导率，且漂移区是LDMOS器件的主要热源，一整片的氧化层夹层会大幅度阻碍热量沿着硅衬底的散发过程，且夹层氧化层介于漂移区和衬底之间，从而隔断了LDMOS器件漂移区和衬底的耦合，进而导致LDMOS器件的电容大幅度降低；而本发明实施例提供的LDMOS器件，仅仅在漂移区下方设置夹层氧化层，这使得LDMOS器件中的热量能够沿着硅外延层在横向上散发，并沿着TSV传递到硅衬底，相比一整片的夹层氧化层，本发明采用的图形化的氧化层极大地提高了LDMOS器件散热能力，同时，漂移区下方的夹层氧化层也大幅度降低了漂移区和衬底耦合，降低了LDMOS器件的寄生电容。
需要说明的是，图形化氧化层的分布和形状与器件的结构密切相关，夹层氧化层位于漂移区下方能够降低寄生电容，图形化氧化层的形状和位置涉及到器件性能和散热能力的协调涉及，是器件设计的重要参数。
本发明实施例提供了一种图形化布局夹层氧化层SOI的超结LDMOS器件，采用图形化的夹层氧化层结构有效的解决了LDMOS器件的散热问题，同时，还可以减薄夹层氧化层上硅的厚度，使得漂移区的n型掺杂结直接与夹层氧化层接触，在此基础上制备的漂移区super junction结构，能够避免p型和n-pillar之间的结电容，也能够有效减少p-body与n-pillar之间的电容，从而大幅度降低器件的输出电容Coss，提升器件的高频性能。
本发明实施例提供了一种图形化布局夹层氧化层SOI的超结LDMOS器件，漂移区采用优化的super junction结构大幅度降低Rdson，通过优化的p-pillar掺杂减少了漏极和体区的电容。
本发明实施例提供了一种图形化布局夹层氧化层SOI的超结LDMOS器件，在漂移区下方设置夹层氧化层，而在TSV或者W-SINKER穿过的位置不设置夹层氧化层，特别是漂移区落在夹层氧化层上并与其直接接触，即夹层氧化层上方和漂移区重叠，既保持了器件的散热能力，又降低了器件输出电容。
本发明实施例提供了一种图形化布局夹层氧化层SOI的超结LDMOS器件的导通电阻降低了20％，输出电容降低了40％。
应当理解，上述实施例仅为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。
Claims (14)
1.一种图形化布局夹层氧化层SOI的超结LDMOS器件，其特征在于包括：叠层设置的衬底、图形化分布的夹层氧化层、外延层和金属层；
所述衬底与外延层于未被夹层氧化层覆盖的区域处直接连接；
所述外延层包括有源区，所述有源区包括体区和漂移区，所述体区内形成有体区接触区和沟道区，所述漂移区与所述夹层氧化层连接或接触，所述漂移区包括第一柱区和第二柱区，所述第一柱区为第一导电类型，所述第二柱区为第二导电类型，所述第一柱区和第二柱区在栅宽方向上交错设置，所述第一柱区和第二柱区形成超结结构；
所述金属层分别经第一电连接结构、第二电连接结构与所述体区接触区、衬底连接，其中，所述第二电连接结构对应设置在未被夹层氧化层覆盖的区域；
以及，源极、漏极和栅极。
2.根据权利要求1所述的超结LDMOS器件，其特征在于：所述夹层氧化层对应设置在所述漂移区的下方，所述漂移区的下方边界与所述夹层氧化层的顶部重合。
3.根据权利要求1或2所述的超结LDMOS器件，其特征在于：所述夹层氧化层的厚度大于0且小于4μm。
4.根据权利要求1或2所述的超结LDMOS器件，其特征在于：所述夹层氧化层的材质包括氧化硅。
5.根据权利要求1或2所述的超结LDMOS器件，其特征在于：所述第二柱区内还形成有第三柱区，所述第二柱区和第三柱区形成缓变结结构。
6.根据权利要求5所述的超结LDMOS器件，其特征在于：所述漏极与所述第二柱区和第三柱区直接接触。
7.根据权利要求5所述的超结LDMOS器件，其特征在于：所述第三柱区为第二导电类型，且所述第三柱区的掺杂浓度小于第二柱区的掺杂浓度。
8.根据权利要求1或2所述的超结LDMOS器件，其特征在于：每一有源区与两个栅极相配合，所述栅极对应设置在所述沟道区的上方，所述夹层氧化层对应设置在两个栅下区域之间的区域。
9.根据权利要求8所述的超结LDMOS器件，其特征在于：所述漏极位于两个栅极之间，并与两个栅极组合形成一个叉指结构。
10.根据权利要求1所述的超结LDMOS器件，其特征在于：所述体区分布在漂移区的两侧，所述源极还与所述体区、体区接触区接触或连接。
11.根据权利要求1所述的超结LDMOS器件，其特征在于：所述漏极还与所述漂移区接触或连接。
12.根据权利要求1所述的超结LDMOS器件，其特征在于：所述第一电连接结构和第二电连接结构包括TSV或者W-SINKER通孔，所述第二电连接结构沿厚度方向贯穿所述外延层、衬底并与所述衬底背对金属层的背面连接。
13.根据权利要求1所述的超结LDMOS器件，其特征在于：所述外延层包括沿器件横向方向设置的多个有源区，位于不同漂移区下方的不同夹层氧化层之间不直接接触或连接。
14.根据权利要求13所述的超结LDMOS器件，其特征在于包括多个器件单元，每一所述器件单元包括一有源区以及与所述有源区配合设置的源极、漏极和栅极。
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