CN115274850A - 用于射频单芯片集成的图形化氧化夹层布局soi晶圆结构 - Google Patents
用于射频单芯片集成的图形化氧化夹层布局soi晶圆结构 Download PDFInfo
- Publication number
- CN115274850A CN115274850A CN202111023606.3A CN202111023606A CN115274850A CN 115274850 A CN115274850 A CN 115274850A CN 202111023606 A CN202111023606 A CN 202111023606A CN 115274850 A CN115274850 A CN 115274850A
- Authority
- CN
- China
- Prior art keywords
- layer
- insulating layer
- region
- silicon
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000011229 interlayer Substances 0.000 title abstract description 17
- 230000003647 oxidation Effects 0.000 title abstract description 12
- 238000007254 oxidation reaction Methods 0.000 title abstract description 12
- 230000010354 integration Effects 0.000 title abstract description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 84
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 84
- 239000010703 silicon Substances 0.000 claims abstract description 84
- 239000000758 substrate Substances 0.000 claims abstract description 57
- 230000000149 penetrating effect Effects 0.000 claims abstract description 5
- 229910052751 metal Inorganic materials 0.000 claims description 25
- 239000002184 metal Substances 0.000 claims description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 21
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 15
- 238000002955 isolation Methods 0.000 claims description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 abstract description 170
- 238000000034 method Methods 0.000 description 11
- 238000005530 etching Methods 0.000 description 8
- 230000017525 heat dissipation Effects 0.000 description 6
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 229910052739 hydrogen Inorganic materials 0.000 description 5
- 239000001257 hydrogen Substances 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- 238000000407 epitaxy Methods 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 229910052980 cadmium sulfide Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- WUPHOULIZUERAE-UHFFFAOYSA-N 3-(oxolan-2-yl)propanoic acid Chemical compound OC(=O)CCC1CCCO1 WUPHOULIZUERAE-UHFFFAOYSA-N 0.000 description 1
- MARUHZGHZWCEQU-UHFFFAOYSA-N 5-phenyl-2h-tetrazole Chemical compound C1=CC=CC=C1C1=NNN=N1 MARUHZGHZWCEQU-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 239000002918 waste heat Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Element Separation (AREA)
Abstract
本发明公开了一种用于射频单芯片集成的图形化氧化夹层布局SOI晶圆结构。所述SOI晶圆结构包括依次叠层设置的衬底、第一绝缘层和外延层，其中，所述第一绝缘层的表面具有第一区域以及不同于第一区域的第二区域，所述第一绝缘层的第一区域开设有沿厚度方向贯穿所述第一绝缘层的图形窗口，所述图形窗口内填充有硅层，所述硅层分别与所述外延层、衬底导热连接；以及源极、漏极、栅极以及与栅极相匹配的场板。本发明实施例提供的SOI晶圆结构，减小了上层硅器件的厚度，使得氧化层上的LDMOS器件的LDD结深触底到氧化层上，进而减小了Cds，降低了Cdb，并能够显著减小Coss、改善LDMOS的高频性能和效率。
Description
技术领域
本发明特别涉及一种用于射频单芯片集成的图形化氧化夹层布局SOI晶圆结构，属于半导体技术领域。
背景技术
现有的SOI LDMOS中SOI晶圆平面布局剖面图如图1所示，其中，1为衬底，2为氧化硅第二绝缘层，3为外延层，其中氧化硅第二绝缘层2为完整连成一片的SOI，由于氧化硅第二绝缘层的导热系数只有体硅的二十分之一，因此，对于传统SOI而言，散热是一个大问题，且多年来发展不起来的主要原因就是自热效应。
为了解决SOI射频功率的自热效应，通常要把SOI上层的硅厚度做到4微米以上，通过增加硅热熔来降低结温，然而你这带来了如下的问题：1)厚硅层的效果不会比体硅更优越，不会显著降低Cds或者Cdb，达到降低Coss的作用，因此并不能改善高频性能；2)LDMOS的LDD结深不可能做到4微米厚，LDD下面还会存在p型区域，从而弱化氧化硅第二绝缘层的作用；3)现有SOI结构中的氧化硅第二绝缘层连成一片，且必须使用TSV工艺形成背面接地，而TSV工艺需要蚀刻通孔穿过硅外延、氧化硅第二绝缘层和硅衬底层，不同的蚀刻选择比会影响通孔的形貌，如一致性和均匀性等，因此降低器件的可靠性和一致性。
发明内容
本发明的主要目的在于提供一种用于射频单芯片集成的图形化氧化夹层布局SOI晶圆结构以及图形化SOI晶圆的制造方法，以克服现有技术中的不足。
为实现前述发明目的，本发明采用的技术方案包括：
本发明实施例提供的一种用于射频单芯片集成的图形化氧化夹层布局的SOI晶圆结构，包括：依次叠层设置的衬底、第一绝缘层和外延层，其中，所述第一绝缘层的表面具有第一区域以及不同于第一区域的第二区域，所述第一绝缘层的第一区域开设有沿厚度方向贯穿所述第一绝缘层的图形窗口，所述图形窗口内填充有硅层，所述硅层分别与所述外延层、衬底导热连接；以及
源极、漏极、栅极以及与栅极相匹配的场板。
与现有技术相比，本发明的优点包括：
1)本发明实施例提供的一种用于射频单芯片集成的图形化氧化夹层布局的SOI晶圆结构，所述SOI晶圆结构中的第一绝缘层是图形化的，而不是连续的一整片，本发明根据电路或者器件的需要来布局第一绝缘层，剩余的没有第一绝缘层图形窗口的部分仍然是硅层，且与上层硅器件、衬底连接，并把上层硅器件产生的热导入到衬底，从而达到减少上层硅器件(例如LDMOS)结温的目的；
2)本发明实施例提供的一种用于射频单芯片集成的图形化氧化夹层布局的SOI晶圆结构，减小了上层硅器件的厚度，使得第一绝缘层上的LDMOS器件的LDD结深触底到第一绝缘层上，进而减小了Cds，降低了Cdb，并能够显著减小Coss、改善LDMOS的高频性能和效率；
3)较薄的上层硅，也使得浅槽隔离(STI)可以很方便的接触到第一绝缘层而形成厚氧化层，在此氧化层上制作的无源器件(如电感、电容等)的寄生效应较小、谐振Q值高，从而大幅降低了器件的高频损耗，同时也极大提升了放大器或者前后端模组的效率。
附图说明
图1是现有技术中的一种SOI LDMOS的SOI晶圆平面布局剖面图；
图2是本发明一典型实施案例中提供的一种图形化氧化夹层的SOI晶圆氧化层平面布局剖面图；
图3是本发明一典型实施案例中提供的一种图形化氧化夹层的SOI晶圆氧化层平面布局俯视图；
图4-图10是本发明一典型实施案例中提供的一种图形化氧化夹层的SOI晶圆结构的制造流程结构示意图；
图11是本发明一典型实施案例中提供的一种低阻衬底图形化氧化夹层的SOI晶圆平面模组布局剖面图；
图12是本发明一典型实施案例中提供的一种高阻衬底图形化氧化夹层的SOI晶圆平面模组布局剖面图；
图13是本发明一典型实施案例中提供的一种高阻衬底图形化氧化夹层的SOI射频功率器件版图示意图。
具体实施方式
鉴于现有技术中的不足，本案发明人经长期研究和大量实践，得以提出本发明的技术方案。如下将对该技术方案、其实施过程及原理等作进一步的解释说明。
本发明实施例提供了一种用于射频单芯片集成的夹层氧化层图形化布局的SOI晶圆结构，该结构解决了SOI射频功率放大器的散热问题，并且能够对前端后端进行全集成形成单芯片解决方案，并且，本发明实施例提供的图形化SOI LMDOS以及单片集成芯片可以应用于基站、移动通讯终端、物联网、雷达、射频加热和照明等领域，是射频功率放大器件的关键部件。
传统SOI连成一片的氧化层，且必须使用TSV工艺形成背面接地，而TSV工艺需要使蚀刻通孔穿过硅外延、氧化层和硅衬底，不同的蚀刻选择比会影响通孔的形貌，如一致性和均匀性等，而本发明中的连接通孔只需要对外延层和衬底硅进行刻蚀，且蚀刻比一致，因此所形成的连接通孔的质量高，因此，可以提升器件的可靠性和一致性。
本发明针对目前SOI LDMOS存在的缺陷，本发明实施例提供的一种用于射频单芯片集成的图形化氧化夹层布局的SOI晶圆结构，该第一绝缘层能够大幅减小输出电容，同时还可以拥有较好的散热性能，也解决了SOI LDMOS输出电容与散热这两个设计指标之间的矛盾。
本发明实施例提供的图形化SOI LDMOS可以满足未来5G通讯更高频、更高输出功率的需求，同时，散热问题解决后，前端后端集成单芯片的性能、稳定性和长期可靠性就能得到保障。另外，传统SOI的绝缘夹层连成一片，必须使用TSV工艺形成背面接地，而TSV工艺需要蚀刻通孔穿过硅外延、第一绝缘层和硅衬底，而不同的蚀刻选择比会影响通孔的形貌(如一致性和均匀性等)，本发明中的通孔只需对外延层和衬底硅进行刻蚀，蚀刻比一致，因此通孔的质量高，所获器件的可靠性、一致性都得到了较大的提升。
本发明实施例提供的一种用于射频单芯片集成的图形化氧化夹层布局的SOI晶圆结构，包括：依次叠层设置的衬底、第一绝缘层和外延层，其中，所述第一绝缘层的表面具有第一区域以及不同于第一区域的第二区域，所述第一绝缘层的第一区域开设有沿厚度方向贯穿所述第一绝缘层的图形窗口，所述图形窗口内填充有硅层，所述硅层分别与所述外延层、衬底导热连接；以及
源极、漏极、栅极以及与栅极相匹配的场板。
进一步的，所述外延层包括SOI LDMOS有源区，所述SOI LDMOS有源区对应设置在所述第一绝缘层的第一区域，且所述SOI LDMOS有源区还与设置在所述图形窗口内的硅层导热连接。
更进一步的，所述SOI LDMOS有源区包括第一阱区和第二阱区，所述第一阱区内形成有第一掺杂区和第二掺杂区，所述第二阱区内形成有第三掺杂区，所述第一掺杂区和第二掺杂区与源极连接，所述第三掺杂区与漏极连接，以及，所述源极还与第一金属极板电连接，所述漏极还与第二金属极板电连接，所述第一金属极板、第二金属极板沿厚度方向设置在外延层上方；
其中，所述第一阱区、第一掺杂区为第一导电类型，所述第二阱区、第二掺杂区和第三掺杂区为第二导电类型。
进一步的，所述第一导电类型为P型，所述第二导电类型为N型。
更进一步的，所述第一掺杂区和第二掺杂区对应设置在所述图形窗口上方，所述第二阱区和第三掺杂区对应设置在所述第一绝缘层第二区域的上方。
更进一步的，所述栅极和场板设置在所述第一阱区的上方，且所述栅极和场板还对应设置在所述第一绝缘层第二区域的上方；优选的，所述栅极与外延层之间还设置有栅介质层。
更进一步的，所述第一金属极板经第一电连接结构与衬底连接、经第二电连接结构与所述源极连接，所述第二金属极板经第三电连接结构与漏极连接。
进一步的，所述第一电连接结构的一端与第一金属极板连接，另一端沿厚度方向穿过外延层、图形窗口内的硅层并设置在所述衬底内部，或者，所述第一电连接结构的另一端沿厚度方向穿过外延层、图形窗口内的硅层并与所述衬底背对外延层的表面连接。
进一步的，所述第一电连接结构包括钨塞或TSV通孔。
进一步的，所述衬底为低阻衬底或高阻衬底。
进一步的，所述外延层还包括放大器有源区和开关有源区，所述放大器有源区和开关有源区对应设置在所述第一绝缘层的第二区域，且，所述SOI LDMOS有源区、放大器有源区和开关有源区之间还设置有隔离层，并经所述隔离层相互隔离。
进一步的，所述隔离层包括氧化硅层。
在一些较为具体的实施方案中，所述外延层还包括无源器件结构层，所述无源器件结构层设置在第二绝缘层上，所述第二绝缘层设置在第一绝缘层的第二区域，所述无源器件结构层经所述第二绝缘层与有源区电性隔离。
进一步的，所述第二绝缘层包括氧化硅层。
进一步的，所述第一绝缘层的厚度为20nm-4um，所述外延层的厚度为20nm-5um，所述衬底的厚度在500um以内。
进一步的，所述衬底、硅层以及外延层的材质均为硅。
进一步的，所述硅层与所述衬底结合为一体。
进一步的，所述第一绝缘层的材质包括氧化硅，所述衬底的传热系数大于所述第一绝缘层的传热系数，例如，第一绝缘层的传热系数为7.6W/(mK)，而硅的传热系数为150W/(mK)。
进一步的，所述衬底的材质包括硅，所述第一绝缘层的材质包括氧化硅。
进一步的，所述第一绝缘层的厚度不超过1μm。
进一步的，所述外延层的厚度不超过3μm。
需要说明的是，只有功率放大器部分需要图形化的绝缘层，绝缘层只设置在与漂移区对应的区域，与源极TSV通孔对应的区域设置窗口(即无绝缘层)，绝缘层的边界在栅极靠近漏极的边缘，以此为分界线左右各1um以内，射频开关，低噪放和无源器件不需要图形化的绝缘层。
如下将结合附图对该技术方案、其实施过程及原理等作进一步的解释说明，除非特别说明的之外，本发明实施例中所放大器有源区、开关有源区、无源器件结构层均可以是本领域技术人员已知的。
请参阅图2和图3，本发明实施例提供的一种用于射频单芯片集成的图形化氧化夹层布局的SOI晶圆结构，包括：依次叠层设置的衬底1、第一绝缘层2和外延层3，其中，所述第一绝缘层2的表面具有第一区域以及不同于第一区域的第二区域，所述第一绝缘层2的第一区域开设有沿厚度方向贯穿所述第一绝缘层的图形窗口200，所述图形窗口200内填充有硅层，所述硅层分别与所述外延层、衬底导热连接；以及，源极、漏极、栅极13和场板22，其中，所述衬底1、外延层3、硅层的材质均是硅，所述第一绝缘层2的材质为二氧化硅，可以理解地，所述硅层可以是与衬底一体设置的。
请参阅图4-图10，一种用于射频单芯片集成的图形化氧化夹层布局的SOI晶圆结构的制造方法包括：
步骤一：提供支撑硅晶圆1，即硅衬底；
步骤二：利用图形化刻蚀工艺在在支撑硅晶圆的第一表面刻蚀出多个不同深度的凹槽100，其中，凹槽的深度为10nm-4um；
步骤三：在支撑硅晶圆1的第一表面上沉积一层绝缘层2，并至少使所述绝缘层2将凹槽100填满，之后采用化学机械研磨(CMP)工艺对所述绝缘层2进行研磨，以使绝缘层2的顶部表面与支撑硅晶圆1的第一表面齐平；
步骤四：提供施主硅晶圆300，并且对施主硅晶圆300进行氢注入，注入深度为20nm～5um，从而在所述施主硅晶圆300的内部形成一层氢注入层400，所述氢注入层400将所述施主硅晶圆300分隔形成顶硅层310、施主硅片320；
步骤五：利用晶圆键合设备把支撑硅晶圆1和施主硅晶圆300键合，其中，所述施主硅晶圆300的顶硅层310与所述支撑硅晶圆1的第一表面结合；
步骤六：自氢注入层400处剥离施主硅片320，顶硅层310与支撑硅晶圆1结合形成SOI晶圆，剥离下来的施主硅片320可以再重复利用成为新的施主硅片，可以理解的，所述顶硅层310即为前述的外延层3，或者，所述外延层3是基于顶硅层310形成的；
步骤七：对所述SOI晶圆进行研磨处理，以除去残留的氢注入层400，最终形成的SOI晶圆顶硅层300的厚度为20nm到5um，图形化二氧化硅绝缘层的厚度为20nm-4um。
具体的，请参阅图11和图12，所述外延层3包括SOI LDMOS有源区5、低噪声系数放大器有源区6、开关有源区7和无源器件结构层，其中，所述SOI LDMOS有源区5对应设置在所述第一绝缘层2的第一区域并与图形窗口相对应，且所述SOI LDMOS有源区5还与设置在所述图形窗口21内的衬底1导热连接，所述放大器有源区和开关有源区，所述低噪声系数放大器有源区6、开关有源区7和无源器件结构层对应设置在所述第一绝缘层2的第二区域，并且所述SOI LDMOS有源区5、低噪声系数放大器有源区6、开关有源区7之间还设置有氧化硅隔离层4并经氧化硅隔离层4相互隔离，所述无源器件结构层设置在第二绝缘层8上，所述第二绝缘层8设置在第一绝缘层上，所述无源器件结构层经所述第二绝缘层8与所述SOI LDMOS有源区5、低噪声系数放大器有源区6、开关有源区7电性隔离。
具体的，所述场板22可以为TSV阵列，其至少用于对LDMOS功率放大器区域隔离，既能有效减小功率放大器对其他区域的串扰，也能有效把功率放大器传导过来的余热耗散到地，从而最大可能降低功率放大器对低噪放、开关灯性能的影响，提高最终射频芯片模组竞争力。
需要说明的是，图11中示出的器件结构中的衬底为低阻衬底，图12中示出的器件结构中的衬底为高阻衬底。
具体的，请参阅图13，所述SOI LDMOS有源区5包括P型阱区16和N型阱区17，所述P型阱区16内形成有P型重掺区(P+)14和N型重掺区(N+)15，所述N型阱区17内形成有N型重掺区(N+)20，所述P型重掺区(P+)14和N型重掺区(N+)15与源极连接，所述源极还经第二金属连接孔(即前述第二电连接结构)12与第一金属极板11连接，所述第一金属极板11还经第一金属连接孔(即前述第一电连接结构)9与衬底1连接，所述N型重掺区(N+)20与漏极连接，所述漏极经第三金属连接孔(即前述第三电连接结构)19与第二金属极板电连接，其中，所述P型重掺区(P+)14和N型重掺区(N+)15对应设置在P型阱区16内，且位于所述图形窗口200上方的，结构23为金属硅化物，具体为硅化钛，其主要用于改善金属孔12和硅P+(14)和N+(15)之间的接触电阻。
具体的，所述第一金属连接孔9沿厚度方向穿过外延层3、图形窗口内的硅层并设置在所述衬底1内部，或者，所述第一金属连接孔9的沿厚度方向穿过外延层3、图形窗口内的硅层并与所述衬底1背对外延层的表面连接，以实现晶体管源端接地。
具体的，所述场板22接地，场板22主要用于击穿电压、减小高压工作带来的HCI效应，并且减小反馈电容Cgd，场板22和N型阱区17的长度可以精心设计为不同静态工作电压的LDMOS器件，以满足不同功率等级的应用，如5V手机应用、12V Wifi应用和28V基站应用等，其中N型阱区的长度不超过10um，而场板的长度不超过N型阱区的2/3，以得到较优的击穿电压。
具体的，所述第一金属连接孔、第二金属连接孔、第三金属连接孔均可以是钨塞或TSV通孔等，但不限于此。
具体的，所述栅极13与外延层3之间还可以设置有栅介质层。
具体的，图13中21箭头指向为散热方向，其中的第一绝缘层2不连续的设计是关键，热量会从连通外延层3和衬底1的图形窗口200区域(也就是不连续二氧化硅之间)导出去，从而改善SOI LDMOS的散热状况，导热性能改善后，无需厚外延层提高比热容，因此SOI的外延层厚度也可以相应减小，从而可以极大地减小输出电容、提高高频性能。
本发明实施例提供的一种用于射频单芯片集成的图形化氧化夹层布局的SOI晶圆结构，所述SOI晶圆结构中的第一绝缘层是图形化的，而不是连续的一整片，本发明根据电路或者器件的需要来布局第一绝缘层，剩余的没有第一绝缘层的部分(即氧化层的图形窗口区域)仍然是硅层，且与上层硅器件(即外延层，下同)、衬底连接，并把上层硅器件产生的热导入到底层硅(衬底)，从而达到减少上层硅器件(例如LDMOS)结温的目的。
本发明实施例提供的一种用于射频单芯片集成的图形化氧化夹层布局的SOI晶圆结构，减小了上层硅器件的厚度，使得氧化层(即第一绝缘层)上的LDMOS器件的LDD结深触底到氧化层上，进而减小了Cds，降低了Cdb，并能够显著减小Coss、改善LDMOS的高频性能和效率；另外，较薄的上层硅，也使得浅槽隔离(STI)可以很方便的接触到第一绝缘层而形成厚氧化层，在此氧化层上制作的无源器件(如电感、电容等)的寄生效应较小、谐振Q值高，从而大幅降低了器件的高频损耗，同时也极大提升了放大器或者前后端模组的效率。
应当理解，上述实施例仅为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。
Claims (10)
1.一种用于射频单芯片集成的图形化氧化夹层布局的SOI晶圆结构，其特征在于包括：依次叠层设置的衬底、第一绝缘层和外延层，其中，所述第一绝缘层的表面具有第一区域以及不同于第一区域的第二区域，所述第一绝缘层的第一区域开设有沿厚度方向贯穿所述第一绝缘层的图形窗口，所述图形窗口内填充有硅层，所述硅层分别与所述外延层、衬底导热连接；以及
源极、漏极、栅极以及与栅极相匹配的场板。
2.根据权利要求1所述的SOI晶圆结构，其特征在于：所述外延层包括SOILDMOS有源区，所述SOILDMOS有源区对应设置在所述第一绝缘层的第一区域，且所述SOILDMOS有源区还与设置在所述图形窗口内的硅层导热连接。
3.根据权利要求2所述的SOI晶圆结构，其特征在于：所述SOILDMOS有源区包括第一阱区和第二阱区，所述第一阱区内形成有第一掺杂区和第二掺杂区，所述第二阱区内形成有第三掺杂区，所述第一掺杂区和第二掺杂区与源极连接，所述第三掺杂区与漏极连接，以及，所述源极还与第一金属极板电连接，所述漏极还与第二金属极板电连接，所述第一金属极板、第二金属极板沿厚度方向设置在外延层上方；
其中，所述第一阱区、第一掺杂区为第一导电类型，所述第二阱区、第二掺杂区和第三掺杂区为第二导电类型；
优选的，所述第一导电类型为P型，所述第二导电类型为N型。
4.根据权利要求3所述的SOI晶圆结构，其特征在于：所述第一掺杂区和第二掺杂区对应设置在所述图形窗口上方，所述第二阱区和第三掺杂区对应设置在所述第一绝缘层第二区域的上方。
5.根据权利要求3所述的SOI晶圆结构，其特征在于：所述栅极和场板设置在所述第一阱区的上方，且所述栅极和场板还对应设置在所述第一绝缘层第二区域的上方；优选的，所述栅极与外延层之间还设置有栅介质层。
6.根据权利要求3所述的SOI晶圆结构，其特征在于：所述第一金属极板经第一电连接结构与衬底连接、经第二电连接结构与所述源极连接，所述第二金属极板经第三电连接结构与漏极连接；
优选的，所述第一电连接结构的一端与第一金属极板连接，另一端沿厚度方向穿过外延层、图形窗口内的硅层并设置在所述衬底内部，或者，所述第一电连接结构的另一端沿厚度方向穿过外延层、图形窗口内的硅层并与所述衬底背对外延层的表面连接；
优选的，所述第一电连接结构包括钨塞或TSV通孔；
优选的，所述衬底为低阻衬底或高阻衬底。
7.根据权利要求2所述的SOI晶圆结构，其特征在于：所述外延层还包括放大器有源区和开关有源区，所述放大器有源区和开关有源区对应设置在所述第一绝缘层的第二区域，且，所述SOILDMOS有源区、放大器有源区和开关有源区之间还设置有隔离层，并经所述隔离层相互隔离；
优选的，所述隔离层包括氧化硅层。
8.根据权利要求2所述的SOI晶圆结构，其特征在于：所述外延层还包括无源器件结构层，所述无源器件结构层设置在第二绝缘层上，所述第二绝缘层设置在第一绝缘层的第二区域，所述无源器件结构层经所述第二绝缘层与有源区电性隔离；
优选的，所述第二绝缘层包括氧化硅层。
9.根据权利要求1或2所述的SOI晶圆结构，其特征在于：所述第一绝缘层的厚度为20nm-4um，所述外延层的厚度为20nm-5um，所述衬底的厚度在500um以内。
10.根据权利要求1或2所述的SOI晶圆结构，其特征在于：所述衬底、硅层以及外延层的材质均为硅；优选的，所述硅层与所述衬底结合为一体；优选的，所述第一绝缘层的材质包括氧化硅。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110477434 | 2021-04-29 | ||
| CN2021104774340 | 2021-04-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN115274850A true CN115274850A (zh) | 2022-11-01 |
Family
ID=79664805
Family Applications (7)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110672374.8A Pending CN115274815A (zh) | 2021-04-29 | 2021-06-17 | 图形化布局的夹层氧化层晶圆及其制作方法 |
| CN202110672386.0A Pending CN115274849A (zh) | 2021-04-29 | 2021-06-17 | Ldmos器件 |
| CN202110672378.6A Active CN115274848B (zh) | 2021-04-29 | 2021-06-17 | 图形化布局夹层氧化层soi的超结ldmos器件 |
| CN202110940172.7A Pending CN115274816A (zh) | 2021-04-29 | 2021-08-16 | 一种高阻衬底tsv接地的超结ldmos器件及其制作方法 |
| CN202111023606.3A Pending CN115274850A (zh) | 2021-04-29 | 2021-09-01 | 用于射频单芯片集成的图形化氧化夹层布局soi晶圆结构 |
| CN202111008265.2A Pending CN115274548A (zh) | 2021-04-29 | 2021-09-01 | Soi晶圆及soi晶圆中tsv的制作方法 |
| CN202122099659.5U Active CN215418189U (zh) | 2021-04-29 | 2021-09-01 | 图形化soi ldmos器件结构 |
Family Applications Before (4)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110672374.8A Pending CN115274815A (zh) | 2021-04-29 | 2021-06-17 | 图形化布局的夹层氧化层晶圆及其制作方法 |
| CN202110672386.0A Pending CN115274849A (zh) | 2021-04-29 | 2021-06-17 | Ldmos器件 |
| CN202110672378.6A Active CN115274848B (zh) | 2021-04-29 | 2021-06-17 | 图形化布局夹层氧化层soi的超结ldmos器件 |
| CN202110940172.7A Pending CN115274816A (zh) | 2021-04-29 | 2021-08-16 | 一种高阻衬底tsv接地的超结ldmos器件及其制作方法 |
Family Applications After (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111008265.2A Pending CN115274548A (zh) | 2021-04-29 | 2021-09-01 | Soi晶圆及soi晶圆中tsv的制作方法 |
| CN202122099659.5U Active CN215418189U (zh) | 2021-04-29 | 2021-09-01 | 图形化soi ldmos器件结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (7) | CN115274815A (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116153979B (zh) * | 2022-12-28 | 2023-11-03 | 苏州华太电子技术股份有限公司 | Ldmos终端结构以及ldmos终端结构的制作方法 |
| CN116995100B (zh) * | 2023-09-28 | 2024-01-23 | 粤芯半导体技术股份有限公司 | 半导体器件及其制造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4618629B2 (ja) * | 2004-04-21 | 2011-01-26 | 三菱電機株式会社 | 誘電体分離型半導体装置 |
| US7791161B2 (en) * | 2005-08-25 | 2010-09-07 | Freescale Semiconductor, Inc. | Semiconductor devices employing poly-filled trenches |
| TWI455311B (zh) * | 2010-05-11 | 2014-10-01 | Sinopower Semiconductor Inc | 橫向擴散金屬氧化物半導體元件 |
| JP2014045123A (ja) * | 2012-08-28 | 2014-03-13 | Renesas Electronics Corp | 半導体装置の製造方法 |
| US10002961B2 (en) * | 2013-06-14 | 2018-06-19 | Fuji Electric Co., Ltd. | Semiconductor device suppressing current leakage in a bootstrap diode |
| CN111755523A (zh) * | 2020-07-09 | 2020-10-09 | 重庆邮电大学 | 一种具有低阻n型电子通道的超结soi-ldmos器件 |
-
2021
- 2021-06-17 CN CN202110672374.8A patent/CN115274815A/zh active Pending
- 2021-06-17 CN CN202110672386.0A patent/CN115274849A/zh active Pending
- 2021-06-17 CN CN202110672378.6A patent/CN115274848B/zh active Active
- 2021-08-16 CN CN202110940172.7A patent/CN115274816A/zh active Pending
- 2021-09-01 CN CN202111023606.3A patent/CN115274850A/zh active Pending
- 2021-09-01 CN CN202111008265.2A patent/CN115274548A/zh active Pending
- 2021-09-01 CN CN202122099659.5U patent/CN215418189U/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN115274848A (zh) | 2022-11-01 |
| CN115274848B (zh) | 2023-10-31 |
| CN115274816A (zh) | 2022-11-01 |
| CN215418189U (zh) | 2022-01-04 |
| CN115274849A (zh) | 2022-11-01 |
| CN115274548A (zh) | 2022-11-01 |
| CN115274815A (zh) | 2022-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10079230B2 (en) | Double-sided vertical semiconductor device with thinned substrate | |
| US9466536B2 (en) | Semiconductor-on-insulator integrated circuit with back side gate | |
| US9331098B2 (en) | Semiconductor-on-insulator integrated circuit with reduced off-state capacitance | |
| US8940606B2 (en) | Method for fabricating trench type power transistor device | |
| KR100854440B1 (ko) | 반도체 집적회로 | |
| US6188122B1 (en) | Buried capacitor for silicon-on-insulator structure | |
| TW201511293A (zh) | 帶有集成肖特基二極體的mosfet | |
| CN215418189U (zh) | 图形化soi ldmos器件结构 | |
| US9780164B2 (en) | Silicon-on-insulator radio frequency device and silicon-on-insulator substrate | |
| US9450074B1 (en) | LDMOS with field plate connected to gate | |
| IE53914B1 (en) | Semiconductor device and method of manufacturing the same | |
| CN101901751B (zh) | 半导体元件及其制造方法 | |
| CN109560065B (zh) | 一种带体接触的半导体器件结构和形成方法 | |
| US20220157972A1 (en) | Fin-based laterally-diffused metal-oxide semiconductor field effect transistor | |
| CN104425344A (zh) | 半导体结构及其形成方法 | |
| CN109616472B (zh) | 一种半导体器件结构和形成方法 | |
| CN116435338B (zh) | 一种半导体器件及电子装置 | |
| JP3168979B2 (ja) | 半導体装置及びその製造方法 | |
| KR102544806B1 (ko) | 트랜지스터 구조 및 관련 인버터 | |
| CN221407316U (zh) | 一种低寄生电容的sgt器件 | |
| CN109545785B (zh) | 一种半导体器件结构和制备方法 | |
| RU2810689C1 (ru) | Полупроводниковая структура и способ ее изготовления | |
| US20230268405A1 (en) | Trench power semiconductor device | |
| CN112687689A (zh) | 一种fd cmos结构及其制备方法 | |
| CN115775796A (zh) | 静电释放防护器件及其制造方法、半导体器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |