KR20210154227A - 내부-급전 핑거들을 갖는 고전력 트랜지스터 - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims abstract description 86
- 238000002955 isolation Methods 0.000 claims description 152
- 239000000463 material Substances 0.000 claims description 108
- 238000000034 method Methods 0.000 claims description 26
- 230000008878 coupling Effects 0.000 claims description 21
- 238000010168 coupling process Methods 0.000 claims description 21
- 238000005859 coupling reaction Methods 0.000 claims description 21
- 239000010410 layer Substances 0.000 description 70
- 229910052751 metal Inorganic materials 0.000 description 32
- 239000002184 metal Substances 0.000 description 32
- 239000000758 substrate Substances 0.000 description 31
- 230000004888 barrier function Effects 0.000 description 11
- 239000004020 conductor Substances 0.000 description 11
- 239000010949 copper Substances 0.000 description 11
- 239000010931 gold Substances 0.000 description 11
- -1 for example Substances 0.000 description 10
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 9
- 229910052802 copper Inorganic materials 0.000 description 9
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 9
- 229910052737 gold Inorganic materials 0.000 description 9
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 8
- 239000003989 dielectric material Substances 0.000 description 8
- 229910002601 GaN Inorganic materials 0.000 description 7
- 239000002131 composite material Substances 0.000 description 7
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- 229910010271 silicon carbide Inorganic materials 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- 238000010276 construction Methods 0.000 description 4
- 150000002739 metals Chemical class 0.000 description 4
- 239000010948 rhodium Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 230000003321 amplification Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000000696 magnetic material Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000010363 phase shift Effects 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- RNQKDQAVIXDKAG-UHFFFAOYSA-N aluminum gallium Chemical compound [Al].[Ga] RNQKDQAVIXDKAG-UHFFFAOYSA-N 0.000 description 2
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 2
- 229910003460 diamond Inorganic materials 0.000 description 2
- 239000010432 diamond Substances 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 229910052741 iridium Inorganic materials 0.000 description 2
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000001902 propagating effect Effects 0.000 description 2
- 230000003252 repetitive effect Effects 0.000 description 2
- 229910052703 rhodium Inorganic materials 0.000 description 2
- MHOVAHRLVXNVSD-UHFFFAOYSA-N rhodium atom Chemical compound [Rh] MHOVAHRLVXNVSD-UHFFFAOYSA-N 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 230000011218 segmentation Effects 0.000 description 2
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910002704 AlGaN Inorganic materials 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000012512 characterization method Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 230000005533 two-dimensional electron gas Effects 0.000 description 1
- 239000002023 wood Substances 0.000 description 1
- 229910000859 α-Fe Inorganic materials 0.000 description 1
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Abstract
트랜지스터 디바이스는, 반도체 구조 상에서 연장되는 게이트 핑거 및 드레인 핑거, 게이트 핑거에 결합되는 게이트 접합 패드, 및 드레인 핑거에 결합되는 드레인 접합 패드를 포함한다. 게이트 접합 패드는 게이트 핑거 상에서 연장되고/거나 드레인 접합 패드는 드레인 핑거 상에서 연장된다.
Description
관련 출원에 대한 상호-참조
본 출원은, 2019년 4월 24일자로 출원된 미국 특허 출원 일련번호 제16/393,280호를 우선권으로 주장하며, 상기 출원의 전체 내용은 인용에 의해 본원에 포함된다.
본원에서 설명된 발명의 개념들은 마이크로전자 디바이스들에 관한 것으로, 더 상세하게는, 단위 셀-기반 구조들을 갖는 고전력 고주파수 트랜지스터들에 관한 것이다.
무선 주파수(500 MHz), S-대역(3 GHz), 및 X-대역(10 GHz)과 같은 고주파수들에서 동작하면서 고전력 처리 능력을 요구하는 전기 회로들이 최근에 더 널리 보급되고 있다. 고전력 고주파수 회로들의 증가 때문에, 더 높은 전력 부하들을 여전히 처리할 수 있으면서 무선 및 마이크로파 주파수들에서 신뢰가능하게 동작할 수 있는 트랜지스터들에 대한 요구가 대응하게 증가해 왔다.
증가된 출력 전력을 제공하기 위해, 더 큰 게이트 주변부들을 갖는 트랜지스터들이 개발되었다. 트랜지스터의 유효 게이트 주변부를 증가시키기 위한 하나의 기법은, 단위 셀 구성으로 병렬로 연결되는 복수의 트랜지스터 셀들을 제공하는 것이다. 예컨대, 고전력 트랜지스터는, 도 1에 예시된 바와 같이, 개개의 세장형 소스 및 드레인 접촉부들 사이에서 평행하게 연장되는 복수의 게이트 핑거들을 포함할 수 있다.
특히, 도 1은, 반도체 기판(20) 상에 게이트 패드(12) 및 드레인 패드(32)를 포함하는 종래의 반도체 트랜지스터 디바이스(10)의 금속 레이아웃을 예시한다. 도 1은 디바이스의 평면도(즉, 위에서 디바이스를 내려다본 것)이다. 도 1에 도시된 바와 같이, 종래의 반도체 트랜지스터 디바이스(10)에서, 게이트 패드(12)는, 게이트 버스(14)에 의해, 제1 방향(예컨대, 도 1에 표시된 Y 방향)을 따라 서로 이격되고 제1 방향과 교차하는 제2 방향(예컨대, 도 1에 표시된 X 방향)으로 연장되는 복수의 평행 게이트 핑거들(16)에 연결된다. 드레인 패드(32)는, 드레인 버스(34)를 통해 복수의 드레인 접촉부들(36)에 연결된다. 게다가, 소스 접촉부들(26)이 또한 반도체 트랜지스터 디바이스(10) 상에 위치될 수 있다. 각각의 게이트 핑거(16)는 한 쌍의 인접한 소스 및 드레인 접촉부들(26, 36) 사이에서 X 방향을 따라 이어진다. 반도체 트랜지스터 디바이스(10)의 단위 셀은 박스(40)에 예시되어 있고, 인접한 소스 및 드레인 접촉부들(26, 36) 사이에서 연장되는 게이트 핑거(16)를 포함한다. "게이트 길이"는 Y 방향에서의 게이트 금속화의 거리를 지칭하는 한편, "게이트 폭"은 X 방향에서 소스 및 드레인 접촉부들(26, 36)이 중첩되는 거리이다. 즉, 게이트 핑거(16)의 "폭"은, 인접한 소스/드레인 접촉부들(26, 36)에 평행하게 연장되는 게이트 핑거(16)의 치수(X 방향을 따른 거리)를 지칭한다. 디바이스의 게이트 주변부는, 반도체 트랜지스터 디바이스(10)의 각각의 게이트 핑거(16)에 대한 게이트 폭들의 합을 지칭한다.
단위 셀들을 부가하는 것 외에도, 게이트 핑거들을 더 넓게(즉, X 방향으로 더 길게) 만듦으로써 다중-셀 트랜지스터 디바이스의 게이트 주변부가 증가될 수 있다. 그러나, 디바이스의 게이트 핑거들이 더 넓어짐에 따라, 디바이스의 고주파수 성능이 악영향을 받을 수 있다. 게다가, 게이트 핑거들을 더 넓게 만든다는 것은 전형적으로, 게이트 핑거들이 증가된 전류 수준들을 처리해야 한다는 것을 의미하며, 이는, 게이트 핑거 금속화의 전자 이동을 야기할 수 있다.
본 발명의 일부 실시예들에 따르면, 반도체 구조 상에서 연장되는 게이트 핑거 및 드레인 핑거, 게이트 핑거에 결합되는 게이트 접합 패드, 및 드레인 핑거에 결합되는 드레인 접합 패드를 포함하는 트랜지스터 디바이스들이 제공되며, 여기서, 게이트 접합 패드는 게이트 핑거 상에서 연장되고/거나 드레인 접합 패드는 드레인 핑거 상에서 연장된다.
일부 실시예들에서, 트랜지스터 디바이스는, 게이트 접합 패드와 드레인 접합 패드 사이의 영역 상에 배열되는 격리 물질을 더 포함한다.
일부 실시예들에서, 격리 물질은, 전도성 격리 물질, 자기 격리 물질, 또는 손실성 유전체 격리 물질이다.
일부 실시예들에서, 격리 물질은 복수의 제3 접합 와이어들을 포함한다.
일부 실시예들에서, 트랜지스터 디바이스는, 게이트 접합 패드에 결합되는 입력 접합 와이어, 및 드레인 접합 패드에 결합되는 출력 접합 와이어를 더 포함하며, 여기서, 격리 물질은 물리적으로 입력 접합 와이어와 출력 접합 와이어 사이에 있다.
일부 실시예들에서, 게이트 접합 패드는 드레인 핑거 및 게이트 핑거 상에서 연장된다.
일부 실시예들에서, 트랜지스터 디바이스는 게이트 핑거에 결합되는 게이트 상호연결부를 더 포함하며, 여기서, 게이트 접합 패드는 게이트 상호연결부의 내부 위치에서 게이트 상호연결부에 결합된다.
일부 실시예들에서, 게이트 상호연결부의 내부 위치는, 게이트 상호연결부의 제1 단부와 제2 단부 사이의 거리의 1/3과 2/3 사이에 있다.
일부 실시예들에서, 게이트 상호연결부의 내부 위치는, 게이트 상호연결부의 제1 단부와 제2 단부 사이의 중간 지점에 있다.
일부 실시예들에서, 게이트 접합 패드는, 다중-세그먼트 전도성 비아에 의해 게이트 상호연결부에 결합된다.
일부 실시예들에서, 게이트 핑거 및 드레인 핑거는 제1 방향으로 연장되고, 게이트 접합 패드 및 드레인 접합 패드는 제1 방향과 교차하는 제2 방향으로 연장된다.
일부 실시예들에서, 트랜지스터 디바이스는, 게이트 접합 패드와 게이트 핑거 사이에 필드 플레이트를 더 포함한다.
본 발명의 추가적인 실시예들에 따르면, 게이트 핑거 및 드레인 핑거, 게이트 핑거에 결합되는 게이트 상호연결부, 드레인 핑거에 결합되는 드레인 상호연결부, 게이트 상호연결부의 내부 위치에서 게이트 상호연결부에 결합되는 게이트 접합 패드, 및 드레인 상호연결부의 내부 위치에서 드레인 상호연결부에 결합되는 드레인 접합 패드를 포함하는 트랜지스터 디바이스들이 제공되며, 여기서, 게이트 접합 패드는 게이트 핑거 상에서 연장되고/거나 드레인 접합 패드는 드레인 핑거 상에서 연장된다.
일부 실시예들에서, 트랜지스터 디바이스는, 게이트 접합 패드에 결합되는 입력 접합 와이어, 드레인 접합 패드에 결합되는 출력 접합 와이어, 및 물리적으로 입력 접합 와이어와 출력 접합 와이어 사이에 있는 격리 물질을 더 포함한다.
일부 실시예들에서, 격리 물질은, 입력 접합 와이어와 출력 접합 와이어 사이의 결합을 감소시키도록 구성되는, 전도성 격리 물질, 자기 격리 물질, 또는 손실성 유전체 격리 물질이다.
일부 실시예들에서, 격리 물질은 복수의 제3 접합 와이어들을 포함한다.
일부 실시예들에서, 게이트 접합 패드는 드레인 핑거 및 게이트 핑거 상에서 연장된다.
일부 실시예들에서, 트랜지스터 디바이스는, 게이트 접합 패드와 게이트 핑거 사이에 필드 플레이트를 더 포함한다.
본 발명의 추가적인 실시예들에 따르면, 제1 방향으로 연장되는 게이트 핑거 및 드레인 핑거, 제1 방향과 교차하는 제2 방향으로 연장되고 입력 접합 와이어가 결합되는 게이트 접합 패드, 및 제2 방향으로 연장되고 출력 접합 와이어가 결합되는 드레인 접합 패드를 포함하는 트랜지스터 디바이스들이 제공되며, 여기서, 게이트 접합 패드는 게이트 핑거 상에서 연장되고/거나 드레인 접합 패드는 드레인 핑거 상에서 연장된다.
일부 실시예들에서, 트랜지스터 디바이스는, 입력 접합 와이어와 출력 접합 와이어 사이에 격리 물질을 더 포함한다.
일부 실시예들에서, 격리 물질은, 입력 접합 와이어와 출력 접합 와이어 사이에서 제2 방향으로 연장된다.
일부 실시예들에서, 트랜지스터 디바이스는 게이트 핑거에 결합되는 게이트 상호연결부를 더 포함하며, 여기서, 게이트 접합 패드는 게이트 상호연결부의 내부 위치에서 게이트 상호연결부에 결합된다.
본 발명의 추가적인 이해를 제공하기 위해 포함되고 본 출원에 포함되어 본 출원의 일부를 구성하는 첨부된 도면들은 본 발명의 특정 실시예(들)를 예시한다. 도면들에서:
도 1은 종래의 다중-셀 트랜지스터의 금속 레이아웃의 평면도이다.
도 2a는 게이트 및 드레인 러너들을 활용하는 다중-셀 트랜지스터의 실시예들을 예시하는 평면도이다. 도 2b는 선(A-A')을 따라 취해진 도 2a의 단면이다. 도 2c는 선(B-B')을 따라 취해진 도 2a의 단면이다.
도 3a는 종래의 측방향 확산 금속 산화물 반도체(LDMOS) 트랜지스터 디바이스의 단위 셀의 단면이다. 도 3b는 최하부 소스 단자를 활용하는 종래의 LDMOS 트랜지스터 디바이스의 단위 셀의 단면이다. 도 3c는 종래의 고 전자 이동도 트랜지스터(HEMT) 셀의 단면이다.
도 4는, 게이트 핑거들의 수가 증가된 트랜지스터 디바이스를 예시하는 평면도이다.
도 5a는, 게이트 핑거들의 폭이 증가된 트랜지스터 디바이스를 예시하는 평면도이다. 도 5b는 선(A-A')을 따라 취해진 도 5a의 단면이다. 도 5c는 선(B-B')을 따라 취해진 도 5a의 단면이다.
도 6a는 본 발명의 일부 실시예들에 따른, 게이트 핑거들의 폭이 증가된 트랜지스터 디바이스를 예시하는 평면도이다. 도 6b는 본 발명의 일부 실시예들에 따른, 선(A-A')을 따라 취해진 도 6a의 단면이다. 도 6c는 본 발명의 일부 실시예들에 따른, 선(B-B')을 따라 취해진 도 6a의 단면이다.
도 7 및 도 8은 도 6a의 선(A-A')을 따라 취해진 본 발명의 부가적인 실시예들을 예시한다.
도 9a는, 개재 상호연결부 없이 게이트 및 드레인 핑거들이 내부 위치들에서 급전(feed)되는 트랜지스터 디바이스를 예시하는 평면도이다. 도 9b는 본 발명의 일부 실시예들에 따른, 선(A-A')을 따라 취해진 도 9a의 단면이다. 도 9c는 본 발명의 일부 실시예들에 따른, 선(B-B')을 따라 취해진 도 9a의 단면이다.
도 10은 게이트 매니폴드 및 드레인 매니폴드에 각각 결합되는 게이트 접합 패드 및 드레인 접합 패드의 평면도이다.
도 11은 본 발명의 일부 실시예들에 따른, 다수의 게이트 러너들이 활용되는 트랜지스터 디바이스를 예시하는 단면이다.
도 12a는 본 발명의 일부 실시예들에 따른, 게이트 핑거들의 폭이 증가되고 게이트 접합 패드가 게이트 핑거들 상에 제공되는 트랜지스터 디바이스를 예시하는 평면도이다. 도 12b는 본 발명의 일부 실시예들에 따른, 선(C-C')을 따라 취해진 도 12a의 단면이다. 도 12c는 본 발명의 일부 실시예들에 따른, 선(D-D')을 따라 취해진 도 12a의 단면이다.
도 12d 및 도 12e는 본 발명의 일부 실시예들에 따른, 게이트 핑거가 가장자리-급전되는, 선들(C-C' 및 D-D')을 따라 각각 취해진 도 12a의 다른 예시적인 실시예의 단면을 예시한다. 도 12f 및 도 12g는 본 발명의 일부 실시예들에 따른, 드레인 핑거가 가장자리-급전되는, 선들(C-C' 및 D-D')을 따라 각각 취해진 도 12a의 다른 예시적인 실시예의 단면을 예시한다.
도 13a는, 입력 접합 와이어들과 출력 접합 와이어들 사이의 결합의 효과를 감소시키기 위해 격리 물질을 활용하는 본 발명에 따른 패키징된 트랜지스터 디바이스의 사시도이다. 도 13b는, 도 13a의 실시예에 예시된 격리 물질을 포함하는, 선(E-E')을 따라 취해진 패키징된 트랜지스터 디바이스의 개략적인 단면도이다.
도 14a는 본 발명의 추가적인 실시예들에 따른 격리 물질을 예시하는 개략적인 단면도이다. 도 14b는 본 발명의 추가적인 실시예들에 따른, 트랜지스터 다이가 트랜지스터 다이의 최상부 표면 상에 접지 패드들을 갖는 실시예를 예시한다.
도 15a는 본 발명의 일부 실시예들에 따른, 격리 접합 와이어들을 포함하는 격리 물질의 구성을 예시하는 단면도이다. 도 15b는 본 발명의 추가적인 실시예들에 따른, 복수의 격리 접합 와이어들이 하나 이상의 접지 패드에 연결되는 실시예를 예시한다.
도 16a는 본 발명의 추가적인 실시예들에 따른, 격리 접합 와이어들을 포함하는 격리 물질의 구성을 예시하는 단면도이다. 도 16b는 본 발명의 추가적인 실시예들에 따른, 복수의 격리 접합 와이어들이 하나 이상의 접지 패드에 연결되는 실시예를 예시한다.
도 17a는 본 발명의 일부 실시예들에 따른, 게이트 핑거들의 폭이 증가되고 게이트 접합 패드가 다중-세그먼트 전도성 비아를 통해 게이트 핑거들 상에 제공되는 트랜지스터 디바이스를 예시하는 평면도이다. 도 17b는 본 발명의 일부 실시예들에 따른, 선(F-F')을 따라 취해진 도 17a의 단면이다. 도 17c는 본 발명의 일부 실시예들에 따른, 선(G-G')을 따라 취해진 도 17a의 단면이다.
도 17d 및 도 17e는 본 발명의 일부 실시예들에 따른, 게이트 핑거가 가장자리-급전되는, 선들(F-F' 및 G-G')을 따라 각각 취해진 다중-세그먼트 전도성 게이트 비아를 포함하는 도 17a의 다른 예시적인 실시예의 단면을 예시한다. 도 17f 및 도 17g는 본 발명의 일부 실시예들에 따른, 드레인 핑거가 가장자리-급전되는, 선들(F-F' 및 G-G')을 따라 각각 취해진 다중-세그먼트 전도성 드레인 비아를 포함하는 도 17a의 다른 예시적인 실시예의 단면을 예시한다.
도 18a는 본 발명의 일부 실시예들에 따른, 게이트 접합 패드가 게이트 및 드레인 핑거들 상에서 연장되고 드레인 접합 패드가 게이트 및 드레인 핑거들 상에서 연장되지 않는 트랜지스터 디바이스를 예시하는 평면도이다. 도 18b는 본 발명의 일부 실시예들에 따른, 선(H-H')을 따라 취해진 도 18a의 단면이다. 도 18c는 본 발명의 일부 실시예들에 따른, 선(I-I')을 따라 취해진 도 18a의 단면이다.
도 19a는 본 발명의 일부 실시예들에 따른, 게이트 접합 패드가 다중-세그먼트 전도성 비아를 통해 게이트 및 드레인 핑거들 상에 제공되고 드레인 접합 패드가 게이트 및 드레인 핑거들 상에서 연장되지 않는 트랜지스터 디바이스를 예시하는 평면도이다. 도 19b는 본 발명의 일부 실시예들에 따른, 선(J-J')을 따라 취해진 도 19a의 단면이다. 도 19c는 본 발명의 일부 실시예들에 따른, 선(K-K')을 따라 취해진 도 19a의 단면이다.
도 20a는 본 발명의 일부 실시예들에 따른, 게이트 접합 패드(1220)가 게이트 및 드레인 핑거들 상에서 연장되지 않고 드레인 접합 패드가 게이트 및 드레인 핑거들 상에서 연장되는 트랜지스터 디바이스를 예시하는 평면도이다. 도 20b는 본 발명의 일부 실시예들에 따른, 선(L-L')을 따라 취해진 도 20a의 단면이다. 도 20c는 본 발명의 일부 실시예들에 따른, 선(M-M')을 따라 취해진 도 20a의 단면이다.
도 21a는 본 발명의 일부 실시예들에 따른, 게이트 접합 패드가 게이트 및 드레인 핑거들 상에서 연장되지 않고 드레인 접합 패드가 다중-세그먼트 전도성 비아를 통해 게이트 및 드레인 핑거들 상에서 연장되는 트랜지스터 디바이스를 예시하는 평면도이다. 도 21b는 본 발명의 일부 실시예들에 따른, 선(N-N')을 따라 취해진 도 21a의 단면이다. 도 21c는 본 발명의 일부 실시예들에 따른, 선(O-O')을 따라 취해진 도 21a의 단면이다.
도 22a는 본 발명의 일부 실시예들에 따른, 게이트 접합 패드 및 드레인 접합 패드 둘 모두가 세그먼트화되는 트랜지스터 디바이스를 예시하는 평면도이다. 도 22b는 본 발명의 일부 실시예들에 따른, 선(P-P')을 따라 취해진 도 22a의 단면이다. 도 22c는 본 발명의 일부 실시예들에 따른, 선(Q-Q')을 따라 취해진 도 22a의 단면이다.
도 23a는 본 발명의 일부 실시예들에 따른, 게이트 접합 패드 및 드레인 접합 패드 둘 모두가 세그먼트화되고 다중-세그먼트 전도성 비아들을 활용하는 트랜지스터 디바이스를 예시하는 평면도이다. 도 23b는 본 발명의 일부 실시예들에 따른, 선(R-R')을 따라 취해진 도 23a의 단면이다. 도 23c는 본 발명의 일부 실시예들에 따른, 선(S-S')을 따라 취해진 도 23a의 단면이다.
도 24a 내지 도 24d는 본 발명의 일부 실시예들에 따른, 상호연결부의 사용 없이 접합 패드들과 게이트/드레인 핑거들 사이에 연결들을 제공하는 트랜지스터 디바이스 실시예들을 예시한다.
도 25a는 필드 플레이트들을 포함하는, 본 발명의 일부 실시예들에 따른 트랜지스터 디바이스를 예시하는 평면도이다. 도 25b는 본 발명의 일부 실시예들에 따른, 선(T-T')을 따라 취해진 도 25a의 단면이다. 도 25c는 본 발명의 일부 실시예들에 따른, 선(U-U')을 따라 취해진 도 25a의 단면이다.
도 1은 종래의 다중-셀 트랜지스터의 금속 레이아웃의 평면도이다.
도 2a는 게이트 및 드레인 러너들을 활용하는 다중-셀 트랜지스터의 실시예들을 예시하는 평면도이다. 도 2b는 선(A-A')을 따라 취해진 도 2a의 단면이다. 도 2c는 선(B-B')을 따라 취해진 도 2a의 단면이다.
도 3a는 종래의 측방향 확산 금속 산화물 반도체(LDMOS) 트랜지스터 디바이스의 단위 셀의 단면이다. 도 3b는 최하부 소스 단자를 활용하는 종래의 LDMOS 트랜지스터 디바이스의 단위 셀의 단면이다. 도 3c는 종래의 고 전자 이동도 트랜지스터(HEMT) 셀의 단면이다.
도 4는, 게이트 핑거들의 수가 증가된 트랜지스터 디바이스를 예시하는 평면도이다.
도 5a는, 게이트 핑거들의 폭이 증가된 트랜지스터 디바이스를 예시하는 평면도이다. 도 5b는 선(A-A')을 따라 취해진 도 5a의 단면이다. 도 5c는 선(B-B')을 따라 취해진 도 5a의 단면이다.
도 6a는 본 발명의 일부 실시예들에 따른, 게이트 핑거들의 폭이 증가된 트랜지스터 디바이스를 예시하는 평면도이다. 도 6b는 본 발명의 일부 실시예들에 따른, 선(A-A')을 따라 취해진 도 6a의 단면이다. 도 6c는 본 발명의 일부 실시예들에 따른, 선(B-B')을 따라 취해진 도 6a의 단면이다.
도 7 및 도 8은 도 6a의 선(A-A')을 따라 취해진 본 발명의 부가적인 실시예들을 예시한다.
도 9a는, 개재 상호연결부 없이 게이트 및 드레인 핑거들이 내부 위치들에서 급전(feed)되는 트랜지스터 디바이스를 예시하는 평면도이다. 도 9b는 본 발명의 일부 실시예들에 따른, 선(A-A')을 따라 취해진 도 9a의 단면이다. 도 9c는 본 발명의 일부 실시예들에 따른, 선(B-B')을 따라 취해진 도 9a의 단면이다.
도 10은 게이트 매니폴드 및 드레인 매니폴드에 각각 결합되는 게이트 접합 패드 및 드레인 접합 패드의 평면도이다.
도 11은 본 발명의 일부 실시예들에 따른, 다수의 게이트 러너들이 활용되는 트랜지스터 디바이스를 예시하는 단면이다.
도 12a는 본 발명의 일부 실시예들에 따른, 게이트 핑거들의 폭이 증가되고 게이트 접합 패드가 게이트 핑거들 상에 제공되는 트랜지스터 디바이스를 예시하는 평면도이다. 도 12b는 본 발명의 일부 실시예들에 따른, 선(C-C')을 따라 취해진 도 12a의 단면이다. 도 12c는 본 발명의 일부 실시예들에 따른, 선(D-D')을 따라 취해진 도 12a의 단면이다.
도 12d 및 도 12e는 본 발명의 일부 실시예들에 따른, 게이트 핑거가 가장자리-급전되는, 선들(C-C' 및 D-D')을 따라 각각 취해진 도 12a의 다른 예시적인 실시예의 단면을 예시한다. 도 12f 및 도 12g는 본 발명의 일부 실시예들에 따른, 드레인 핑거가 가장자리-급전되는, 선들(C-C' 및 D-D')을 따라 각각 취해진 도 12a의 다른 예시적인 실시예의 단면을 예시한다.
도 13a는, 입력 접합 와이어들과 출력 접합 와이어들 사이의 결합의 효과를 감소시키기 위해 격리 물질을 활용하는 본 발명에 따른 패키징된 트랜지스터 디바이스의 사시도이다. 도 13b는, 도 13a의 실시예에 예시된 격리 물질을 포함하는, 선(E-E')을 따라 취해진 패키징된 트랜지스터 디바이스의 개략적인 단면도이다.
도 14a는 본 발명의 추가적인 실시예들에 따른 격리 물질을 예시하는 개략적인 단면도이다. 도 14b는 본 발명의 추가적인 실시예들에 따른, 트랜지스터 다이가 트랜지스터 다이의 최상부 표면 상에 접지 패드들을 갖는 실시예를 예시한다.
도 15a는 본 발명의 일부 실시예들에 따른, 격리 접합 와이어들을 포함하는 격리 물질의 구성을 예시하는 단면도이다. 도 15b는 본 발명의 추가적인 실시예들에 따른, 복수의 격리 접합 와이어들이 하나 이상의 접지 패드에 연결되는 실시예를 예시한다.
도 16a는 본 발명의 추가적인 실시예들에 따른, 격리 접합 와이어들을 포함하는 격리 물질의 구성을 예시하는 단면도이다. 도 16b는 본 발명의 추가적인 실시예들에 따른, 복수의 격리 접합 와이어들이 하나 이상의 접지 패드에 연결되는 실시예를 예시한다.
도 17a는 본 발명의 일부 실시예들에 따른, 게이트 핑거들의 폭이 증가되고 게이트 접합 패드가 다중-세그먼트 전도성 비아를 통해 게이트 핑거들 상에 제공되는 트랜지스터 디바이스를 예시하는 평면도이다. 도 17b는 본 발명의 일부 실시예들에 따른, 선(F-F')을 따라 취해진 도 17a의 단면이다. 도 17c는 본 발명의 일부 실시예들에 따른, 선(G-G')을 따라 취해진 도 17a의 단면이다.
도 17d 및 도 17e는 본 발명의 일부 실시예들에 따른, 게이트 핑거가 가장자리-급전되는, 선들(F-F' 및 G-G')을 따라 각각 취해진 다중-세그먼트 전도성 게이트 비아를 포함하는 도 17a의 다른 예시적인 실시예의 단면을 예시한다. 도 17f 및 도 17g는 본 발명의 일부 실시예들에 따른, 드레인 핑거가 가장자리-급전되는, 선들(F-F' 및 G-G')을 따라 각각 취해진 다중-세그먼트 전도성 드레인 비아를 포함하는 도 17a의 다른 예시적인 실시예의 단면을 예시한다.
도 18a는 본 발명의 일부 실시예들에 따른, 게이트 접합 패드가 게이트 및 드레인 핑거들 상에서 연장되고 드레인 접합 패드가 게이트 및 드레인 핑거들 상에서 연장되지 않는 트랜지스터 디바이스를 예시하는 평면도이다. 도 18b는 본 발명의 일부 실시예들에 따른, 선(H-H')을 따라 취해진 도 18a의 단면이다. 도 18c는 본 발명의 일부 실시예들에 따른, 선(I-I')을 따라 취해진 도 18a의 단면이다.
도 19a는 본 발명의 일부 실시예들에 따른, 게이트 접합 패드가 다중-세그먼트 전도성 비아를 통해 게이트 및 드레인 핑거들 상에 제공되고 드레인 접합 패드가 게이트 및 드레인 핑거들 상에서 연장되지 않는 트랜지스터 디바이스를 예시하는 평면도이다. 도 19b는 본 발명의 일부 실시예들에 따른, 선(J-J')을 따라 취해진 도 19a의 단면이다. 도 19c는 본 발명의 일부 실시예들에 따른, 선(K-K')을 따라 취해진 도 19a의 단면이다.
도 20a는 본 발명의 일부 실시예들에 따른, 게이트 접합 패드(1220)가 게이트 및 드레인 핑거들 상에서 연장되지 않고 드레인 접합 패드가 게이트 및 드레인 핑거들 상에서 연장되는 트랜지스터 디바이스를 예시하는 평면도이다. 도 20b는 본 발명의 일부 실시예들에 따른, 선(L-L')을 따라 취해진 도 20a의 단면이다. 도 20c는 본 발명의 일부 실시예들에 따른, 선(M-M')을 따라 취해진 도 20a의 단면이다.
도 21a는 본 발명의 일부 실시예들에 따른, 게이트 접합 패드가 게이트 및 드레인 핑거들 상에서 연장되지 않고 드레인 접합 패드가 다중-세그먼트 전도성 비아를 통해 게이트 및 드레인 핑거들 상에서 연장되는 트랜지스터 디바이스를 예시하는 평면도이다. 도 21b는 본 발명의 일부 실시예들에 따른, 선(N-N')을 따라 취해진 도 21a의 단면이다. 도 21c는 본 발명의 일부 실시예들에 따른, 선(O-O')을 따라 취해진 도 21a의 단면이다.
도 22a는 본 발명의 일부 실시예들에 따른, 게이트 접합 패드 및 드레인 접합 패드 둘 모두가 세그먼트화되는 트랜지스터 디바이스를 예시하는 평면도이다. 도 22b는 본 발명의 일부 실시예들에 따른, 선(P-P')을 따라 취해진 도 22a의 단면이다. 도 22c는 본 발명의 일부 실시예들에 따른, 선(Q-Q')을 따라 취해진 도 22a의 단면이다.
도 23a는 본 발명의 일부 실시예들에 따른, 게이트 접합 패드 및 드레인 접합 패드 둘 모두가 세그먼트화되고 다중-세그먼트 전도성 비아들을 활용하는 트랜지스터 디바이스를 예시하는 평면도이다. 도 23b는 본 발명의 일부 실시예들에 따른, 선(R-R')을 따라 취해진 도 23a의 단면이다. 도 23c는 본 발명의 일부 실시예들에 따른, 선(S-S')을 따라 취해진 도 23a의 단면이다.
도 24a 내지 도 24d는 본 발명의 일부 실시예들에 따른, 상호연결부의 사용 없이 접합 패드들과 게이트/드레인 핑거들 사이에 연결들을 제공하는 트랜지스터 디바이스 실시예들을 예시한다.
도 25a는 필드 플레이트들을 포함하는, 본 발명의 일부 실시예들에 따른 트랜지스터 디바이스를 예시하는 평면도이다. 도 25b는 본 발명의 일부 실시예들에 따른, 선(T-T')을 따라 취해진 도 25a의 단면이다. 도 25c는 본 발명의 일부 실시예들에 따른, 선(U-U')을 따라 취해진 도 25a의 단면이다.
본 발명의 개념들의 실시예들이 첨부된 도면들을 참조하여 이하에서 더 완전히 설명되며, 도면들에서, 본 발명의 실시예들이 도시된다. 그러나, 본 발명의 개념들은 많은 상이한 형태들로 구현될 수 있으며, 본원에 기재된 실시예들로 제한되는 것으로 해석되어서는 안 된다. 오히려, 이러한 실시예들은, 본 개시내용이 철저하고 완전해질 것이고 본 발명의 개념들의 범위를 관련 기술분야의 통상의 기술자들에게 완전히 전달할 것이도록 제공된다. 전반에 걸쳐 유사한 번호들은 유사한 요소들을 지칭한다.
본 발명의 개념들의 실시예들은 큰 유효 게이트 폭들을 갖는 다중-셀 트랜지스터 디바이스들을 제공한다. 게이트 상호연결부의 내부 위치, 이를테면 게이트 상호연결부의 중간지점에서 게이트 핑거들에 게이트 신호를 급전함으로써, 게이트 신호가 긴 게이트 핑거의 전체 길이에 걸쳐 전파되는 것으로 인해 발생할 수 있는 큰 위상 차이들이 감소 및/또는 회피될 수 있다. 일부 실시예들에 따르면, 다중-셀 트랜지스터 디바이스의 더 큰 게이트 폭은 게이트 상호연결부 위에 게이트 러너를 부가함으로써 수용될 수 있으며, 전도성 비아가 게이트 러너를 게이트 상호연결부 상의 내부 위치에 결합한다. 게이트 상호연결부의 내부 위치에 대한 게이트 러너의 연결은, 게이트 핑거를 다수의 세그먼트로 분할하는 역할을 할 수 있다. 그에 따라, 게이트 신호는 게이트 상호연결부의 내부 위치로부터 게이트 상호연결부의 단부들로 이동할 수 있고, 결과적인 전파된 게이트 신호에 위상 차이가 거의 내지 전혀 없이 게이트 핑거에 제공될 수 있다.
게이트 핑거를 세그먼트들로 효과적으로 분할하고 게이트 러너에 의해 게이트 핑거 세그먼트들 각각에 게이트 신호를 분배함으로써, 트랜지스터의 이득 성능이 종래의 디바이스들과 비교하여 증가될 수 있다.
그에 따라, 일부 실시예들에서, 반도체 구조, 반도체 구조 상에서 제1 방향으로 연장되는 복수의 게이트 핑거들, 각각이 반도체 구조 상에서 제1 방향으로 연장되는 제1 단부 및 제2 단부를 갖는 복수의 게이트 상호연결부들, 반도체 구조 상에서 제1 방향으로 연장되는 복수의 게이트 러너들, 및 반도체 구조 상에 있고 게이트 러너들에 연결되는 게이트 매니폴드를 포함하는 트랜지스터들이 제공된다. 각각의 게이트 상호연결부는 복수의 제1 전도성 비아들에 의해 개개의 게이트 핑거에 연결된다. 게이트 상호연결부들은, 게이트 상호연결부들의 개개의 제1 단부들 및 개개의 제2 단부들로부터 멀리 떨어진 게이트 상호연결부들의 내부 위치들에서 개개의 제2 전도성 비아들에 의해 개개의 게이트 러너들에 연결된다. 반도체 구조는, 예컨대, 하나 이상의 반도체 에피택셜 층이 성장된 반도체 또는 비-반도체 기판을 포함할 수 있다. 일부 실시예들에서, 기판은 제거될 수 있다.
일부 실시예들에서, 반도체 구조, 반도체 구조 상에 교번적으로 배열되는 복수의 소스 영역들 및 복수의 드레인 영역들, 복수의 소스 영역들 및 복수의 드레인 영역들 중 인접한 영역들 사이에서 제1 수준에서 각각 연장되는 복수의 게이트 핑거들, 제1 수준보다 높은 제2 수준에서 반도체 구조 위에 있는 반도체 구조 상의 복수의 게이트 상호연결부들, 제2 수준보다 높은 제3 수준에서 반도체 구조 위에 있는 반도체 구조 상의 복수의 게이트 러너들, 및 반도체 구조 상에 있고 게이트 러너들에 연결되는 게이트 매니폴드를 포함하는 트랜지스터들이 제공된다. 게이트 상호연결부들 각각은 복수의 제1 전도성 비아들에 의해 개개의 게이트 핑거에 연결된다. 각각의 게이트 러너는 제2 전도성 비아에 의해 개개의 게이트 상호연결부에 연결되고, 제2 전도성 비아는, 인접한 소스 영역과 중첩되는 게이트 상호연결부 상의 개개의 제1 내부 위치에서 개개의 게이트 상호연결부에 연결된다.
일부 실시예들에서, 반도체 구조, 반도체 구조 상에서 연장되는 복수의 게이트 핑거들, 반도체 구조 상의 복수의 게이트 상호연결부들 ― 복수의 게이트 상호연결부들 각각은 게이트 핑거들의 개개의 게이트 핑거들에 전기적으로 결합되고, 복수의 게이트 상호연결부들의 각각의 게이트 상호연결부는 제1 단부 및 제2 단부를 가짐 ―, 및 반도체 구조 상의 복수의 게이트 러너들을 포함하는 트랜지스터들이 제공된다. 각각의 게이트는 전도성 비아에 의해 적어도 하나의 게이트 상호연결부에 연결된다. 전도성 비아를 통해 적어도 하나의 게이트 상호연결부의 제1 단부에서 수신되는 전류는, 전도성 비아를 통해 적어도 하나의 게이트 상호연결부의 제2 단부에서 수신된 전류와 1 도 미만의 위상 차이를 갖는다.
이제, 본 발명의 실시예들이 도 2a 내지 도 11을 참조하여 더 상세히 설명될 것이다.
배경기술 부분에서 논의된 바와 같이, 트랜지스터의 유효 게이트 주변부를 증가시키기 위한 하나의 기법은, 병렬로 연결되는 복수의 단위 셀 트랜지스터들을 제공하는 것이다. 그러한 복수의 단위 셀 트랜지스터들은, 고주파수 및/또는 고전력을 수반하는 응용들에서 사용될 수 있다. 예컨대, 기지국들은, 셀의 통달범위에 요구되는 높은 출력 전력을 생성하기 위해 신호 증폭의 최종 스테이지에서 RF 전력 증폭기들을 사용할 수 있다. 이러한 RF 전력 증폭기들에서의 중요한 요소뿐만 아니라 유사한 응용들은 증폭 메커니즘을 생성하는 단위 셀 트랜지스터들이다.
도 2a는 게이트 및 드레인 러너들을 활용하는 다중-셀 트랜지스터의 실시예들을 예시하는 평면도이다. 도 2b는 선(A-A')을 따라 취해진 도 2a의 단면이다. 도 2c는 선(B-B')을 따라 취해진 도 2a의 단면이다.
먼저 도 2a를 참조하면, 복수의 트랜지스터 셀들(200)을 포함하는 트랜지스터 디바이스(100)가 예시된다. 트랜지스터 셀(200)의 활성 영역은, 게이트 핑거(210), 드레인 핑거(215), 및 소스 접촉부(205)를 포함할 수 있다. 증폭 동안, 드레인 핑거(215)와 소스 접촉부(205) 사이에 전류가 흐르고, 전류의 양은 게이트 핑거(210)에 인가되는 전압 신호에 의해 조절될 수 있다.
도 2b에 예시된 바와 같이, 게이트 핑거(210)를 통해 트랜지스터 셀(200)에 게이트 신호가 제공될 수 있다. 게이트 핑거(210)는, 트랜지스터 셀(200)의 게이트 영역들에 전기적으로 결합될 수 있다. 유사하게, 도 2c에 예시된 바와 같이, 드레인 핑거(215)를 통해 트랜지스터 셀(200)에 드레인 신호가 제공될 수 있다.
게이트 핑거(210), 드레인 핑거(215), 및 소스(205)는 트랜지스터의 실시예를 포함하는 반도체 구조(190) 상에 형성될 수 있다. 더 구체적으로, 드레인 핑거(215), 소스 접촉부(205), 및 게이트 핑거(210)는, 트랜지스터 셀(200)의 반도체 구현의 드레인 영역, 소스 영역, 및 게이트 영역(예컨대, 채널)에 각각 결합될 수 있다. 도 2a의 드레인 핑거(215), 소스 접촉부(205), 및 게이트 핑거(210)가 연결될 수 있는 반도체 기반 트랜지스터 셀(200)의 다수의 실시예들이 가능하다는 것이 이해될 것이다. 예컨대, 드레인 핑거(215), 소스 접촉부(205), 및 게이트 핑거(210)는 LDMOS 및/또는 HEMT 트랜지스터 실시예들에 결합될 수 있지만, 본 발명은 이에 제한되지 않는다.
예컨대, 선(C-C')을 따라 취해진 도 2a의 단면인 도 3a는, 트랜지스터 셀이 LDMOS 트랜지스터 셀인 도 2a의 트랜지스터 셀(200)의 구현을 예시한다. LDMOS 전계 효과 트랜지스터(FET)는, 반도체 구조(190)에 형성되는 소스 영역(105) 및 드레인 영역(115)을 갖는 3-단자 트랜지스터 디바이스이다. 반도체 구조(190)는, 반도체 기판(121)(예컨대, p 형 전도성) 및 반도체 기판(121) 상의 드리프트 층(123)(예컨대, n 형 전도성)을 포함한다. 반도체 기판은, 예컨대, 사파이어, 다이아몬드, 질화알루미늄, 알루미늄 갈륨 질화물, 질화갈륨, 규소, 탄화규소, GaAs, LGO, ZnO, LAO, InP 등을 포함하는 반도체 및 비-반도체 기판들을 포함할 수 있다. LDMOS 트랜지스터 셀(200)은, 소스 영역(105) 및 드레인 영역(115)을 제공하는 도핑된 웰 영역들을 포함할 수 있다. LDMOS 트랜지스터 셀(200)의 소스 영역(105), 드레인 영역(115), 및 게이트 영역(110)은, LDMOS 트랜지스터 셀(200)의 동작을 위한 접촉부들에 결합될 수 있다. 예컨대, 게이트 영역(110)은, 도 2a에 예시되는 게이트 핑거들(210)에 전기적으로 결합될 수 있다. 유사하게, 드레인 영역(115)은, 도 2a에 예시된 드레인 핑거들(215)에 전기적으로 결합될 수 있다.
게이트 영역(110)은 절연체 층(129)(예컨대, SiO2)에 의해 전도성 채널로부터 격리된다. 소스 영역(105)에 대해 게이트 영역(110)에 양의 전압을 인가하는 것은, 소스 영역(105)과 드레인 영역(115) 사이에 반전 층(예컨대, 채널)을 형성함으로써 드레인 영역(115)과 소스 영역(105) 사이에서 흐를 전류를 제공할 수 있다. LDMOS FET들은 "향상 모드"에서 동작할 수 있으며, 이는, 인가된 양의 게이트 전압이 p 웰에 걸친 채널을 향상시킬 때까지 드레인-소스 전류가 흐르지 않을 수 있음을 의미한다.
도 3a가 LDMOS 트랜지스터 셀(200)의 소스 영역(105)의 상부 표면에 연결된 접촉부를 갖는 LDMOS를 예시하지만, 다른 실시예들이 가능하다는 것이 이해될 것이다. 예컨대, 일부 실시예들에서, 비아들 또는 다른 연결 영역들이 제공되어 소스 영역(105)을 LDMOS 디바이스의 최하부 표면 상의 접촉부에 연결할 수 있다. 예컨대, 도 3b는, 최하부 소스 접촉부(205)를 활용하는 종래의 LDMOS 트랜지스터 셀(200)의 단면이다. 도 3b에 예시된 바와 같이, 측방향 확산된 저-저항 p+ "싱커"(127)는 소스 영역(105)을 기판(121) 및 소스 접촉부(205)에 연결할 수 있다. 도 3b의 LDMOS 디바이스가 도 2a에 예시된 것과 같은 병렬 트랜지스터 구성과 함께 사용될 때, 소스 핑거들 및/또는 다른 소스 접촉부들이 반드시 디바이스의 최상부 표면 상에 있을 필요는 없을 수 있다. 일부 실시예들에서, 게이트 핑거들(210) 및/또는 드레인 핑거들(215)과 유사한 소스 핑거들이 제공될 수 있다.
선(C-C')을 따라 취해진 도 2a의 단면인 도 3c는 트랜지스터 셀(200)이 HEMT 트랜지스터 셀인 도 2a의 트랜지스터 셀(200)의 구현을 예시한다. 도 3c에 예시된 바와 같이, HEMT 트랜지스터 셀(200)은, 예컨대, 4H-SiC 또는 6H-SiC를 포함할 수 있는 기판(122)을 포함하는 반도체 구조(190)를 포함할 수 있다. 탄화규소가 기판 물질로서 사용될 수 있지만, 본 발명의 실시예들은 임의의 적합한 기판, 이를테면, 사파이어, 다이아몬드, 질화알루미늄, 알루미늄 갈륨 질화물, 질화갈륨, 규소, GaAs, LGO, ZnO, LAO, InP 등을 활용할 수 있다. 에피택셜 구조가 기판(122) 상에 형성된다. 에피택셜 구조는, 기판(122) 상에 형성되는 채널 층(124), 및 채널 층(124) 상에 형성되는 장벽 층(126)을 포함할 수 있다. 채널 층(124) 및 장벽 층(126)은 III족 질화물계 물질들을 포함할 수 있으며, 장벽 층(126)의 물질은 채널 층(124)의 물질보다 더 높은 밴드갭을 갖는다. 예컨대, 채널 층(124)은 GaN을 포함할 수 있는 한편, 장벽 층(126)은 AlGaN을 포함할 수 있다. 채널 층(124) 및 장벽 층(126)이 단일 층 구조들로서 예시되지만, 채널 층(124) 및/또는 장벽 층(126) 중 어느 하나 또는 둘 모두가 다층 구조들로서 구현될 수 있다는 것이 인식될 것이다. 또한, 예컨대, 버퍼 층들, 변형-균형화 층들, 전이 층들 등과 같은 부가적인 층들이 또한 기판(122) 상에 제공되는 에피택셜 구조의 일부로서 포함될 수 있다는 것이 인식될 것이다.
장벽 층(126)과 채널 층(124) 사이의 밴드갭의 차이 및 장벽 층(126)과 채널 층(124) 사이의 계면에서의 압전 효과들로 인해, 2차원 전자 가스(2DEG)가 채널 층(124)과 장벽 층(126) 사이의 접합부에서 채널 층(124)에 유도된다. 2DEG는, 소스 접촉 세그먼트(205) 및 드레인 핑거(215) 각각 아래에 있는 디바이스의 소스 영역과 드레인 영역 사이의 전도를 허용하는 고도로 전도성인 층으로서 작용한다. 소스 접촉 세그먼트(205) 및 드레인 핑거(215)는 장벽 층(126) 상에 형성된다. 게이트 핑거(210)는, 드레인 핑거(215)와 소스 접촉 세그먼트(205) 사이에서 장벽 층(126) 상에 형성된다.
도 3a, 도 3b, 및 도 3c의 LDMOS 및 HEMT 디바이스들은, 트랜지스터 셀(200)의 가능한 구성들에 대한 예들로서 포함된다. 그러나, 다른 트랜지스터 셀 구성들이 본원에서 설명된 실시예들의 범위를 벗어나지 않으면서 본 발명과 함께 활용될 수 있다는 것이 이해될 것이다. 예컨대, 게이트 핑거 및/또는 드레인 핑거를 사용하여 다른 트랜지스터 셀들과 결합될 수 있는 트랜지스터 셀(200)의 임의의 구성이 본원에서 설명된 실시예들로부터 이익을 얻을 수 있다. 그러므로, 본 발명은 HEMT 및 LDMOS 트랜지스터 셀들로 제한되지 않는다. 본원에서 사용되는 바와 같이, "반도체 구조"라는 용어는 도 2a의 게이트 핑거들(210) 및 드레인 핑거들(215)이 연결될 수 있는 (예컨대, 도 3a, 도 3b, 및 도 3c에 예시된 LDMOS 및 HEMT 예들과 같은) 트랜지스터 셀 구성들을 지칭하는 데 사용될 것이다.
도 2a, 도 2b, 및 도 2c를 다시 참조하면, 게이트 핑거(210)는, 복수의 제1 전도성 게이트 비아들(228)에 의해 게이트 러너(225)에 결합될 수 있다. 일부 실시예들에서, 게이트 러너(225)는 게이트 핑거(210)보다 더 높은 수준에서 반도체 기판 위에 있을 수 있다. 게이트 러너(225)는 추가로, 제2 전도성 게이트 비아(227)에 의해 게이트 패드(221)에 연결될 수 있다. 게이트 패드(221)는 추가로, 게이트 매니폴드(220)에 연결될 수 있다. 게이트 매니폴드(220)는 게이트 신호를 복수의 트랜지스터 셀들(200)에 제공할 수 있다.
드레인 핑거(215)는, 복수의 제1 전도성 드레인 비아들(238)에 의해 드레인 러너(235)에 결합될 수 있다. 일부 실시예들에서, 드레인 러너(235)는, 드레인 핑거(215)보다 더 높은 수준에서 반도체 구조(190) 위에 있을 수 있다. 드레인 러너(235)는 추가로, 제2 전도성 드레인 비아(237)에 의해 드레인 패드(231)에 연결될 수 있다. 드레인 패드(231)는 추가로, 드레인 매니폴드(240)에 연결될 수 있다. 드레인 매니폴드(240)는 드레인 신호를 복수의 트랜지스터 셀들(200)에 제공할 수 있다.
트랜지스터 디바이스(100)에 제공되는 주어진 고정된 드레인 바이어스 전압에 대해, 출력 전류의 양은 트랜지스터 디바이스(100)의 출력 전력에 영향을 미친다. 출력 전류는, 도 2a 내지 도 2b에 도시된 게이트 핑거 폭(W)과 게이트 핑거들(210)의 수를 곱한 전체 게이트 주변부에 부분적으로 기반한다.
트랜지스터 디바이스(100)에서 더 높은 전력을 생성하기 위해 더 큰 게이트 주변부가 사용될 수 있다. 이러한 더 높은 전력 출력은, 게이트 핑거들(210)의 수를 증가시킴으로써 그리고/또는 게이트 핑거들(210)의 폭을 증가시킴으로써(예컨대, 게이트 핑거들(210)을 X 방향으로 연장시킴으로써) 달성될 수 있다. 그러나, 각각의 솔루션은 자신의 한계들을 갖는다.
예컨대, 게이트 핑거들(210)의 수를 증가시키는 것은, 최종 트랜지스터 다이의 (예컨대, 도 2a의 Y 방향에서의) 물리적 폭을 증가시킬 수 있다. 따라서, 물리적 트랜지스터 패키지 및/또는 반도체 처리 장비는, 디바이스에 포함될 수 있는 게이트 핑거들(210)의 최대 수(또는 대안적으로, 디바이스가 Y 방향으로 연장될 수 있는 최대 범위)에 제약을 둘 수 있다. 이는, 많은 수의 게이트 핑거들(210)을 갖는 트랜지스터 디바이스(100)의 평면도인 도 4를 참조하여 알 수 있다. 도 4에서 알 수 있는 바와 같이, 물리적 트랜지스터 패키지(405)의 크기는, 트랜지스터 디바이스(100)가 배치되는 기부(410)의 크기에 의해 제한될 수 있다. 물리적 트랜지스터 패키지(405)는 또한, 패키지 리드들, 이를테면, 게이트 리드(415) 및/또는 드레인 리드(420)의 크기에 의해 영향을 받을 수 있다.
도 4에 또한 예시된 바와 같이, 트랜지스터 디바이스(100)에서 증가된 수의 게이트 핑거들(210)을 사용하는 것의 다른 잠재적 단점은, 게이트 매니폴드(220)의 길이를 따라 발생할 수 있는 불균일한 신호 위상 분포이다. 게이트 핑거들의 수를 증가시키는 것이 신호 위상 분포 및 디바이스 성능에 미칠 수 있는 영향의 크기는 트랜지스터 디바이스의 설계에 의존할 수 있다. 주어진 트랜지스터 디바이스(100)는 중앙 부분(450) 및 단부 부분들(455)을 가질 수 있다. 게이트 매니폴드(220)의 길이가 더 길어짐에 따라, 게이트 매니폴드(220)의 길이를 따라 (예컨대, Y 방향으로) 송신되는 신호들, 예컨대, 이를테면 게이트 핑거들(210)에 송신되는 게이트 신호에서 위상 차이가 발생할 수 있다. 일부 실시예들에서, 게이트 신호는, 게이트 리드(415)로부터 주로 게이트 매니폴드(220)의 중앙 부분(450)에서 수신되어 게이트 매니폴드(220)의 단부 부분들(455)에 분배될 수 있다. 송신 길이들의 차이들 때문에, 단부 부분(455)에서의 게이트 신호의 위상은 중앙 부분(450)에서의 위상과 상이할 수 있다. 따라서, 이러한 상이한 영역들에서 생성되는 드레인 전류는 또한 출력에서(예컨대, 드레인 리드(420)에서) 동위상으로 합산되지 않을 수 있어서, 총 출력 전류 크기 및 결과적으로는 트랜지스터 디바이스(100)의 출력 전력의 저하를 야기한다.
트랜지스터 디바이스(100) 내의 게이트 핑거들의 수를 증가시키는 것 외에도, 트랜지스터 출력 전력을 증가시키기 위한 다른 기법은, 소스 접촉부들 및 드레인 핑거들의 폭들의 대응하는 증가들과 함께 게이트 핑거 폭(W)을 증가시키는 것을 포함할 수 있다. 도 5a는 게이트 핑거들(510), 소스 접촉부들(505), 및 드레인 핑거들(515)의 폭들이 증가된 트랜지스터 디바이스(500)의 실시예를 예시하는 평면도이다. 도 5b는 선(A-A')을 따라 취해진 도 5a의 단면이다. 도 5c는 선(B-B')을 따라 취해진 도 5a의 단면이다.
도 5a 내지 도 5c의 트랜지스터 디바이스(500)는 도 2a 내지 도 2c의 트랜지스터 디바이스와 매우 비슷할 수 있다. 그러나, 트랜지스터 디바이스(500)에 포함된 게이트 핑거들(510), 소스 접촉부들(505), 및 드레인 핑거들(515)의 폭이 트랜지스터 디바이스(100)의 대응하는 게이트 핑거들(210), 소스 접촉부들(205), 및 드레인 핑거들(215)의 폭들과 비교하여 증가된다. 예컨대, 트랜지스터 디바이스(500)의 게이트 핑거들(510)의 폭은 2W(예컨대, 트랜지스터 디바이스(100)의 게이트 핑거들(210)의 게이트 폭의 두 배 만큼 넓음)일 수 있다. 증가된 폭을 갖는 게이트 핑거들(510), 소스 접촉부들, 및 드레인 핑거들(515)이 반도체 구조(190)에 연결되어 트랜지스터 셀(590)을 형성할 수 있다. 넓어진 게이트 핑거들(510)은, 도 2b의 게이트 패드들(221) 및 게이트 러너들(225)에 대해 본원에서 논의된 것과 유사한 구조로, 게이트 패드들(221) 및 게이트 러너들(525)을 포함할 수 있다. 넓어진 드레인 핑거들(515)은, 도 2c의 드레인 패드들(231) 및 드레인 러너들(235)에 대해 본원에서 논의된 것과 유사한 구조로, 드레인 패드들(231) 및 뜨레인 러너들(535)을 포함할 수 있다. 트랜지스터 디바이스(500)의 다른 양상들은 도 2a 내지 도 2c에 대해 위에서 논의된 트랜지스터 디바이스(100)와 유사할 수 있다. 게다가, 트랜지스터 디바이스(500)는, 도 3a 내지 도 3c를 참조하여 위에 논의된 트랜지스터 디바이스(100)와 동일한 방식으로, 예컨대, HEMT 또는 다른 유형들의 트랜지스터들, 이를테면, 예컨대 LDMOS 트랜지스터들로서 구성될 수 있는 반도체 구조(190)를 포함할 수 있다는 것이 인식될 것이다.
불운하게도, 게이트 핑거들(510)의 폭을 증가시키는 것은 성능 문제들을 유발할 수 있다. 첫 번째 문제는 게이트 저항의 증가이다. (예컨대, 문헌(P. H. 아안(P. H. Aaen), J. A. 플라(J. A. Pla), J. 우드(J. Wood)의 "Modeling and Characterization of RF and Microwave Power FETs" 케임브리지 대학교 출판부(Cambridge University Press), 2007) 참조). 게이트 핑거들(510)의 수가 일정하게 유지되고 게이트 핑거들(510)의 길이가 변경되는 경우, 게이트 핑거(510)의 새로운 구성에 대한 게이트 저항(Rnew)은 다음과 같이 주어진다:
여기서, Rorig 및 Worig는 각각 원래의 게이트 핑거 구성(예컨대, 도 2a의 게이트 핑거(210))에 대한 게이트 저항 및 게이트 핑거 폭이고, Wnew는 새로운 구성에서의 게이트 핑거(예컨대, 도 5a의 게이트 핑거(510))의 폭이다. 수학식 1로부터 알 수 있는 바와 같이, 게이트 핑거 폭을 W로부터 2W로 증가시키는 것은 게이트 저항을 2배가 되게 한다. 게이트 저항을 증가시키는 것은, 증폭기에 대한 중요한 규격인 트랜지스터 이득이 낮아지는 것을 초래할 수 있다. 예컨대, W의 게이트 핑거 길이를 갖는 트랜지스터가 P의 출력 전력을 생성하는 경우, 게이트 핑거들(510)의 폭을 2W로 2배로 하는 것은 2P보다 낮은 출력 전력을 생성한다. 이러한 비-선형 스케일링은 또한, 주어진 출력 전력 요건에 대해 정확한 트랜지스터 다이 크기를 선택하는데 있어서 전력 증폭기 설계자들에게 난제를 야기한다. 증가된 저항은 또한 증폭기의 효율을 감소시킨다.
큰 폭들을 갖는 게이트 핑거들(510) 및/또는 드레인 핑거들(515)과 연관된 또 다른 단점은, (예컨대, 게이트 핑거(510)의 영역(550)으로부터 영역(560)으로의 그리고/또는 드레인 핑거(515)의 영역(555)으로부터 영역(565)으로의) 핑거의 길이를 따른 신호에서 발생하는 위상 차이의 증가이다. 이러한 위상 차이는 게이트 핑거(510) 및/또는 드레인 핑거(515)를 따른 송신 거리와 관련된 다양한 분산 효과들에 의해 야기될 수 있다. 이러한 위상 차이들은, 드레인 매니폴드(240)에서 합산(결합)된 후의 총 출력 전류 크기를 저하시킬 수 있다. 최종 결과는, 증가된 치수들로부터 예상되는 것보다 더 낮은 트랜지스터 디바이스(500)에 대한 출력 전력일 수 있다. 입력 전력이 동일하므로, 이는 또한 이득 저하 현상에 기여할 수 있다.
부가적으로, 이위상(out-of-phase) 전류 결합은 시간 도메인 출력 전류 파형 형상에 영향을 미칠 수 있고, 전력 증폭기에 대한 다른 핵심 규격인 트랜지스터 효율에 영향을 줄 수 있다. (예컨대, 문헌(S. C. 크립스(S. C. Cripps)의 "RF Power Amplifiers for Wireless Communications" 아르텍 하우스(Artech House), 2006) 참조). 불균일한 위상 현상은, 더 작은 정도이긴 하지만 도 2a 내지 도 2c의 원래의 더 짧은 게이트 핑거들(210)에 또한 존재할 수 있다.
더 높은 출력 전력이 요구될 때 이러한 문제들을 완화하기 위해, 도 6a, 도 6b, 및 도 6c에 도시된 바와 같은 솔루션이 제안된다. 도 6a는 본 발명의 일부 실시예들에 따른, 게이트 핑거들(610)의 폭이 증가된 트랜지스터 디바이스(600)를 예시하는 평면도이다. 도 6b는 본 발명의 일부 실시예들에 따른, 선(A-A')을 따라 취해진 도 6a의 단면이다. 도 6c는 본 발명의 일부 실시예들에 따른, 선(B-B')을 따라 취해진 도 6a의 단면이다.
도 6a, 도 6b, 및 도 6c에 예시된 바와 같이, 본 발명의 일부 실시예들은, 반도체 구조(690) 상에 반복적으로 배열되는 복수의 트랜지스터 셀들(700)을 제공할 수 있다. 트랜지스터 셀들(700)은 도 3a 내지 도 3c에 예시된 것들(예컨대, LDMOS 또는 HEMT 트랜지스터 셀들)과 같은 반도체 구조들(690)로 형성될 수 있다는 것이 인식될 것이다. 트랜지스터 셀들(700)은 결합된 출력 신호를 제공하도록 트랜지스터 디바이스(600)의 일부로서 배열될 수 있다. 예컨대, 복수의 트랜지스터 셀들(700)의 개개의 게이트 영역들, 드레인 영역들, 및 소스 영역들은 병렬로 결합된 복수의 트랜지스터를 제공하도록 공통으로 연결될 수 있다.
트랜지스터 셀들(700)은 제1 방향(예컨대, Y 방향)으로 반복적으로 배열될 수 있다. 개개의 트랜지스터 셀(700)의 게이트 영역, 드레인 영역, 및 소스 영역은 제1 방향과 교차하는 제2 방향(예컨대, X 방향)으로 연장될 수 있다. 트랜지스터 셀들(700) 각각에 대한 활성 영역은, 제1 방향(예컨대, X 방향)에서 개개의 게이트 영역, 드레인 영역, 및 소스 영역이 중첩되는 반도체 구조(690)의 영역을 포함할 수 있다. 일부 실시예들에서, 인접한 트랜지스터 셀들(700)의 소스 영역은, 2개의 상이한 게이트 영역에 대한 소스 영역으로서 작용하는 공유 소스 영역일 수 있다. 유사하게, 일부 실시예들에서, 인접한 트랜지스터 셀들(700)의 드레인 영역은, 2개의 상이한 게이트 영역에 대한 드레인 영역으로서 작용하는 공유 드레인 영역일 수 있다.
트랜지스터 디바이스(600)는 또한, 제1 방향(예컨대, Y 방향)으로 반도체 구조(690) 상에서 그를 따라 서로 이격되는 복수의 게이트 핑거들(610)을 포함할 수 있다. 게이트 핑거들(610) 각각은, 제2 방향(예컨대, X 방향)에서의 폭(2W) 또는 종래의 트랜지스터 디바이스의 폭을 초과하는 일부 다른 폭을 가질 수 있다. 일부 실시예들에서, 폭(2W)은 800 미크론일 수 있다.
게이트 핑거들(610)은, 복수의 트랜지스터 셀들(700)의 게이트 영역들(예컨대, 채널)과 각각 전기 접촉하도록 반도체 구조(690) 상에 배치될 수 있다. 복수의 게이트 핑거들(610)은 게이트 신호를 트랜지스터 셀들(700)의 개개의 트렌지스터 셀들에 제공할 수 있다.
일부 실시예들에서, 트랜지스터 디바이스(600)는 또한, 제1 방향(예컨대, Y 방향)으로 반도체 구조(690) 상에 배열되는 복수의 드레인 핑거들(615)을 포함할 수 있다. 복수의 드레인 핑거들(615) 각각은 제2 방향(예컨대, X 방향)에서 폭(2W)을 가질 수 있지만, 본 발명은 이에 제한되지 않는다. 복수의 드레인 핑거들(615)은, 복수의 트랜지스터 셀들(700)의 드레인 영역들과 각각 전기 접촉하도록 반도체 구조(690) 상에 배치될 수 있다. 드레인 핑거들(615)은, 트랜지스터 셀들(700)의 개개의 트렌지스터 셀들의 드레인 신호를 전도할 수 있다.
일부 실시예들에서, 트랜지스터 디바이스(600)는 또한, 트랜지스터 셀들(700)의 개개의 트렌지스터 셀들의 소스 영역들 각각을 공통 소스 신호에 전기적으로 연결할 수 있다. 일부 실시예들에서, 소스 영역들에 대한 전기적 연결은 반도체 구조(690)의 후면측(예컨대, 게이트 핑거들(610) 및 드레인 핑거들(615)에 대향하는 반도체 구조(690)의 측) 상에 있을 수 있다. 일부 실시예들에서, 복수의 소스 핑거들(605)은 또한, 게이트 핑거들(610) 및 드레인 핑거들(615)과 동일한 반도체 구조(690)의 측 상에 제공될 수 있다. 복수의 소스 핑거들(605)은, 게이트 핑거들(610) 및 드레인 핑거들(615)에 대해 본원에서 논의된 것과 유사한 구조를 가질 수 있다.
각각의 게이트 핑거(610)는, 복수의 제1 전도성 게이트 비아들(628)에 의해 게이트 상호연결부(625)에 결합될 수 있다. 일부 실시예들에서, 게이트 상호연결부들(625)은 게이트 핑거들(610)보다 (예컨대, Z 방향으로) 더 높은 수준에서 반도체 구조(690) 위에 있을 수 있다. 일부 실시예들에서, 게이트 상호연결부(625)는, 제1 방향에서(예컨대, Y 방향에서) 게이트 핑거(610)보다 더 큰 치수를 가질 수 있다. 게이트 상호연결부들(625)은 제2 전도성 게이트 비아(627)에 의해 게이트 러너(621)에 연결될 수 있다. 일부 실시예들에서, 게이트 러너(621)는, 제1 방향에서(예컨대, Y 방향에서) 게이트 상호연결부들(625)보다 더 큰 치수를 가질 수 있다. 일부 실시예들에서, 게이트 러너(621)는, 예컨대, 구리, 금, 및/또는 복합 금속을 포함하는, 금속 또는 다른 고도로 전도성인 물질을 포함할 수 있다. 게이트 러너(621)는 추가로, 게이트 매니폴드(620)에 연결될 수 있다. 게이트 매니폴드(620)는 게이트 신호를 복수의 트랜지스터 셀들(700)에 제공할 수 있다.
일부 실시예들에서, 게이트 러너(621)를 개개의 게이트 상호연결부(625)에 연결하는 각각의 제2 전도성 게이트 비아(627)는 게이트 상호연결부(625)의 내부 위치(629)에서 게이트 상호연결부(625)에 연결될 수 있다. 예컨대, 게이트 상호연결부(625)는 제1 및 제2 대향 단부들(645, 646)을 가질 수 있다. 일부 실시예들에서, 제2 전도성 게이트 비아(627)는, 제1 단부(645)와 제2 단부(646) 사이에 있는 게이트 상호연결부(625)의 내부 위치(629)에서 게이트 상호연결부(625)에 연결될 수 있다. 일부 실시예들에서, 내부 위치(629)는, 게이트 상호연결부(625)의 제1 단부(645)와 제2 단부(646)의 중간지점(예컨대, 그들 사이의 중간)에 있을 수 있다. 일부 실시예들에서, 내부 위치(629)는, 게이트 상호연결부(625)의 중간지점으로부터 게이트 상호연결부(625)의 길이의 10 퍼센트 내에 있는 거리에 있을 수 있다. 일부 실시예들에서, 내부 위치(629)는, 게이트 상호연결부(625)의 중간지점으로부터 게이트 상호연결부(625)의 길이의 20 퍼센트 내에 있는 거리에 있을 수 있다. 일부 실시예들에서, 내부 위치(629)는, 게이트 상호연결부(625)의 제1 단부(645)와 제2 단부(646) 사이의 거리의 1/3과 2/3 사이의 거리에 있을 수 있다.
일부 실시예들에서, 게이트 핑거들(610) 각각은 제1 세그먼트(610A) 및 제2 세그먼트(610B)로 구성될 수 있다. 일부 실시예들에서, 제1 세그먼트(610A) 및 제2 세그먼트(610B)는 공선으로(collinearly) 연장될 수 있다. 일부 실시예들에서, 제1 세그먼트(610A) 및 제2 세그먼트(610B)는, 제2 전도성 게이트 비아(627)의 대향하는 측들에 배열될 수 있다. 예컨대, 폭(2W)을 갖는 게이트 핑거(610)에 대해, 제1 세그먼트(610A) 및 제2 세그먼트(610B) 둘 모두는 폭(W)을 가질 수 있지만, 본 발명은 이에 제한되지 않는다. 일부 실시예들에서, 제1 세그먼트(610A) 및 제2 세그먼트(610B)는, 도 6b에 예시된 바와 같이, 갭에 의해 물리적으로 분리될 수도 있다. 예컨대, 제1 세그먼트(610A)와 제2 세그먼트(610B) 사이에 배치되는 부가적인 요소(예컨대, 절연 층)가 존재할 수도 있다. 그러나, 본 발명은 이에 제한되지 않으며, 다른 실시예들에서, 게이트 핑거(610)는 별개의 제1 및 제2 세그먼트들(610A, 610B)로 분할되지 않을 수도 있다는 것이 인식될 것이다. 예컨대, 도 7은, 제1 세그먼트(610A) 및 제2 세그먼트(610B)가 일체로 연결되는 실시예를 예시한다.
위에 언급된 바와 같이, 일부 실시예들에서, 제2 전도성 게이트 비아(627)는, 게이트 상호연결부(625)의 중간지점에 위치되는 내부 위치(629)에 위치될 수 있다. 그러나, 일부 실시예들에서, 제2 전도성 게이트 비아(627)는, 게이트 상호연결부(625)의 중간지점으로부터 오프셋된 내부 위치(629)에 위치될 수 있다. 그러한 실시예들에서, 제1 세그먼트(610A)는 제2 세그먼트(610B)와 상이한 길이를 가질 수 있다(또는 그 반대가 또한 가능함). 예컨대, 도 8에 예시된 바와 같이, 제1 세그먼트(610A)는 제1 길이(W)를 가질 수 있고, 제2 세그먼트(610B)는 제1 길이(W)와 상이한 제2 길이(W')를 가질 수 있다.
각각의 드레인 핑거(615)는, 복수의 제1 전도성 드레인 비아들(638)에 의해 개개의 드레인 상호연결부(635)에 결합될 수 있다. 일부 실시예들에서, 드레인 상호연결부들(635)은, 드레인 핑거들(615)보다 더 높은 수준에서 반도체 구조(690) 위에 있을 수 있다. 일부 실시예들에서, 드레인 상호연결부들(635)은, 게이트 상호연결부들(625)과 동일한 수준에서 반도체 구조(690) 위에 있을 수 있다. 일부 실시예들에서, 드레인 상호연결부들(635)은, 게이트 상호연결부들(625)과 상이한 수준에서 반도체 구조(690) 위에 있을 수 있다. 일부 실시예들에서, 드레인 상호연결부들(635)은, 제1 방향에서(예컨대, Y 방향에서) 드레인 핑거들(615)보다 더 큰 치수를 가질 수 있다.
각각의 드레인 상호연결부(635)는, 개개의 제2 전도성 드레인 비아(637)에 의해 개개의 드레인 러너(631)에 연결될 수 있다. 일부 실시예들에서, 드레인 러너(631)는, 드레인 상호연결부(635)보다 더 높은 수준에서 반도체 구조(690) 위에 있을 수 있다. 일부 실시예들에서, 드레인 러너(631)는, 게이트 러너(621)와 동일한 수준에서 반도체 구조(690) 위에 있을 수 있다. 일부 실시예들에서, 드레인 러너(631)는, 게이트 러너(621)와 상이한 수준에서 반도체 구조(690) 위에 있을 수 있다. 일부 실시예들에서, 드레인 러너들(631)은, 제1 방향에서(예컨대, Y 방향에서) 드레인 상호연결부들(635)보다 더 큰 치수를 가질 수 있다. 일부 실시예들에서, 드레인 러너들(631)은, 예컨대, 구리, 금, 및/또는 복합 금속을 포함하는, 금속 또는 다른 고도로 전도성인 물질을 포함할 수 있다. 드레인 러너들(631)은 드레인 매니폴드(640)에 연결될 수 있다. 드레인 매니폴드(640)는 드레인 신호를 복수의 트랜지스터 셀들(700)에 제공할 수 있다.
게이트 러너들(621)과 마찬가지로, 일부 실시예들에서, 각각의 드레인 러너(631)를 개개의 드레인 상호연결부(635)에 연결하는 제2 전도성 드레인 비아들(637)은 드레인 상호연결부(635)의 내부 위치(639)에서 드레인 상호연결부(635)에 연결될 수 있다. 드레인 러너들(631)을 드레인 상호연결부들(635)에 연결하기 위한 다양한 가능성들은 게이트 상호연결부들(625)에 게이트 러너들(621)을 연결하는 것에 대해 본원에서 논의된 것들과 유사하며, 그의 중복 설명들은 간결성을 위해 반복되지 않을 것이다.
본원에서 설명된 솔루션은 각각의 게이트 상호연결부(625)를 2개의 세그먼트로 분할할 수 있고, 게이트 러너들(621)로부터 개개의 게이트 상호연결부들(625)로의 급전은, 예컨대, 각각의 게이트 상호연결부(625)의 대략적으로 중심(예컨대, 중앙 부분)에 위치되는 제2 전도성 게이트 비아(627)를 통해 제공되어, 게이트 핑거(610)의 제1 세그먼트(610A) 및 제2 세그먼트(610B)에 대칭적 급전을 제공할 수 있다. 유사한 구성이 또한 드레인 측에 대해(예컨대, 드레인 상호연결부(635) 및 드레인 러너(631)에 대해) 구현될 수 있다. 이러한 접근법은 요망되는 더 높은 출력 전력을 달성하면서 원래의 짧은 게이트 및 드레인 핑거 길이들(예컨대, W의 개별 길이들을 갖는 별개의 세그먼트들)을 유지한다. 일부 실시예들에서, 게이트 상호연결부들(625)보다 더 넓고 더 낮은 저항을 가질 수 있는 게이트 러너들(621)의 사용은 게이트 저항을 크게 증가시키지 않을 수 있고, 유리하게, 트랜지스터 디바이스(600)의 출력 전력을 저하시킬 수 있는 트랜지스터 셀들(700)의 결합된 신호들에서의 위상 차이들을 감소시킬 수 있다. 예컨대, 본 발명의 실시예들에서, 신호(예컨대, 전류)가 제2 전도성 게이트 비아(627)를 통해 게이트 상호연결부(625)에 송신될 때, 게이트 상호연결부(625)의 제1 단부(645)에서 수신된 신호는 게이트 상호연결부(625)의 제2 단부(646)에서 수신된 신호와 1 도 미만의 위상 차이를 가질 수 있다. 일부 실시예들에서, 위상 차이는 0.5 도 미만일 수 있다.
본 발명은, 종래의 디바이스들에서 사용되는 바와 같은 직렬 구성 대신에 병렬 구성으로 트랜지스터 디바이스의 핑거 길이들을 증가시킨다. 그러나, 본 발명은, 종래의 디바이스들과 실질적으로 동일하거나 더 큰 전체 게이트 주변부에 도달한다. 따라서, 본원에서 설명된 실시예들은 요망되는 더 높은 출력 전력을 생성하지만, 종래의 디바이스들의 원래의 더 짧은 개별 게이트 핑거 길이를 유지한다.
이러한 기법을 이용하여, 게이트 핑거의 게이트 저항(또는 드레인 핑거의 드레인 저항)이 직렬 대신에 병렬로 부가되어, 전체 저항을 감소시키고 고전력 구성에서 트랜지스터 이득을 개선한다.
이러한 기법은 게이트 핑거들의 수를 2배로 하는 것과 유사한 효과를 갖지만, 물리적으로 너무 넓어서 패키지에 맞지 않는 다이 치수를 초래하지 않는다. 그것은 또한, 도 4와 관련하여 본원에서 논의된 넓은 트랜지스터 다이들과 연관된 위상 변동 문제들을 완화한다.
본원에서 설명된 이러한 실시예들은 또한, 도 5a 내지 도 5c와 관련하여 설명된 증가된 게이트 및 드레인 핑거 길이들(2W)을 따른 위상 변동을 감소시켜, 도 2a 내지 도 2c와 관련하여 설명된 더 짧은 게이트 길이(W)의 원래의 위상 델타로 다시 되돌아가지만, 출력 전류가 증가(예컨대, 2배로)된다.
본원에서 설명된 실시예들이 게이트 상호연결부(예컨대, 도 6b의 게이트 상호연결부(625) 및 도 6c의 드레인 상호연결부(635) 참조)를 포함했지만, 일부 실시예들에서, 드레인/게이트 러너는 내부 위치에서 드레인/게이트 핑거에 직접 연결될 수도 있다는 것이 이해될 것이다. 도 9a는, 개재 상호연결부 없이 게이트 및 드레인 핑거들이 내부 위치들에서 급전되는 트랜지스터 디바이스(900)를 예시하는 평면도이다. 도 9b는 본 발명의 일부 실시예들에 따른, 선(A-A')을 따라 취해진 도 9a의 단면이다. 도 9c는 본 발명의 일부 실시예들에 따른, 선(B-B')을 따라 취해진 도 9a의 단면이다. 본원에서 설명된 것과 유사한 도 9a 내지 도 9c의 요소들은 유사한 참조 번호들로 표시되고, 그의 중복 설명들은 생략될 수 있다.
도 9a 내지 도 9c에 예시된 바와 같이, 개재 상호연결 구조 없이 내부 위치에서, 게이트 러너(621)는 게이트 핑거(610)에 연결될 수 있고/거나 드레인 러너(631)는 드레인 핑거(615)에 연결될 수 있다. 예컨대, 도 9b를 참조하면, 게이트 러너(621)는 게이트 핑거(610) 위로 연장되어 전도성 게이트 비아(627)를 통해 게이트 핑거(610)의 내부 위치(929)에 연결될 수 있다. 일부 실시예들에서, 내부 위치(929)는 게이트 핑거(610)의 중간지점에 있을 수 있다. 일부 실시예들에서, 내부 위치(929)는, 게이트 핑거(610)의 중간지점으로부터 게이트 핑거(610)의 길이의 10 퍼센트 내에 있는 거리에 있을 수 있다. 일부 실시예들에서, 내부 위치(929)는, 게이트 핑거(610)의 중간지점으로부터 게이트 핑거(610)의 길이의 20 퍼센트 내에 있는 거리에 있을 수 있다. 일부 실시예들에서, 내부 위치(929)는, 게이트 핑거(610)의 대향하는 단부들 사이의 거리의 1/3과 2/3 사이의 거리에 있을 수 있다.
유사한 방식으로, 도 9c에 예시된 바와 같이, 드레인 러너(631)는 드레인 핑거(615) 위로 연장되어 전도성 비아(637)를 통해 드레인 핑거(615)의 내부 위치(939)에 연결될 수 있다. 일부 실시예들에서, 내부 위치(939)는 드레인 핑거(615)의 중간지점에 있을 수 있다. 일부 실시예들에서, 내부 위치(939)는, 드레인 핑거(615)의 중간지점으로부터 드레인 핑거(615)의 길이의 10 퍼센트 내에 있는 거리에 있을 수 있다. 일부 실시예들에서, 내부 위치(939)는, 드레인 핑거(615)의 중간지점으로부터 드레인 핑거(615)의 길이의 20 퍼센트 내에 있는 거리에 있을 수 있다. 일부 실시예들에서, 내부 위치(939)는 드레인 핑거(615)의 대향하는 단부들 사이의 거리의 1/3과 2/3 사이의 거리에 있을 수 있다.
도 9a가, 드레인 핑거(615) 및 게이트 핑거(610) 둘 모두가 개개의 상호연결부 없이 드레인 러너(631) 및 게이트 러너(621)에 각각 직접 연결되는 것을 예시하지만, 다른 구성들이 가능하다는 것이 이해될 것이다. 예컨대, 일부 실시예들에서, 게이트 러너(621)는, 예컨대 도 6b에 예시된 바와 같이 게이트 상호연결부(625)의 내부 위치(629)를 통해 게이트 핑거(610)에 연결될 수 있는 한편, 드레인 러너(631)는, 예컨대 도 9c에 예시된 바와 같이 드레인 상호연결부 없이 내부 위치(939)에서 드레인 핑거(615)에 연결될 수 있다. 일부 실시예들에서, 드레인 러너(631)는, 예컨대 도 6c에 예시된 바와 같이 드레인 상호연결부(635)의 내부 위치(639)를 통해 드레인 핑거(615)에 연결될 수 있는 한편, 게이트 러너(621)는, 예컨대 도 9b에 예시된 바와 같이 게이트 상호연결부 없이 내부 위치(929)에서 게이트 핑거(610)에 연결될 수 있다.
상호연결부(예컨대, 게이트 상호연결부 및/또는 드레인 상호연결부)의 사용은, 트랜지스터 디바이스의 진성 핑거(예컨대, 게이트 핑거 및/또는 드레인 핑거)보다 더 낮은 저항을 갖는 층의 사용을 허용할 수 있다. 예컨대, 상호연결부는, 일부 실시예들에서, 금속 층으로 형성될 수 있고/거나 핑거보다 더 큰 치수들을 가질 수 있다. 일부 실시예들에서, 핑거는 폴리실리콘으로 만들어질 수 있다. 일부 기술들에서, 상호연결부로서 사용하기 위한 부가적인 금속 층들은 이용가능하지 않을 수 있다. 일부 실시예들에서, 부가적인 금속 층들은 부가적인 공간이 이용가능할 때 사용될 수 있다. 예컨대, 본원에서 논의된 바와 같이, 디바이스의 소스 영역들은 최상부 표면이 아니라 디바이스의 후방 표면을 통해 전기적으로 연결될 수 있다. 그러한 실시예들에서, 디바이스의 게이트 핑거에 대한 배선 층들은, 소스 영역에 대한 연결들을 방해함이 없이 소스 영역의 표면 위로 연장될 수 있다.
도 10은 게이트 매니폴드(220) 및 드레인 매니폴드(240)에 각각 결합되는 게이트 접합 패드 및 드레인 접합 패드의 평면도이다. 도 10에 예시된 바와 같이, 게이트 접합 패드는, 게이트 매니폴드(220)에 전기적으로 결합되도록 구성될 수 있다. 게이트 접합 패드는, 입력 접합 와이어들(1020)이 게이트 매니폴드(220)에 연결될 접합 표면으로서 사용될 수 있다. 입력 접합 와이어들(1020)은, 본원에서 설명된 트랜지스터 셀들에 게이트 신호를 입력하도록 제공될 수 있다. 유사하게, 드레인 접합 패드는, 드레인 매니폴드(240)에 전기적으로 결합되도록 구성될 수 있다. 드레인 접합 패드는, 출력 접합 와이어들(1040)이 드레인 매니폴드(240)에 연결될 접합 표면으로서 사용될 수 있다. 출력 접합 와이어들(1040)은, 본원에서 설명된 다양한 트랜지스터 셀들의 드레인 영역들로부터 신호를 출력하도록 제공될 수 있다. 게이트 매니폴드(220)로부터 분리된 것으로 예시되지만, 일부 실시예들에서, 게이트 접합 패드 및 게이트 매니폴드(220)는 단일 요소일 수 있다. 다시 말해서, 일부 실시예들에서, 입력 접합 와이어들(1020)은 게이트 매니폴드(220)에 직접 결합될 수 있다. 유사하게, 일부 실시예들에서, 드레인 접합 패드 및 드레인 매니폴드(240)는, 출력 접합 와이어들(1040)이 드레인 접합 패드에 직접 결합될 수 있도록 단일 요소일 수 있다.
도 10에서 알 수 있는 바와 같이, 본원에서 설명된 게이트/드레인 러너 및 게이트/드레인 상호연결 구성을 활용하는 것은, 디바이스를 통해 전파되는 신호들의 위상 변위를 감소시킴으로써 기존 디바이스의 성능을 개선할 수 있다. 일부 실시예들에서, 도 10에 예시된 개선된 구성은 제조 프로세스에 대한 수정들을 최소화하면서 기존 다이와 통합될 수 있다.
도 11은 본 발명의 일부 실시예들에 따른, 다수의 게이트 러너들이 활용되는 트랜지스터 디바이스를 예시하는 단면이다. 일부 실시예들에서, 부가적인 전도체 층들(예컨대, 게이트 러너들)이 도 11에 도시된 바와 같이 분지(branch-out) 형태로 사용될 수 있다. 일부 실시예들에서, 분지는 대칭적일 수 있다. 전도체 층들의 수는 더 많은 브랜치들을 허용하도록 확장될 수 있어서, 동일한 요망되는 게이트 주변부를 생성하면서 더 짧은 핑거들이 사용되는 것을 가능하게 한다. 예컨대, 도 11에 예시된 바와 같이, 게이트 핑거(1110)는 다수의 게이트 핑거 세그먼트들(1110A, 1110B, 1110C 등)로 분리될 수 있다. 도 6b 및 도 7과 관련하여 본원에서 논의된 바와 같이, 게이트 핑거 세그먼트들(1110A, 1110B, 1110C)은 서로 분리될 수 있거나 통합될 수 있다.
게이트 핑거(1110)는 추가로, 복수의 제1 전도성 게이트 비아들(1128)에 의해 게이트 상호연결부(1125)에 결합될 수 있다. 일부 실시예들에서, 게이트 상호연결부(1125)는 게이트 핑거(1110)보다 더 높은 수준에 있을 수 있다. 일부 실시예들에서, 게이트 상호연결부(1125)는, 제1 방향에서(예컨대, Y 방향에서) 게이트 핑거(1110)보다 더 큰 치수를 가질 수 있다. 게이트 핑거(1110)는, 도 6a 내지 도 6c의 반도체 구조(690)와 유사한 방식으로 반도체 구조(1190)에 연결될 수 있다.
게이트 상호연결부(1125)는 추가로, 복수의 제2 전도성 게이트 비아들(1127_1)에 의해 제1 게이트 러너(1121_1)에 연결될 수 있다. 제1 게이트 러너(1121_1)는 게이트 상호연결부(1125)보다 더 높은 수준에 있을 수 있다. 일부 실시예들에서, 게이트 러너(1121_1)는, 제1 방향에서(예컨대, Y 방향에서) 게이트 상호연결부(1125)보다 더 큰 치수를 가질 수 있다. 일부 실시예들에서, 게이트 상호연결부(1125)는 세그먼트들로 있을 수 있다. 예컨대, 게이트 상호연결부(1125)는, 서로 물리적으로 격리될 수 있는 복수의(예컨대, 4개의) 세그먼트들로 분리될 수 있다. 게이트 상호연결부(1125)의 세그먼트들 각각은, 게이트 상호연결부(1125)의 세그먼트의 내부 위치에 배치되는 복수의 제2 전도성 게이트 비아들(1127_1) 중 하나에 의해 제1 게이트 러너(1121_1)에 연결될 수 있다. 일부 실시예들에서, 게이트 상호연결부(1125)의 세그먼트의 내부 위치는 게이트 상호연결부(1125)의 세그먼트의 중간지점일 수 있다.
제1 게이트 러너(1121_1)는 추가로, 복수의 제3 전도성 게이트 비아들(1127_2)에 의해 제2 게이트 러너(1121_2)에 연결될 수 있다. 제2 게이트 러너(1121_2)는 제1 게이트 러너(1121_1)보다 더 높은 수준에 있을 수 있다. 일부 실시예들에서, 제2 게이트 러너(1121_2)는, 제1 방향에서(예컨대, Y 방향에서) 제1 게이트 러너(1121_1)보다 더 큰 치수를 가질 수 있다. 제2 게이트 러너(1121_2)는 추가로, 제4 전도성 게이트 비아(1127_3)에 의해 제3 게이트 러너(1121_3)에 연결될 수 있다. 제3 게이트 러너(1121_3)는 제2 게이트 러너(1121_2)보다 더 높은 수준에 있을 수 있다. 일부 실시예들에서, 제3 게이트 러너(1121_3)는, 제1 방향에서(예컨대, Y 방향에서) 제2 게이트 러너(1121_2)보다 더 큰 치수를 가질 수 있다. 이러한 방식으로, 게이트 러너들(1121_1, 1121_2, 1121_3)의 3개의 층을 갖는 디바이스가 구성될 수 있다.
일부 실시예들에서, 각각의 게이트 러너 층은, 자신 아래의 인접한 하부 층에, 인접한 하부 층의 내부 위치에 위치되는 전도성 비아에 의해 연결될 수 있다. 예컨대, 제3 게이트 러너(1121_3)는, 제2 게이트 러너(1121_2)의 내부 위치에 배치되는 제4 전도성 게이트 비아(1127_3)에 의해 제2 게이트 러너(1121_2)에 연결될 수 있다. 일부 실시예들에서, 내부 위치는 제2 게이트 러너(1121_2)의 중간지점일 수 있다. 일부 실시예들에서, 내부 위치는, 게이트 러너 층의 중간지점으로부터 게이트 러너 층의 길이의 10 퍼센트 내에 있는 거리에 있을 수 있다. 일부 실시예들에서, 내부 위치는, 게이트 러너 층의 중간지점으로부터 게이트 러너 층의 길이의 20 퍼센트 내에 있는 거리에 있을 수 있다. 일부 실시예들에서, 내부 위치는, 게이트 러너 층의 제1 단부와 제2 단부 사이의 거리의 1/3과 2/3 사이의 거리에 있을 수 있다.
도 11에 예시된 바와 같이, 적층된 게이트 러너 층들 중 일부는 세그먼트들로 있을 수 있다. 예컨대, 제1 게이트 러너(1121_1)는, 서로 물리적으로 격리될 수 있는 2개의 세그먼트로 분리될 수 있다. 제1 게이트 러너(1121_1)의 세그먼트들 각각은, 세그먼트의 내부 위치에 배치되는 복수의 제3 전도성 게이트 비아들(1127_2) 중 하나에 의해 제2 게이트 러너(1121_2)에 연결될 수 있다. 일부 실시예들에서, 제1 게이트 러너(1121_1)의 세그먼트의 내부 위치는 세그먼트의 중간지점이다. 일부 실시예들에서, 제1 게이트 러너(1121_1)는 일체형 층일 수 있다. 게다가, 도 11이 3개의 게이트 러너(1121_1, 1121_2, 및 1121_3)를 예시하지만, 본 발명의 범위를 초과하지 않으면서 더 많거나 더 적은 게이트 러너 및/또는 층이 제공될 수 있다는 것이 이해될 것이다.
도 10에 예시된 바와 같이, 입력 신호들은 게이트 접합 패드에 연결된 입력 접합 와이어들을 통해 트랜지스터 셀들에 제공될 수 있다. 유사하게, 드레인 신호들은, 드레인 접합 패드에 연결된 출력 접합 와이어들을 통해 트랜지스터 셀들로부터 출력될 수 있다. 일부 실시예들에서, 게이트 접합 패드 및/또는 드레인 접합 패드는 게이트 핑거들 및/또는 드레인 핑거들 상에 제공될 수 있다.
도 12a는 본 발명의 일부 실시예들에 따른, 게이트 핑거들(610)의 폭이 증가되고 게이트 접합 패드(1220)가 게이트 핑거들(610) 상에 제공되는 트랜지스터 디바이스(1200)를 예시하는 평면도이다. 도 12b는 본 발명의 일부 실시예들에 따른, 선(C-C')을 따라 취해진 도 12a의 단면이다. 도 12c는 본 발명의 일부 실시예들에 따른, 선(D-D')을 따라 취해진 도 12a의 단면이다. 게이트 핑거들(610), 드레인 핑거들(615), 및 소스 핑거들(605)에 대한 요소들 중 다수는 도 6a, 도 6b, 및 도 6c에 예시된 것들과 유사하다. 그에 따라서, 그의 추가적인 설명은 생략될 것이다.
도 12a, 도 12b, 및 도 12c에 예시된 바와 같이, 본 발명의 일부 실시예들은, 반도체 구조(690) 상에 반복적으로 배열되어 트랜지스터 다이(1215)를 형성하는 복수의 트랜지스터 셀들(700)을 제공할 수 있다. 트랜지스터 셀들(700)은 도 3a 내지 도 3c에 예시된 것들(예컨대, LDMOS 또는 HEMT 트랜지스터 셀들)과 같은 반도체 구조들(690)로 형성될 수 있다는 것이 이해될 것이다. 트랜지스터 셀들(700)은 결합된 출력 신호를 제공하도록 트랜지스터 디바이스(1200)의 일부로서 배열될 수 있다. 예컨대, 복수의 트랜지스터 셀들(700)의 개개의 게이트 영역들, 드레인 영역들, 및 소스 영역들은 병렬로 결합된 복수의 트랜지스터를 제공하도록 공통으로 연결될 수 있다.
트랜지스터 디바이스(1200)는 또한, 제1 방향(예컨대, Y 방향)으로 반도체 구조(690) 상에서 그를 따라 서로 이격되는 복수의 게이트 핑거들(610)을 포함할 수 있다. 게이트 핑거들(610) 각각은, 제2 방향(예컨대, X 방향)에서의 폭(2W) 또는 종래의 트랜지스터 디바이스의 폭을 초과하는 일부 다른 폭을 가질 수 있다. 일부 실시예들에서, 폭(2W)은 800 미크론일 수 있다.
게이트 핑거들(610)은, 복수의 트랜지스터 셀들(700)의 게이트 영역들(예컨대, 채널)과 각각 전기 접촉하도록 반도체 구조(690) 상에 배치될 수 있다. 복수의 게이트 핑거들(610)은 게이트 신호를 트랜지스터 셀들(700)의 개개의 트렌지스터 셀들에 제공할 수 있다.
일부 실시예들에서, 트랜지스터 디바이스(1200)는 또한, 제1 방향(예컨대, Y 방향)으로 반도체 구조(690) 상에 배열되는 복수의 드레인 핑거들(615)을 포함할 수 있다. 복수의 드레인 핑거들(615) 각각은 제2 방향(예컨대, X 방향)에서 폭(2W)을 가질 수 있지만, 본 발명은 이에 제한되지 않는다. 복수의 드레인 핑거들(615)은, 복수의 트랜지스터 셀들(700)의 드레인 영역들과 각각 전기 접촉하도록 반도체 구조(690) 상에 그리고/또는 반도체 구조(690) 내에 배치될 수 있다. 드레인 핑거들(615)은, 트랜지스터 셀들(700)의 개개의 트렌지스터 셀들의 드레인 신호를 전도할 수 있다.
게이트 접합 패드(1220)가 복수의 게이트 핑거들(610) 및 드레인 핑거들(615) 상에 제공될 수 있다. 게이트 접합 패드(1220)는 (예컨대, 게이트 핑거들(610) 및/또는 드레인 핑거들(615)과 교차하도록) 게이트 핑거들(610) 및/또는 드레인 핑거들(615) 상에서 제1 방향(예컨대, Y 방향)으로 연장될 수 있다. 하나 이상의 입력 접합 와이어(1020)가 게이트 접합 패드(1220)에 접합될 수 있다. 입력 접합 와이어들(1020)은 입력 신호(예컨대, 게이트 신호)를 트랜지스터 셀들(700)의 게이트들에 제공할 수 있다. 하나의 입력 접합 와이어(1020)만이 도 12a에 예시되지만, 게이트 접합 패드(1220)를 따른 상이한 위치들에 부가적인 입력 접합 와이어들(1020)이 존재할 수 있다는 것이 이해될 것이다. 입력 접합 와이어들(1020)의 개개의 입력 접합 와이어들은 게이트 핑거들(610) 및/또는 드레인 핑거들(615) 중 하나 이상 상에서 게이트 접합 패드(1220)로 연장될 수 있다.
드레인 접합 패드(1240)가 복수의 게이트 핑거들(610) 및 드레인 핑거들(615) 상에 제공될 수 있다. 드레인 접합 패드(1240)는 (예컨대, 게이트 핑거들(610) 및/또는 드레인 핑거들(615)과 교차하도록) 게이트 핑거들(610) 및/또는 드레인 핑거들(615) 상에서 제1 방향(예컨대, Y 방향)으로 연장될 수 있다. 하나 이상의 출력 접합 와이어(1040)가 드레인 접합 패드(1240)에 접합될 수 있다. 출력 접합 와이어들(1040)은 트랜지스터 셀들(700)로부터 출력 신호(예컨대, 드레인 신호)를 제공할 수 있다. 하나의 출력 접합 와이어(1040)만이 도 12a에 예시되지만, 드레인 접합 패드(1240)를 따른 상이한 위치들에 부가적인 출력 접합 와이어들(1040)이 존재할 수 있다는 것이 이해될 것이다. 출력 접합 와이어들(1040)의 개개의 출력 접합 와이어들은 게이트 핑거들(610) 및/또는 드레인 핑거들(615) 중 하나 이상 상에서 드레인 접합 패드(1240)에 접합되도록 연장될 수 있다. 일부 실시예들에서, 게이트 접합 패드(1220) 및/또는 드레인 접합 패드(1240)는, 예컨대, 구리, 금, 및/또는 복합 금속을 포함하는, 금속 또는 다른 고도로 전도성인 물질을 포함할 수 있다.
각각의 게이트 핑거(610)는, 복수의 제1 전도성 게이트 비아들(628)에 의해 게이트 상호연결부(625)에 결합될 수 있다. 일부 실시예들에서, 게이트 상호연결부들(625)은 게이트 핑거들(610)보다 (예컨대, Z 방향으로) 더 높은 수준에서 반도체 구조(690) 위에 있을 수 있다. 일부 실시예들에서, 게이트 상호연결부(625)는, 제1 방향에서(예컨대, Y 방향에서) 게이트 핑거(610)보다 더 큰 치수를 가질 수 있다. 게이트 상호연결부들(625)은 제2 전도성 게이트 비아(1227)에 의해 게이트 접합 패드(1220)에 연결될 수 있다.
일부 실시예들에서, 게이트 접합 패드(1220)를 개개의 게이트 상호연결부(625)에 연결하는 각각의 제2 전도성 게이트 비아(1227)는 게이트 상호연결부(625)의 내부 위치(629)에서 게이트 상호연결부(625)에 연결될 수 있다. 예컨대, 게이트 상호연결부(625)는 제1 및 제2 대향 단부들(645, 646)을 가질 수 있다. 일부 실시예들에서, 제2 전도성 게이트 비아(627)는, 제1 단부(645)와 제2 단부(646) 사이에 있는 게이트 상호연결부(625)의 내부 위치(629)에서 게이트 상호연결부(625)에 연결될 수 있다. 일부 실시예들에서, 내부 위치(629)는, 게이트 상호연결부(625)의 제1 단부(645) 및 제2 단부(646)의 중간지점으로부터 오프셋될 수 있다. 일부 실시예들에서, 내부 위치(629)는, 게이트 상호연결부(625)의 중간지점으로부터 게이트 상호연결부(625)의 길이의 20 퍼센트 내에 있는 거리에 있을 수 있다. 일부 실시예들에서, 내부 위치(629)는, 게이트 상호연결부(625)의 제1 단부(645)와 제2 단부(646) 사이의 거리의 1/3과 2/3 사이의 거리에 있을 수 있다.
일부 실시예들에서, 게이트 핑거들(610) 각각은 제1 세그먼트(610A) 및 제2 세그먼트(610B)로 구성될 수 있다. 일부 실시예들에서, 제1 세그먼트(610A) 및 제2 세그먼트(610B)는 공선으로 연장될 수 있다. 예컨대, 폭(2W)을 갖는 게이트 핑거(610)에 대해, 제1 세그먼트(610A) 및 제2 세그먼트(610B) 둘 모두는 폭(W)을 가질 수 있지만, 본 발명은 이에 제한되지 않는다. 일부 실시예들에서, 제1 세그먼트(610A) 및 제2 세그먼트(610B)는, 도 12b에 예시된 바와 같이, 갭에 의해 물리적으로 분리될 수도 있다. 예컨대, 제1 세그먼트(610A)와 제2 세그먼트(610B) 사이에 배치되는 부가적인 요소(예컨대, 본원에서 논의된 절연 및/또는 유전체 층(1230))가 존재할 수도 있다. 그러나, 본 발명은 이에 제한되지 않으며, 다른 실시예들에서, 게이트 핑거(610)는, 예컨대 도 7에 예시된 바와 같이, 별개의 제1 및 제2 세그먼트들(610A, 610B)로 분할되지 않을 수도 있다는 것이 인식될 것이다.
각각의 드레인 핑거(615)는, 복수의 제1 전도성 드레인 비아들(638)에 의해 개개의 드레인 상호연결부(635)에 결합될 수 있다. 일부 실시예들에서, 드레인 상호연결부들(635)은, 드레인 핑거들(615)보다 더 높은 수준에서 반도체 구조(690) 위에 있을 수 있다. 일부 실시예들에서, 드레인 상호연결부들(635)은, 게이트 상호연결부들(625)과 동일한 수준에서 반도체 구조(690) 위에 있을 수 있다. 일부 실시예들에서, 드레인 상호연결부들(635)은, 게이트 상호연결부들(625)과 상이한 수준에서 반도체 구조(690) 위에 있을 수 있다. 일부 실시예들에서, 드레인 상호연결부들(635)은, 제1 방향에서(예컨대, Y 방향에서) 드레인 핑거들(615)보다 더 큰 치수를 가질 수 있다.
각각의 드레인 상호연결부(635)는, 개개의 제2 전도성 드레인 비아(1237)에 의해 드레인 접합 패드(1240)에 연결될 수 있다. 게이트 접합 패드(1220)와 마찬가지로, 일부 실시예들에서, 드레인 접합 패드(1240)를 개개의 드레인 상호연결부(635)에 연결하는 제2 전도성 드레인 비아들(1237)은 드레인 상호연결부(635)의 내부 위치(639)에서 드레인 상호연결부(635)에 연결될 수 있다. 드레인 접합 패드(1240)를 드레인 상호연결부들(635)에 연결하기 위한 다양한 가능성들은 게이트 상호연결부들(625)에 게이트 접합 패드(1220)를 연결하는 것에 대해 본원에서 논의된 것들과 유사하며, 그의 중복 설명들은 간결성을 위해 반복되지 않을 것이다.
유전체 층(1230)은, 게이트 상호연결부(625) 및/또는 드레인 상호연결부(635)의 상부 표면 상에 제공될 수 있다. 유전체 층(1230)은, 게이트 상호연결부(625)를 드레인 접합 패드(1240)로부터 그리고/또는 드레인 상호연결부(635)를 게이트 접합 패드(1220)로부터 절연시키는 것을 도울 수 있다. 제2 전도성 게이트 비아들(1227)은, 게이트 접합 패드(1220)와 게이트 상호연결부(625) 사이의 유전체 층(1230)을 관통할 수 있다. 제2 전도성 드레인 비아들(1237)은, 드레인 접합 패드(1240)와 드레인 상호연결부(635) 사이의 유전체 층(1230)을 관통할 수 있다. 유전체 층(1230)은, 예컨대, 열 산화물 층, 산화규소 층, 질화규소, 산질화규소, 또는 고-k 유전체 층을 포함할 수 있다.
일부 실시예들에서, 게이트 접합 패드(1220)는, 게이트 상호연결부(625)의 제1 단부(645)와 제2 단부(646)의 중간지점(예컨대, 그들 사이의 중간) 근처에서 게이트 핑거(610) 및/또는 게이트 상호연결부(625) 상에 위치될 수 있다. 다시 말해서, 게이트 접합 패드(1220)는, 게이트 상호연결부(625)의 중간지점에 수직으로 연장되는 가상 수직 선에 근접하도록 배열될 수 있다. 일부 실시예들에서, 게이트 접합 패드(1220)는, 게이트 상호연결부(625)의 중간지점으로부터(예컨대, 중간지점에 수직인 가상 선으로부터) 수평 방향으로 게이트 상호연결부(625)의 길이의 10 퍼센트 내에 있는 거리 내에 있을 수 있다. 일부 실시예들에서, 게이트 접합 패드(1220)는, 게이트 상호연결부(625)의 중간지점으로부터(예컨대, 중간지점에 수직인 가상 선으로부터) 수평 방향으로 게이트 상호연결부(625)의 길이의 20 퍼센트 내에 있는 거리에 있을 수 있다.
유사하게, 일부 실시예들에서, 드레인 접합 패드(1240)는, 드레인 상호연결부(635)의 중간지점(예컨대, 그 사이의 중간) 근처에서 드레인 핑거(615) 및/또는 드레인 상호연결부(635) 상에 위치될 수 있다. 다시 말해서, 드레인 접합 패드(1240)는, 드레인 상호연결부(635)의 중간지점에 수직으로 연장되는 가상 수직 선에 근접하도록 배열될 수 있다. 일부 실시예들에서, 드레인 접합 패드(1240)는, 드레인 상호연결부(635)의 중간지점으로부터(예컨대, 중간지점에 수직인 가상 선으로부터) 수평 방향으로 드레인 상호연결부(635)의 길이의 10 퍼센트 내에 있는 거리 내에 있을 수 있다. 일부 실시예들에서, 드레인 접합 패드(1240)는, 드레인 상호연결부(635)의 중간지점으로부터(예컨대, 중간지점에 수직인 가상 선으로부터) 수평 방향으로 드레인 상호연결부(635)의 길이의 20 퍼센트 내에 있는 거리에 있을 수 있다. 일부 실시예들에서, 게이트 접합 패드(1220) 및 드레인 접합 패드(1240)는 200 미크론 미만만큼 분리될 수 있다. 일부 실시예들에서, 게이트 접합 패드(1220) 및 드레인 접합 패드(1240)는 100 미크론 미만만큼 분리될 수 있다.
예컨대, 게이트 및/또는 드레인 핑거(610, 615)의 길이는 360 미크론일 수 있다. 게이트 접합 패드(1220)가 게이트 핑거(610)의 중간지점(예컨대, 180 미크론)의 20 % 내에 위치되는 경우, 게이트 접합 패드(1220)는 게이트 핑거(610)의 중간지점으로부터 36 미크론에 있을 수 있다. 유사하게, 드레인 접합 패드(1240)가 드레인 핑거(615)의 중간지점(예컨대, 180 미크론)의 20 % 내에 위치되는 경우, 드레인 접합 패드(1240)는 드레인 핑거(615)의 중간지점으로부터 36 미크론에 있을 수 있다. 그에 따라, 게이트 접합 패드(1220) 및 드레인 접합 패드(1240)는 72 미크론만큼 분리될 수 있다. 게이트 접합 패드(1220) 및 드레인 접합 패드(1240)의 이러한 거리들 및 배치들은 단지 예들이며, 본원에서 설명된 실시예들은 이에 제한되지 않는다.
게이트 접합 패드(1220)와 드레인 접합 패드(1240) 사이의 영역 상에서 트랜지스터 디바이스의 트랜지스터 다이(1215)의 표면 상에 격리 물질(1260)이 배치될 수 있다. 도 12a에 예시된 바와 같이, 입력 접합 와이어들(1020)은 게이트 접합 패드(1220)에 결합될 수 있고, 출력 접합 와이어들(1040)은 드레인 접합 패드(1240)에 결합될 수 있다. 입력 접합 와이어들(1020)과 출력 접합 와이어들(1040)의 근접성 때문에, 격리 물질(1260)의 존재 없이 입력 접합 와이어들(1020)과 출력 접합 와이어들(1040) 사이에 전기적 상호연결(예컨대, 용량성 및/또는 자기 결합)이 형성될 수 있다. 격리 물질(1260)은 이러한 용량성 및/또는 자기 결합을 감소시키고/거나 방지할 수 있다. 입력 및 출력 접합 와이어들 사이의 격리 물질의 사용은, 예컨대, "PACKAGED TRANSISTOR DEVICES WITH INPUT-OUTPUT ISOLATION AND METHODS OF FORMING PACKAGED TRANSISTOR DEVICES WITH INPUT-OUTPUT ISOLATION"이라는 명칭으로 2018년 12월 4일자로 출원된 트랑(Trang) 등의 미국 특허 출원 일련번호 제16/208,821호에서 논의되며, 상기 출원의 전체 내용들은 인용에 의해 본원에 포함된다.
격리 물질(1260)은, 게이트 접합 패드(1220) 및/또는 드레인 접합 패드(1240)에 각각 연결되는 입력 접합 와이어들(1020) 및/또는 출력 접합 와이어들(1040)에 실질적으로 직교하는 제1 방향(예컨대, Y 방향)으로 연장될 수 있다. 도 12a 내지 도 12c에서, 격리 물질(1260)의 예시적인 형상은 참조를 위해서만 포함되며, 특정 치수(예컨대, 높이, 길이, 또는 폭)는 상이할 수 있다. 예컨대, 도 12b 및 도 12c에서, 격리 물질(1260)의 높이는 격리 물질(1260)의 배치를 보여주도록 의도된다. 일부 실시예들에서, 격리 물질의 높이는, 적어도 입력 접합 와이어들(1020) 및/또는 출력 접합 와이어들(1040)의 부분들만큼 높은 높이(즉, 트랜지스터 다이(1215) 위로의 Z 방향으로의 거리)로 연장될 수 있다.
일부 실시예들에서, 격리 물질(1260)은, 금속, 전도성 금속 질화물, 전도성 금속 산화물, 또는 상기 물질들의 조합물을 포함할 수 있다. 예컨대, 격리 물질(1260)은, 텅스텐(W), 질화텅스텐(WN), 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 티타늄 알루미늄 질화물(TiAlN), 이리듐(Ir), 백금(Pt), 팔라듐(Pd), 루테늄(Ru), 지르코늄(Zr), 로듐(Rh), 니켈(Ni), 코발트(Co), 크롬(Cr), 주석(Sn), 아연(Zn), 인듐 주석 산화물(ITO), 상기 금속들의 합금, 또는 상기 금속들의 조합물을 포함할 수 있다. 일부 실시예들에서, 격리 물질(1260)은 전도성 물질(예컨대, 금속 또는 금속 함유 물질)로 도금 및/또는 코팅된 비-전도성 물질을 포함할 수 있다.
격리 물질(1260)은 전도성 격리 물질일 수 있지만, 본 발명은 이에 제한되지 않는다. 일부 실시예들에서, 격리 물질(1260)은, 마이크로파 및/또는 RF 방출들을 흡수할 수 있는 유전체 물질을 포함할 수 있다. 일부 실시예들에서, 격리 물질(1260)은 손실성 유전체로 형성될 수 있다. 손실성 유전체는, 입력 및 출력 접합 와이어들(1020, 1040) 사이의 결합을 형성하는 것들과 같은 전자기파들을 흡수하고/거나 감소시키도록 구성될 수 있다. 격리 물질(1260)에서의 물질들로서 유용할 수 있는 손실성 유전체들은, 0.1보다 더 큰 손실 탄젠트를 갖는 손실성 유전체들을 포함할 수 있다. tan δ로 또한 알려져 있는 손실 탄젠트는 유전체 유전율의 실수부와 허수부 사이의 비율이다. 일부 실시예들에서, 격리 물질(1260)로서 사용되는 손실성 유전체에 대한 손실 탄젠트는 트랜지스터 디바이스(1200)의 동작 주파수에 기반할 수 있다. 손실성 유전체들의 예들은, 탄소를 함유하는 유전체들을 포함할 수 있다.
일부 실시예들에서, 격리 물질(1260)은, 자기 물질, 이를테면, 예컨대 페라이트 및/또는 니켈을 포함할 수 있다.
격리 물질(1260)의 사용은, 게이트 접합 패드(1220) 및 드레인 접합 패드(1240)가 트랜지스터 디바이스(1200)의 효율을 감소시키는 용량성 및/또는 자기 결합들을 가짐이 없이 서로 비교적 매우 근접하게 배치되는 것을 허용할 수 있다. 게이트 접합 패드(1220)를 트랜지스터 디바이스의 중심에 더 가깝게 배치함으로써, 게이트 러너, 이를테면, 도 6a 및 도 6b에 예시된 게이트 러너(621)의 사용 없이(또는 그 중 더 작은 것을 이용하여), 게이트 접합 패드(1220)에서 제공되는 게이트 신호와 게이트 상호연결부(625)의 내부 위치(629) 사이에 연결이 이루어질 수 있다. 유사하게, 드레인 접합 패드(1240)를 트랜지스터 디바이스의 중심에 더 가깝게 배치함으로써, 드레인 러너, 이를테면, 도 6a 및 도 6c에 예시된 드레인 러너(631)의 사용 없이(또는 그 중 더 작은 것을 이용하여), 드레인 접합 패드(1240)로부터 출력되는 드레인 신호와 드레인 상호연결부(635)의 내부 위치(639) 사이에 연결이 이루어질 수 있다.
도 12b는, 게이트 핑거(610)의 길이를 따라 게이트 상호연결부(625)와 게이트 핑거(610) 사이에 복수의 전도성 비아들(628)이 연결되는 예시적인 실시예를 예시한다. 일부 실시예들에서, 배타적으로 그리고/또는 주로 게이트 핑거(610)의 가장자리 부분들에서 게이트 상호연결부(625)와 게이트 핑거(610) 사이에 연결들을 제공하는 것이 유익할 수 있다. 도 12d 및 도 12e는 본 발명의 일부 실시예들에 따른, 게이트 핑거(610)가 가장자리-급전되는, 선들(C-C' 및 D-D')을 따라 각각 취해진 도 12a의 다른 예시적인 실시예의 단면을 예시한다. 가장자리-급전 게이트 및/또는 드레인 핑거들을 사용하는 이점들은, "IMPROVED DRAIN AND/OR GATE INTERCONNECT AND FINGER STRUCTURE"라는 명칭으로 2019년 4월 4일 출원된 트랑 등의 미국 특허 출원 일련번호 제16/375,398호에서 논의되며, 상기 출원의 전체 내용들은 인용에 의해 본원에 포함된다. 일부 실시예들에서, 게이트 핑거(610)는 도 12d에 예시된 바와 같이 (예컨대, 게이트 핑거(610)의 중앙 부분의 전도성 비아들(628) 없이) 게이트 핑거(610)의 가장자리 부분들에서 게이트 신호를 수신할 수 있는 한편, 드레인 핑거(615)는 도 12e에 예시된 바와 같이 드레인 핑거(615)의 중앙 부분들에서 전도성 비아들(638)을 갖게 구현된다. 그에 따라, 일부 실시예들에서, 게이트 핑거(610)는 가장자리-급전될 수 있고, 드레인 핑거(615)는 내부-급전될 수 있다. 도 12d 및 도 12e에 예시된 구성은 추가로, 트랜지스터 디바이스(1200)의 효율을 개선할 수 있다. 도 12d의 전도성 비아들(628)이 게이트 핑거(610)의 최외측 가장자리에 있는 것으로 예시되지만, 본 발명은 이에 제한되지 않는다는 것이 이해될 것이다. 일부 실시예들에서, 게이트 핑거(610)는 대향하는 가장자리들(654, 656)을 가질 수 있고, 전도성 비아들은 게이트 핑거(610)의 대향하는 가장자리들에 인접할 수 있고/거나 게이트 핑거(610)의 대향하는 가장자리들(예컨대, 최외측 가장자리들)로부터 오프셋될 수 있다. 예컨대, 게이트 상호연결부(625)와 게이트 핑거(610) 사이의 제1 전도성 비아(628)는 제1 대향하는 가장자리(654)로부터 오프셋된 제1 위치에서 게이트 핑거(610)에 연결될 수 있고, 게이트 상호연결부(625)와 게이트 핑거(610) 사이의 제2 전도성 비아(628)는 게이트 핑거(610)의 제2 대향하는 가장자리(656)로부터 제2 오프셋만큼 오프셋된 제2 위치에서 게이트 핑거(610)에 연결될 수 있다. 일부 실시예들에서, 제1 및/또는 제2 전도성 비아(628)는, 게이트 핑거(610)의 가장 가까운 대향하는 가장자리(654, 656)로부터 (예컨대, X 방향으로) 게이트 핑거의 폭의 1/3 내에 있는 게이트 핑거(610)의 개개의 대향하는 가장자리들(654, 656)로부터 제1 및 제2 오프셋들만큼 오프셋될 수 있다. 본원에서 사용되는 바와 같이, 게이트 핑거(610)의 폭(예컨대, 연관된 트랜지스터 셀에 대한 게이트의 폭)은, 게이트 핑거 세그먼트들(610A, 610B) 사이에 갭을 포함하지 않는 (예컨대, X 방향에서의) 게이트 핑거(610)의 대향하는 가장자리들(654, 656) 사이의 거리이다. 일부 실시예들에서, 게이트 핑거(610)의 폭은, 제1 게이트 핑거 세그먼트(610A)의 폭과 제2 게이트 핑거 세그먼트(610B)의 폭의 합일 수 있다. 일부 실시예들에서, 제1 및/또는 제2 전도성 비아(628)는, 게이트 핑거(610)의 가장 가까운 대향하는 가장자리(654, 656)로부터 (예컨대, X 방향으로) 게이트 핑거(610)의 폭의 1/4 내에 있는 게이트 핑거(610)의 개개의 대향하는 가장자리들(654, 656)로부터 제1 및 제2 오프셋들만큼 오프셋될 수 있다. 가장자리들(654, 656)로부터의 제1 오프셋 및 제2 오프셋은, 서로 상이한 값들을 가질 수 있다는 것(예컨대, 오프셋들 중 하나는 다른 하나보다 클 수 있음)이 이해될 것이다. 일부 실시예들에서, 제1 및 제2 오프셋은 실질적으로 영(zero)일 수 있으며, 이는, 전도성 비아들(628)이 게이트 핑거(610)의 최외측 가장자리들에 배치된다는 것을 의미한다.
도 12d 및 12e가, 게이트 핑거(610)가 가장자리-급전되는 예를 예시하지만, 본 발명은 이에 제한되지 않는다. 도 12f 및 도 12g는 본 발명의 일부 실시예들에 따른, 드레인 핑거(615)가 가장자리-급전되는, 선들(C-C' 및 D-D')을 따라 각각 취해진 도 12a의 다른 예시적인 실시예의 단면을 예시한다. 도 12f 및 도 12g의 예시적인 실시예는, 드레인 핑거(615)가 도 12g에 예시된 바와 같이 (예컨대, 드레인 핑거(615)의 중앙 부분의 전도성 비아들(638) 없이) 드레인 핑거(615)의 가장자리 부분들에서 드레인 신호를 출력할 수 있는 한편, 게이트 핑거(610)가 도 12f에 예시된 바와 같이 게이트 핑거(610)의 중앙 부분들에서 전도성 비아들(628)을 갖게 구현된다는 점을 제외하고는, 도 12d 및 도 12e의 것들과 유사하다. 그에 따라, 일부 실시예들에서, 드레인 핑거(615)는 가장자리-급전될 수 있고, 게이트 핑거(610)는 내부-급전될 수 있다.
도 12a 내지 도 12g와 관련하여 논의된 바와 같이, 격리 물질(1260)은 다수의 형태들을 취할 수 있다. 도 13a는, 입력 접합 와이어들(1020)과 출력 접합 와이어들(1040) 사이의 결합의 효과를 감소시키기 위해 격리 물질(1260)을 활용하는 본 발명에 따른 패키징된 트랜지스터 디바이스(1300)의 사시도이다. 도 13b는, 도 13a의 실시예에 예시된 격리 물질(1260)을 포함하는, 선(E-E')을 따라 취해진 패키징된 트랜지스터 디바이스(1300)의 개략적인 단면도이다.
도 13a의 패키징된 트랜지스터 디바이스(1300)는 도 12a 내지 도 12g에 예시된 트랜지스터 다이(1215)를 포함할 수 있다. 도 13a에 예시된 바와 같이, 패키징된 트랜지스터 디바이스(1300)는, 접합 와이어(1332)를 통해 커패시터(1336)의 제1 단자에 결합되는 입력 리드(1314)를 포함할 수 있고, 커패시터(1336)의 제1 단자는 입력 접합 와이어(1020)를 통해 트랜지스터 다이(1315)에 결합될 수 있다. 입력 접합 와이어(1020)는, 트랜지스터 다이(1215)의 표면 상의 게이트 접합 패드(1220)에 결합될 수 있다. 일부 실시예들에서, 접합 와이어(1332), 커패시터(1336), 및 입력 접합 와이어(1020)는 입력 매칭 회로를 형성할 수 있지만, 본원에서 설명된 실시예들은 이에 제한되지 않는다. 일부 실시예들에서, 입력 접합 와이어(1020)는 입력 리드(1314)에 직접, 또는 그들 사이에 다른 및/또는 부가적인 회로 요소들이 있게 결합될 수 있다.
트랜지스터 다이(1215)는 또한, 출력 접합 와이어(1040)를 통해 커패시터(1322)의 제1 단자에 그리고 접합 와이어(1338)를 통해 출력 리드(1318)에 결합될 수 있다. 출력 접합 와이어(1040)는, 트랜지스터 다이(1215)의 표면 상의 드레인 접합 패드(1240)에 결합될 수 있다. 일부 실시예들에서, 접합 와이어(1338), 커패시터(1322), 및 출력 접합 와이어(1040)는 출력 매칭 회로를 형성할 수 있지만, 본원에서 설명된 실시예들은 이에 제한되지 않는다. 일부 실시예들에서, 출력 접합 와이어(1040)는 출력 리드(1318)에 직접, 또는 그들 사이에 다른 및/또는 부가적인 회로 요소들이 있게 결합될 수 있다. 접합 와이어(1332), 입력 접합 와이어(1020), 출력 접합 와이어(1040), 및/또는 접합 와이어(1338) 중 적어도 하나는 트랜지스터 다이(1215)의 최상부 표면 위로 연장될 수 있다.
도 13a 및 도 13b를 참조하면, 본 발명의 실시예들은, 트랜지스터 다이(1215)의 게이트 접합 패드(1220)에 결합되는 입력 접합 와이어들(1020)과 트랜지스터 다이(1215)의 드레인 접합 패드(1240)에 결합되는 출력 접합 와이어들(1040) 사이에 격리 물질(1260)을 삽입할 수 있다. 격리 물질(1260)은 트랜지스터 다이(1215)의 최상부 표면 상에서 연장될 수 있고, 격리 물질(1260)의 적어도 일부분은 물리적으로 입력 접합 와이어들(1020)과 출력 접합 와이어들(1040) 사이에(예컨대, 트랜지스터 다이(1215) 위에) 있을 수 있다. 본원에서 사용되는 바와 같이, 제2 요소의 일부분으로부터 제3 요소의 일부분으로의 직선이 제1 요소와 교차할 때 제1 요소는 물리적으로 제2 요소와 제3 요소 사이에 있다.
일부 실시예들에서, 격리 물질(1260)은, 게이트 접합 패드(1220)에 연결되는 입력 접합 와이어들(1020) 및/또는 드레인 접합 패드(1240)에 연결되는 출력 접합 와이어들(1040)에 실질적으로 직교하는 제1 방향으로 연장될 수 있다. 격리 물질(1260)은, 입력 접합 와이어(들)(1020)와 출력 접합 와이어(들)(1040) 사이의 용량성 및/또는 자기 결합을 감소시킬 수 있다. 일부 실시예들에서, 격리 물질(1260)은, 입력 접합 와이어(1020)와 출력 접합 와이어(1040) 사이에 전자기 차폐부를 제공하도록 구성될 수 있다.
일부 실시예들에서, 격리 물질(1260)은, 전도성 격리 물질(1260)을 형성하도록 전도성 물질로 구성될 수 있다. 전도성 격리 물질(1260)은 기준 전압 소스(예컨대, 접지)에 결합될 수 있다. 예컨대, 전도성 격리 물질(1260)은, 접지된 전도성 플랜지, 패키징된 트랜지스터 디바이스(1300)의 기부 상의 접지된 패드, 및/또는 접지 신호를 제공할 수 있는 패키징된 트랜지스터 디바이스(1300)의 다른 요소에 결합될 수 있다.
일부 실시예들에서, 전도성 격리 물질(1260)은, 트랜지스터 다이(1215)의 최상부 표면 상에 제공되는 패드 또는 다른 연결 요소에 결합될 수 있다. 패드는, 트랜지스터 다이(1215)의 내부 연결들을 통해 기준 신호(예컨대, 접지)에 연결될 수 있다. 일부 실시예들에서, 전도성 격리 물질(1260)은, 접지에 결합되는 것과는 반대로 전기적으로 플로팅되도록 제공될 수 있다.
예컨대, 도 13b를 참조하면, 격리 물질(1260)은 트랜지스터 다이(1215) 상의 기부 격리 세그먼트(1320)에 결합될 수 있다. 일부 실시예들에서, 기부 격리 세그먼트(1320)는 접합 와이어일 수 있다. 일부 실시예들에서, 기부 격리 세그먼트(1320)는, 트랜지스터 다이(1215)의 일 측 상에서 기부 및/또는 기판에 연결될 수 있고, 트랜지스터 다이(1215) 위로 트랜지스터 다이(1215) 상에서 연장될 수 있으며, 트랜지스터 다이(1215)의 제2 측 상에서 기부 및/또는 기판에 연결될 수 있다. 기부 격리 세그먼트(1320)의 적어도 하나의 측은 기준 신호(예컨대, 접지 신호)에 연결될 수 있다. 그러나, 본 발명은 이에 제한되지 않는다. 일부 실시예들에서, 기부 격리 세그먼트(1320)는 트랜지스터 다이(1215)의 표면 상의 패드에 연결될 수 있으며, 여기서, 패드는 추가로, 트랜지스터 다이(1215)의 내부 연결들 및/또는 외부 연결들을 통해 기준 신호(예컨대, 접지)에 연결된다. 예컨대, 일부 실시예들에서, 기부 격리 세그먼트(1320)는, 접지에 또한 결합될 수 있는, 트랜지스터 다이(1215)의 소스 영역들에 공통으로 결합될 수 있다.
격리 물질(1260)은 전도성 격리 물질일 수 있지만, 본 발명은 이에 제한되지 않는다. 일부 실시예들에서, 격리 물질(1260)은, 마이크로파 및/또는 RF 방출들을 흡수할 수 있는 유전체 물질을 포함할 수 있다. 일부 실시예들에서, 격리 물질(1260)은 손실성 유전체 및/또는 자기 물질로 형성될 수 있다.
도 14a는 본 발명의 추가적인 실시예들에 따른 격리 물질(1260)을 예시하는 개략적인 단면도이다. 도 14a에 예시된 바와 같이, 격리 물질(1260)은 하나 이상의 격리 세그먼트(1410)로 구성될 수 있다. 일부 실시예들에서, 격리 세그먼트들(1410)은, 트랜지스터 다이(1215)의 최상부 표면으로부터 멀어지는 방향으로(예컨대, 수직 방향으로) 연장될 수 있다. 일부 실시예들에서, 격리 세그먼트들(1410)은, 트랜지스터 다이(1215)의 최상부 표면에 실질적으로 수직인 방향으로 연장될 수 있다. 도 14a에 예시된 격리 물질(1260)은, 도 13a의 패키징된 트랜지스터 디바이스와 유사한 방식으로, 패키징된 트랜지스터 디바이스의 다른 요소들, 이를테면, 입력 접합 와이어들(1020) 및 출력 접합 와이어들(1040)에 대해 트랜지스터 다이(1215) 상에 배치될 수 있다는 것이 이해될 것이다. 다시 말해서, 격리 물질(1260)의 격리 세그먼트들(1410)은, 트랜지스터 다이(1215) 위의 입력 접합 와이어들(1020)과 출력 접합 와이어들(1040) 사이에 배치될 수 있다.
일부 실시예들에서, 격리 세그먼트들(1410)은, 금속, 전도성 금속 질화물, 전도성 금속 산화물, 또는 상기 물질들의 조합물을 포함할 수 있다. 예컨대, 격리 세그먼트들(1410)은, 텅스텐(W), 질화텅스텐(WN), 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 티타늄 알루미늄 질화물(TiAlN), 이리듐(Ir), 백금(Pt), 팔라듐(Pd), 루테늄(Ru), 지르코늄(Zr), 로듐(Rh), 니켈(Ni), 코발트(Co), 크롬(Cr), 주석(Sn), 아연(Zn), 인듐 주석 산화물(ITO), 상기 금속들의 합금, 또는 상기 금속들의 조합물을 포함할 수 있다. 일부 실시예들에서, 격리 세그먼트들(1410)은 손실성 유전체 및/또는 자기 물질을 포함할 수 있다.
일부 실시예들에서, 격리 세그먼트들(1410)은 기부 격리 세그먼트(1420) 상에 형성될 수 있지만, 본 발명은 이에 제한되지 않는다. 일부 실시예들에서, 기부 격리 세그먼트(1420)는, 트랜지스터 다이(1215)의 일 측 상에서 기부 및/또는 기판에 연결될 수 있고, 트랜지스터 다이(1215) 위로 트랜지스터 다이(1215) 상에서 연장될 수 있고/거나, 트랜지스터 다이(1215)의 제2 측 상에서 기부 및/또는 기판에 연결될 수 있다. 일부 실시예들에서, 기부 격리 세그먼트(1420)는 복수의 접합 와이어 중 하나일 수 있다.
도 14a가 기부 및/또는 기판에 연결된 기부 격리 세그먼트(1420)를 예시하지만, 본 발명은 이에 제한되지 않는다. 일부 실시예들에서, 트랜지스터 다이(1215)는, (예컨대, 기판에 대한) 트랜지스터 다이(1215)의 내부 또는 외부 연결들을 통해 기준 신호(예컨대, 접지)에 연결되는 자신의 표면 상의 패드들 및/또는 다른 연결 요소를 가질 수 있다. 도 14b는, 트랜지스터 다이(1215)가 트랜지스터 다이(1215)의 최상부 표면 상에 접지 패드들(1482)을 갖는 실시예를 예시한다. 일부 실시예들에서, 기부 격리 세그먼트(1420)는 트랜지스터 다이(1215)의 표면 상의 접지 패드들(1482)에 연결될 수 있다. 일부 실시예들에서, 기부 격리 세그먼트(1420)의 적어도 하나의 단부는 기준 신호(예컨대, 접지 신호)에 연결될 수 있다. 일부 실시예들에서, 기부 격리 세그먼트(1420)는 접합 와이어일 수 있다. 일부 실시예들에서, 기부 격리 세그먼트(1420)는, 트랜지스터 다이(1215)의 최상부 표면 상에 형성되는 금속 트레이스 및/또는 세그먼트일 수 있다.
도 13a 내지 도 14b가 격리 물질(1260)로서 금속 벽 및/또는 다른 수직 연장 구조들의 사용을 예시하지만, 격리 물질(1260)의 다른 구성들이 본 발명으로부터 벗어나지 않으면서 사용될 수 있다는 것이 이해될 것이다. 예컨대, 일부 실시예들에서, 격리 물질(1260)은 메쉬, 이를테면 금속 메쉬로 형성될 수 있다. 일부 실시예들에서, 격리 물질(1260)은 개별 격리 접합 와이어들로 형성될 수 있다. 도 15a는 본 발명의 일부 실시예들에 따른, 격리 접합 와이어들(1510)을 포함하는 격리 물질(1260)의 구성을 예시하는 단면도이다.
도 15a를 참조하면, 격리 물질(1260)은, 기준 전압 소스(예컨대, 접지 신호)에 연결될 수 있는 복수의 격리 접합 와이어들(1510)로 구성될 수 있다. 도 15a에 예시된 격리 물질(1260)은, 도 13a의 패키징된 트랜지스터 디바이스와 유사한 방식으로, 패키징된 트랜지스터 디바이스의 다른 요소들, 이를테면, 입력 접합 와이어들(1020) 및 출력 접합 와이어들(1040)에 대해 트랜지스터 다이(1215) 상에 배치될 수 있다는 것이 이해될 것이다. 일부 실시예들에서, 격리 물질(1260)의 격리 접합 와이어들(1510)은, 입력 접합 와이어들(1020) 및 출력 접합 와이어들(1040)이 연장되는 방향에 직교하는 제1 방향으로 트랜지스터 다이(1215)의 제1 측으로부터 트랜지스터 다이(1215)의 제2 측으로 연장될 수 있다. 격리 접합 와이어들(1510) 중 적어도 하나의 일부분은 물리적으로 입력 접합 와이어들(1020)과 출력 접합 와이어들(1040) 사이에(예컨대, 트랜지스터 다이(1215) 위에) 있을 수 있다.
일부 실시예들에서, 격리 접합 와이어들(1510)은, 트랜지스터 다이(1215)의 제1 측 상에서, 상부에 트랜지스터 다이(1215)가 배열되는 기부 및/또는 기판에 연결될 수 있고, 트랜지스터 다이(1215) 위의 높이로 트랜지스터 다이(1215) 상에서 연장될 수 있고/거나, 트랜지스터 다이(1215)의 제2 측 상에서 기부 및/또는 기판에 연결될 수 있다. 일부 실시예들에서, 복수의 격리 접합 와이어들(1510)의 개별 격리 접합 와이어들 부분들이 (예컨대, 수평 및/또는 수직 방향에서) 서로 중첩될 수 있지만, 본 발명은 이에 제한되지 않는다.
도 15a가 기부 및/또는 기판에 연결된 격리 접합 와이어들(1510)을 예시하지만, 본 발명은 이에 제한되지 않는다. 일부 실시예들에서, 트랜지스터 다이(1215)는, (예컨대, 기판에 대한) 트랜지스터 다이(1215)의 내부 또는 외부 연결들을 통해 기준 신호(예컨대, 접지)에 연결되는 자신의 표면 상의 패드들 및/또는 다른 연결 요소를 가질 수 있다. 도 15b는 본 발명의 추가적인 실시예들에 따른, 복수의 격리 접합 와이어들(1510)이 하나 이상의 접지 패드(1582)에 연결되는 실시예를 예시한다. 일부 실시예들에서, 복수의 격리 접합 와이어들(1510)은, 예컨대, 최상부 표면 또는 측부 표면과 같은, 트랜지스터 다이(1215)의 표면 상의 접지 패드들(1582)에 연결될 수 있다.
도 16a는 본 발명의 추가적인 실시예들에 따른, 격리 접합 와이어들(1610)을 포함하는 격리 물질(1260)의 구성을 예시하는 단면도이다. 도 16a를 참조하면, 격리 물질(1260)은, 기준 전압 소스(예컨대, 접지 신호)에 연결될 수 있는 복수의 격리 접합 와이어들(1610)로 구성될 수 있다. 격리 물질(1260)의 격리 접합 와이어들(1610)은, 제1 방향으로 트랜지스터 다이(1215)의 제1 측으로부터 트랜지스터 다이(1215)의 제2 측으로 연장될 수 있다. 일부 실시예들에서, 격리 물질(1260)의 격리 접합 와이어들(1610)은, 입력 접합 와이어들(1020) 및 출력 접합 와이어들(1040)이 연장되는 방향에 직교하는 제1 방향으로 트랜지스터 다이(1215)의 제1 측으로부터 트랜지스터 다이(1215)의 제2 측으로 연장될 수 있다. 격리 접합 와이어들(1610) 중 적어도 하나의 일부분은 물리적으로 입력 접합 와이어들(1020)과 출력 접합 와이어들(1040) 사이에(예컨대, 트랜지스터 다이(1215) 위에) 배치될 수 있다.
일부 실시예들에서, 격리 접합 와이어들(1610)은, 트랜지스터 다이(1215)의 제1 측 상에서, 상부에 트랜지스터(1215) 다이가 배열되는 기부 및/또는 기판에 연결될 수 있고, 트랜지스터 다이(1215) 위의 높이로 트랜지스터 다이(1215) 상에서 연장될 수 있고/거나, 트랜지스터 다이(1215)의 제2 측 상에서 기부 및/또는 기판에 연결될 수 있다. 일부 실시예들에서, 복수의 격리 접합 와이어들(1610) 중 제1 격리 접합 와이어는 복수의 격리 접합 와이어들(1610) 중 제2 격리 접합 와이어보다 더 높은(예컨대, 트랜지스터 다이(1215)로부터 더 먼) 수준에서 연장될 수 있다. 일부 실시예들에서, 복수의 격리 접합 와이어들(1610)의 개별 격리 접합 와이어들의 부분들은 서로 실질적으로 평행하게 연장될 수 있지만, 본 발명은 이에 제한되지 않는다. 일부 실시예들에서, 격리 접합 와이어들(1610)의 개개의 격리 접합 와이어들은 수직 방향에서 중첩될 수 있지만, 수평 방향에서는 중첩되지 않을 수 있다.
도 16a가 기부 및/또는 기판에 연결된 격리 접합 와이어들(1610)을 예시하지만, 본 발명은 이에 제한되지 않는다. 도 16b는, 복수의 격리 접합 와이어들(1610)이 하나 이상의 접지 패드(1682)에 연결되는 실시예를 예시한다. 일부 실시예들에서, 트랜지스터 다이(1215)는, (예컨대, 기판에 대한) 트랜지스터 다이(1215)의 내부 또는 외부 연결들을 통해 기준 신호(예컨대, 접지)에 연결되는 자신의 표면 상의 접지 패드들(1682) 및/또는 다른 연결 요소들을 가질 수 있다. 일부 실시예들에서, 복수의 격리 접합 와이어들(1610)은, 예컨대, 최상부 표면 또는 측부 표면과 같은, 트랜지스터 다이(1215)의 표면 상의 접지 패드들(1682)에 연결될 수 있다.
본원에서 논의된 바와 같이, 게이트 접합 패드들 및/또는 드레인 접합 패드들은, 게이트 및/또는 드레인 핑거들 상에 배치되어 그에 결합되는 데 사용되는 접합 와이어들 사이의 용량성 및/또는 자기 결합의 양을 감소시킬 수 있다. 도 12a 내지 도 12g에 예시된 바와 같이, 전도성 비아(예컨대, 제2 전도성 게이트 비아(1227))가 게이트 접합 패드(1220)와 게이트 상호연결부(625) 사이에 직접 제공될 때, 제2 전도성 게이트 비아(1227)가 게이트 상호연결부(625)에 연결되는 내부 위치(629)는 게이트 상호연결부(625)의 중간지점으로부터 오프셋될 수 있다. 유사하게, 전도성 비아(예컨대, 제2 전도성 드레인 비아(1237))가 드레인 접합 패드(1240)와 드레인 상호연결부(635) 사이에 직접 제공될 때, 제2 전도성 드레인 비아(1237)가 드레인 상호연결부(635)에 연결되는 내부 위치(639)는 드레인 상호연결부(635)의 중간지점으로부터 오프셋될 수 있다. 이러한 오프셋은, 일부 실시예들에서, 게이트 접합 패드(1220)와 드레인 접합 패드(1240) ― 이들 사이에 격리 물질(1260)이 배치됨 ― 사이의 간격에 기인할 수 있다.
일부 실시예들에서, 제2 전도성 드레인/게이트 비아를 개개의 게이트/드레인 상호연결부의 중간지점에 더 가깝게 연결하기 위해 제2 전도성 드레인/게이트 비아에 오프셋을 제공하는 것이 유익할 수 있다. 도 17a는 본 발명의 일부 실시예들에 따른, 게이트 핑거들(610)의 폭이 증가되고 게이트 접합 패드(1220)가 다중-세그먼트 전도성 게이트 비아(1720)를 통해 게이트 핑거들(610) 상에 제공되는 트랜지스터 디바이스(1700)를 예시하는 평면도이다. 도 17b는 본 발명의 일부 실시예들에 따른, 선(F-F')을 따라 취해진 도 17a의 단면이다. 도 17c는 본 발명의 일부 실시예들에 따른, 선(G-G')을 따라 취해진 도 17a의 단면이다. 게이트 핑거들(610), 드레인 핑거들(615), 및 소스 핑거들(605)에 대한 요소들 중 다수는 도 6a 내지 도 6c 및 도 12a 내지 도 12c에 예시된 것들과 유사하다. 그에 따라서, 그의 추가적인 설명은 생략될 것이다.
도 17a 내지 도 17c를 참조하면, 게이트 접합 패드(1220)가 복수의 게이트 핑거들(610) 및 드레인 핑거들(615) 상에 제공될 수 있다. 게이트 접합 패드(1220)는 (예컨대, 게이트 핑거들(610) 및/또는 드레인 핑거들(615)과 교차하도록) 게이트 핑거들(610) 및/또는 드레인 핑거들(615) 상에서 제1 방향(예컨대, Y 방향)으로 연장될 수 있다. 하나 이상의 입력 접합 와이어(1020)가 게이트 접합 패드에 접합될 수 있다. 입력 접합 와이어들(1020)은 입력 신호(예컨대, 게이트 신호)를 트랜지스터 셀들(700)의 게이트들에 제공할 수 있다. 하나의 입력 접합 와이어(1020)만이 도 17a에 예시되지만, 게이트 접합 패드(1220)를 따른 상이한 위치들에 부가적인 입력 접합 와이어들(1020)이 존재할 수 있다는 것이 이해될 것이다. 입력 접합 와이어들(1020)의 개개의 입력 접합 와이어들은 게이트 핑거들(610) 및/또는 드레인 핑거들(615) 중 하나 이상 상에서 게이트 접합 패드(1220)로 연장될 수 있다.
드레인 접합 패드(1240)가 복수의 게이트 핑거들(610) 및 드레인 핑거들(615) 상에 제공될 수 있다. 드레인 접합 패드(1240)는 (예컨대, 게이트 핑거들(610) 및/또는 드레인 핑거들(615)과 교차하도록) 게이트 핑거들(610) 및/또는 드레인 핑거들(615) 상에서 제1 방향(예컨대, Y 방향)으로 연장될 수 있다. 하나 이상의 출력 접합 와이어(1040)가 드레인 접합 패드에 접합될 수 있다. 출력 접합 와이어들(1040)은 트랜지스터 셀들(700)로부터 출력 신호(예컨대, 드레인 신호)를 제공할 수 있다. 하나의 출력 접합 와이어(1040)만이 도 17a에 예시되지만, 드레인 접합 패드(1240)를 따른 상이한 위치들에 부가적인 출력 접합 와이어들(1040)이 존재할 수 있다는 것이 이해될 것이다. 출력 접합 와이어들(1040)의 개개의 출력 접합 와이어들은 게이트 핑거들(610) 및/또는 드레인 핑거들(615) 중 하나 이상 상에서 드레인 접합 패드(1240)에 접합되도록 연장될 수 있다. 일부 실시예들에서, 게이트 접합 패드(1220) 및/또는 드레인 접합 패드(1240)는, 예컨대, 구리, 금, 및/또는 복합 금속을 포함하는, 금속 또는 다른 고도로 전도성인 물질을 포함할 수 있다.
도 17a 및 도 17b를 참조하면, 각각의 게이트 핑거(610)는, 복수의 제1 전도성 게이트 비아들(628)에 의해 게이트 상호연결부(625)에 결합될 수 있다. 일부 실시예들에서, 게이트 상호연결부들(625)은 게이트 핑거들(610)보다 (예컨대, Z 방향으로) 더 높은 수준에서 반도체 구조(690) 위에 있을 수 있다. 일부 실시예들에서, 게이트 상호연결부(625)는, 제1 방향에서(예컨대, Y 방향에서) 게이트 핑거(610)보다 더 큰 치수를 가질 수 있다. 게이트 상호연결부들(625)은 다중-세그먼트 전도성 게이트 비아(1720)에 의해 게이트 접합 패드(1220)에 연결될 수 있다.
다중-세그먼트 전도성 게이트 비아(1720)는, 게이트 접합 패드(1220)와 게이트 상호연결부(625) 사이의 연결을 제공하는 복수의 세그먼트들을 포함할 수 있다. 복수의 세그먼트들은, 예컨대, 제1 수직 게이트 비아 세그먼트(1722), 제1 수평 게이트 비아 세그먼트(1724), 및 제2 수직 게이트 비아 세그먼트(1726)를 포함할 수 있다. 예컨대, 제1 수직 게이트 비아 세그먼트(1722)는 게이트 접합 패드(1220)에 결합될 수 있고, 트랜지스터 다이(1215)의 표면 아래로 수직으로 연장될 수 있다. 제1 수평 게이트 비아 세그먼트(1724)는 제1 수직 게이트 비아 세그먼트(1722)에 결합될 수 있고, 일반적으로 유전체 층(1230) 내에서 제2 방향(예컨대, X 방향)으로 게이트 상호연결부(625)의 중간지점 위의 지점으로 연장될 수 있다. 제2 수직 게이트 비아 세그먼트(1726)는 제1 수평 게이트 비아 세그먼트(1724)에 결합될 수 있고, 게이트 상호연결부(625)의 내부 위치(629)에서 게이트 상호연결부(625)와 결합되도록 수직으로 연장될 수 있다.
"수평" 및 "수직"이라는 용어는, 세그먼트가 엄격하게 수평 또는 수직 방향으로 연장되는 것을 요구하지는 않는다는 것이 이해될 것이다. 오히려, 수직 세그먼트들(예컨대, 제1 게이트 비아 수직 세그먼트(1722) 및/또는 제2 게이트 비아 수직 세그먼트(1726))은 일반적으로, 제1 위치로부터, 제3 방향(예컨대, Z 방향)으로 제1 위치로부터 멀리 떨어진 제2 위치로 연장될 수 있다. 유사하게, 수평 세그먼트들(예컨대, 제1 게이트 비아 수평 세그먼트(1724))은 일반적으로, 제1 위치로부터, 제1 및/또는 제2 방향들(예컨대, Y 방향 및/또는 X 방향)으로 제1 위치로부터 멀리 떨어진 제2 위치로 연장될 수 있다.
일부 실시예들에서, 게이트 접합 패드(1220)를 개개의 게이트 상호연결부(625)에 연결하는 각각의 다중-세그먼트 전도성 게이트 비아(1720)는 게이트 상호연결부(625)의 내부 위치(629)에서 게이트 상호연결부(625)에 연결될 수 있다. 예컨대, 게이트 상호연결부(625)는 제1 및 제2 대향 단부들(645, 646)을 가질 수 있다. 일부 실시예들에서, 제2 전도성 게이트 비아(627)는, 제1 단부(645)와 제2 단부(646) 사이에 있는 게이트 상호연결부(625)의 내부 위치(629)에서 게이트 상호연결부(625)에 연결될 수 있다. 일부 실시예들에서, 내부 위치(629)는, 게이트 상호연결부(625)의 제1 단부(645) 및 제2 단부(646)의 중간지점으로부터 오프셋될 수 있다. 일부 실시예들에서, 내부 위치(629)는, 게이트 상호연결부(625)의 중간지점으로부터 게이트 상호연결부(625)의 길이의 20 퍼센트 내에 있는 거리에 있을 수 있다. 일부 실시예들에서, 내부 위치(629)는, 게이트 상호연결부(625)의 제1 단부(645)와 제2 단부(646) 사이의 거리의 1/3과 2/3 사이의 거리에 있을 수 있다.
유사하게, 도 17a 및 도 17c를 참조하면, 각각의 드레인 핑거(615)는 복수의 제1 전도성 드레인 비아들(638)에 의해 드레인 상호연결부(635)에 결합될 수 있다. 일부 실시예들에서, 드레인 상호연결부들(635)은 드레인 핑거들(615)보다 (예컨대, Z 방향으로) 더 높은 수준에서 반도체 구조(690) 위에 있을 수 있다. 일부 실시예들에서, 드레인 상호연결부(635)는, 제1 방향에서(예컨대, Y 방향에서) 드레인 핑거(615)보다 더 큰 치수를 가질 수 있다. 드레인 상호연결부들(635)은, 다중-세그먼트 전도성 드레인 비아(1730)에 의해 드레인 접합 패드(1240)에 연결될 수 있다.
다중-세그먼트 전도성 드레인 비아(1730)는, 드레인 접합 패드(1240)와 드레인 상호연결부(635) 사이의 연결을 제공하는 복수의 세그먼트들을 포함할 수 있다. 복수의 세그먼트들은, 예컨대, 제1 수직 드레인 비아 세그먼트(1732), 제1 수평 드레인 비아 세그먼트(1734), 및 제2 수직 드레인 비아 세그먼트(1736)를 포함할 수 있다. 예컨대, 제1 수직 드레인 비아 세그먼트(1732)는 드레인 접합 패드(1240)에 결합될 수 있고, 트랜지스터 다이(1215)의 표면 아래로 수직으로 연장될 수 있다. 제1 수평 드레인 비아 세그먼트(1734)는 제1 수직 드레인 비아 세그먼트(1732)에 결합될 수 있고, 일반적으로 유전체 층(1230) 내에서 제2 방향(예컨대, X 방향)으로 드레인 상호연결부(635)의 중간지점 위의 지점으로 연장될 수 있다. 제2 수직 드레인 비아 세그먼트(1736)는 제1 수평 드레인 비아 세그먼트(1734)에 결합될 수 있고, 드레인 상호연결부(635)의 내부 위치(639)에서 드레인 상호연결부(635)와 결합되도록 수직으로 연장될 수 있다.
일부 실시예들에서, 드레인 접합 패드(1240)를 개개의 드레인 상호연결부(635)에 연결하는 각각의 다중-세그먼트 전도성 드레인 비아(1730)는 드레인 상호연결부(635)의 내부 위치(639)에서 드레인 상호연결부(635)에 연결될 수 있다. 드레인 상호연결부(635)의 내부 위치(639)는, 게이트 상호연결부(625)의 내부 위치(629)에 대해 본원에서 논의된 것과 유사하게 드레인 상호연결부의 대향하는 단부들 사이에 위치될 수 있다.
다중-세그먼트 전도성 게이트 비아(1720) 및 다중-세그먼트 전도성 드레인 비아(1730)가 3개의 세그먼트를 갖는 것으로 예시되지만, 본 발명으로부터 벗어나지 않으면서 도 17b 및 도 17c에 도시된 것들과 상이한 구성들로 상이한 수의 세그먼트들이 사용될 수 있다는 것이 이해될 것이다. 일반적으로, 다중-세그먼트 전도성 게이트 비아(1720) 및 다중-세그먼트 전도성 드레인 비아(1730)는, 상호연결부(예컨대, 게이트 및/또는 드레인 상호연결부) 및/또는 핑거(예컨대, 게이트 및/또는 드레인 핑거)의 내부 위치로부터, 상호연결부 및/또는 핑거 상의 내부 위치로부터 수평 방향으로 오프셋되는 접합 패드(예컨대, 게이트 접합 패드(1120) 및/또는 드레인 접합 패드(1240))로 신호를 통신하도록 구성되는 임의의 전도성 비아를 포함하도록 의도된다.
도 12d 내지 도 12g와 관련하여 본원에서 논의된 바와 같이, 게이트 핑거(610) 및/또는 드레인 핑거(615)는 가장자리-급전되도록 구성될 수 있다. 도 17d 및 도 17e는 본 발명의 일부 실시예들에 따른, 게이트 핑거(610)가 가장자리-급전되는, 선들(F-F' 및 G-G')을 따라 각각 취해진 다중-세그먼트 전도성 게이트 비아(1720)를 포함하는 도 17a의 다른 예시적인 실시예의 단면을 예시한다. 도 17f 및 도 17g는 본 발명의 일부 실시예들에 따른, 드레인 핑거(615)가 가장자리-급전되는, 선들(F-F' 및 G-G')을 따라 각각 취해진 다중-세그먼트 전도성 드레인 비아(1730)를 포함하는 도 17a의 다른 예시적인 실시예의 단면을 예시한다.
도 17d 내지 도 17g에 예시된 바와 같이, 트랜지스터 디바이스(1700)는, 도 12d 내지 도 12g와 관련하여 본원에서 논의된 것과 유사한 방식으로 가장자리-급전 게이트 핑거(610) 및 내부-급전 드레인 핑거(615)(도 17d, 도 17e 참조) 또는 내부-급전 게이트 핑거(610) 및 가장자리-급전 드레인 핑거(615)(도 17f, 도 17g 참조)를 포함할 수 있다. 가장자리-급전 게이트 핑거(610) 또는 가장자리-급전 드레인 핑거(615)의 사용은 트랜지스터 디바이스(1700)의 전력 효율을 개선할 수 있다.
도 12a 내지 도 17g가, 게이트 접합 패드(1220) 및 드레인 접합 패드(1240) 둘 모두가 게이트 핑거들(610) 및 드레인 핑거들(615) 상에서 연장되는 실시예들을 예시하지만, 다른 실시예들이 가능하다는 것이 관련 기술분야의 통상의 기술자들에게 명백할 것이다. 도 18a는 본 발명의 일부 실시예들에 따른, 게이트 접합 패드(1220)가 게이트 및 드레인 핑거들(610, 615) 상에서 연장되고 드레인 접합 패드(1240)가 게이트 및 드레인 핑거들(610, 615) 상에서 연장되지 않는 트랜지스터 디바이스(1800)를 예시하는 평면도이다. 도 18b는 본 발명의 일부 실시예들에 따른, 선(H-H')을 따라 취해진 도 18a의 단면이다. 도 18c는 본 발명의 일부 실시예들에 따른, 선(I-I')을 따라 취해진 도 18a의 단면이다. 도 18a 내지 도 18c의 요소들이 본원에서 설명된 요소들을 포함하므로, 도 18a 내지 도 18c의 설명은 이전 실시예들과의 차이들에 중점을 둘 것이다.
도 18a 및 도 18b를 참조하면, 트랜지스터 디바이스(1800)의 트랜지스터 셀들(700)의 게이트들은, 게이트 접합 패드(1220)가 복수의 게이트 핑거들(610) 및 드레인 핑거들(615) 상에 제공될 수 있는 게이트 구성을 포함할 수 있다. 게이트 접합 패드(1220)는 (예컨대, 게이트 핑거들(610) 및/또는 드레인 핑거들(615)과 교차하도록) 게이트 핑거들(610) 및/또는 드레인 핑거들(615) 상에서 연장될 수 있다. 하나 이상의 입력 접합 와이어(1020)가 게이트 접합 패드(1220)에 접합될 수 있다. 입력 접합 와이어들(1020)은 입력 신호(예컨대, 게이트 신호)를 트랜지스터 셀들(700)의 게이트들에 제공할 수 있다. 하나의 입력 접합 와이어(1020)만이 도 18a에 예시되지만, 게이트 접합 패드(1220)를 따른 상이한 위치들에 부가적인 입력 접합 와이어들(1020)이 존재할 수 있다는 것이 이해될 것이다. 입력 접합 와이어들(1020)의 개개의 입력 접합 와이어들은 게이트 핑거들(610) 및/또는 드레인 핑거들(615) 중 하나 이상 상에서 게이트 접합 패드(1220)로 연장될 수 있다.
각각의 게이트 핑거(610)는, 복수의 제1 전도성 게이트 비아들(628)에 의해 게이트 상호연결부(625)에 결합될 수 있다. 일부 실시예들에서, 게이트 상호연결부들(625)은 게이트 핑거들(610)보다 (예컨대, Z 방향으로) 더 높은 수준에서 반도체 구조(690) 위에 있을 수 있다. 일부 실시예들에서, 게이트 상호연결부(625)는, 제1 방향에서(예컨대, Y 방향에서) 게이트 핑거(610)보다 더 큰 치수를 가질 수 있다. 게이트 상호연결부들(625)은 제2 전도성 게이트 비아(1227)에 의해 게이트 접합 패드(1220)에 연결될 수 있다.
일부 실시예들에서, 게이트 접합 패드(1220)를 개개의 게이트 상호연결부(625)에 연결하는 각각의 제2 전도성 게이트 비아(1227)는 게이트 상호연결부(625)의 내부 위치(629)에서 게이트 상호연결부(625)에 연결될 수 있다. 예컨대, 게이트 상호연결부(625)는 제1 및 제2 대향 단부들(645, 646)을 가질 수 있다. 일부 실시예들에서, 제2 전도성 게이트 비아(1227)는, 제1 단부(645)와 제2 단부(646) 사이에 있는 게이트 상호연결부(625)의 내부 위치(629)에서 게이트 상호연결부(625)에 연결될 수 있다. 일부 실시예들에서, 내부 위치(629)는, 게이트 상호연결부(625)의 제1 단부(645) 및 제2 단부(646)의 중간지점으로부터 오프셋될 수 있다. 제2 전도성 게이트 비아(1227)는, 예컨대, 도 12a 내지 도 12g와 관련하여 본원에서 설명된 바와 같이 결합될 수 있다.
도 18a 및 도 18c를 참조하면, 트랜지스터 디바이스(1800)의 트랜지스터 셀들(700)은, 드레인 접합 패드(1240)가 복수의 게이트 핑거들(610) 및 드레인 핑거들(615) 상에서 연장되지 않는 드레인 구성을 포함할 수 있다. 드레인 접합 패드(1240)는 게이트 핑거들(610) 및 드레인 핑거들(615)에 인접하여 제1 방향(예컨대, Y 방향)으로 연장될 수 있다. 하나 이상의 출력 접합 와이어(1040)가 드레인 접합 패드(1240)에 접합될 수 있다. 출력 접합 와이어들(1040)은 트랜지스터 셀들(700)로부터 출력 신호(예컨대, 드레인 신호)를 제공할 수 있다. 하나의 출력 접합 와이어(1040)만이 도 18a에 예시되지만, 드레인 접합 패드(1240)를 따른 상이한 위치들에 부가적인 출력 접합 와이어들(1040)이 존재할 수 있다는 것이 이해될 것이다.
각각의 드레인 핑거(615)는, 복수의 제1 전도성 드레인 비아들(638)에 의해 개개의 드레인 상호연결부(635)에 결합될 수 있다. 일부 실시예들에서, 드레인 상호연결부들(635)은, 드레인 핑거들(615)보다 더 높은 수준에서 반도체 구조(690) 위에 있을 수 있다. 일부 실시예들에서, 드레인 상호연결부들(635)은, 게이트 상호연결부들(625)과 동일한 수준에서 반도체 구조(690) 위에 있을 수 있다. 일부 실시예들에서, 드레인 상호연결부들(635)은, 게이트 상호연결부들(625)과 상이한 수준에서 반도체 구조(690) 위에 있을 수 있다. 일부 실시예들에서, 드레인 상호연결부들(635)은, 제1 방향에서(예컨대, Y 방향에서) 드레인 핑거들(615)보다 더 큰 치수를 가질 수 있다.
각각의 드레인 상호연결부(635)는, 드레인 상호연결부(635)의 내부 위치(639)에서 개개의 제2 전도성 드레인 비아(637)에 의해 개개의 드레인 러너(631)에 연결될 수 있다. 일부 실시예들에서, 드레인 러너(631)는, 드레인 상호연결부(635)보다 더 높은 수준에서 반도체 구조(690) 위에 있을 수 있다. 일부 실시예들에서, 드레인 러너(631)는, 제1 방향에서(예컨대, Y 방향에서) 드레인 상호연결부들(635)보다 더 큰 치수를 가질 수 있다. 일부 실시예들에서, 드레인 러너(631)는, 예컨대, 구리, 금, 및/또는 복합 금속을 포함하는, 금속 또는 다른 고도로 전도성인 물질을 포함할 수 있다. 드레인 러너(631)는 드레인 접합 패드(1240)에 연결될 수 있다. 드레인 접합 패드(1240)는 복수의 트랜지스터 셀들(700)의 드레인 신호를 제공할 수 있다.
도 18a에서 드레인 러너(631)가 드레인 접합 패드(1240)에 직접 연결되는 것으로 예시되지만, 부가적인 실시예들이 가능하다는 것이 이해될 것이다. 예컨대, 드레인 접합 패드(1240)는, 드레인 맨드릴, 이를테면, 도 6a 및 도 6c의 드레인 매니폴드(640)에 연결될 수 있고, 드레인 매니폴드(640)는 드레인 러너(631)에 연결될 수 있다.
게이트 접합 패드(1220)와 드레인 접합 패드(1240) 사이의 영역 상에서 트랜지스터 디바이스의 트랜지스터 다이(1215)의 표면 상에 격리 물질(1260)이 배치될 수 있다. 도 18a에 예시된 바와 같이, 입력 접합 와이어들(1020) 및 출력 접합 와이어들(1040)이 이전 실시예들에서보다 더 큰 거리만큼 분리된다 하더라도, 격리 물질의 사용은 여전히, 입력 접합 와이어들(1020)과 출력 접합 와이어들(1040) 사이의 용량성 및/또는 자기 결합을 방지하고/거나 감소시키는 것을 도울 수 있다. 격리 물질(1260)은 본원에서 설명된 구성들 중 임의의 구성으로 구성될 수 있으며, 그의 중복 설명은 생략될 것이다.
도 18a 내지 도 18c의 게이트 구성에 대해, 게이트 상호연결부(625)의 내부 위치(629)에서 게이트 접합 패드(1220)를 게이트 상호연결부(625)에 연결하기 위해 제2 전도성 게이트 비아(1227)가 활용된다. 도 18b에 예시된 바와 같이, 제2 전도성 게이트 비아(1227)는, 게이트 상호연결부(625)의 중간지점으로부터 오프셋된 내부 위치(629)에 결합될 수 있다. 일부 실시예들에서, 게이트 상호연결부의 중간지점에 더 가까운 내부 위치(629)에서 게이트 상호연결부(625)에 연결하기 위해 다중-세그먼트 전도성 비아가 활용될 수 있다.
예컨대, 도 19a 내지 도 19c는, 도 18a 내지 도 18c의 실시예와 유사한 본 발명의 실시예를 예시하지만, 다중-세그먼트 전도성 게이트 비아(1720)의 사용이 있다. 도 19a는 본 발명의 일부 실시예들에 따른, 게이트 접합 패드(1220)가 다중-세그먼트 전도성 게이트 비아(1720)를 통해 게이트 및 드레인 핑거들(610, 615) 상에 제공되고 드레인 접합 패드(1240)가 게이트 및 드레인 핑거들(610, 615) 상에서 연장되지 않는 트랜지스터 디바이스를 예시하는 평면도이다. 도 19b는 본 발명의 일부 실시예들에 따른, 선(J-J')을 따라 취해진 도 19a의 단면이다. 도 19c는 본 발명의 일부 실시예들에 따른, 선(K-K')을 따라 취해진 도 19a의 단면이다. 도 19a 내지 도 19c의 요소들이 본원에서 설명된 요소들을 포함하므로, 도 19a 내지 도 19c의 설명은 이전 실시예들과의 차이들에 중점을 둘 것이다.
도 19b에 예시된 바와 같이, 게이트 접합 패드(1220)는 다중-세그먼트 전도성 게이트 비아(1720)에 의해 게이트 상호연결부(625)에 결합될 수 있다. 다중-세그먼트 전도성 게이트 비아(1720)는, 게이트 접합 패드(1220)와 게이트 상호연결부(625) 사이의 연결을 제공하는 복수의 세그먼트들을 포함할 수 있다. 복수의 세그먼트들은, 예컨대, 제1 수직 게이트 비아 세그먼트(1722), 제1 수평 게이트 비아 세그먼트(1724), 및 제2 수직 게이트 비아 세그먼트(1726)를 포함할 수 있다. 예컨대, 제1 수직 게이트 비아 세그먼트(1722)는 게이트 접합 패드(1220)에 결합될 수 있고, 트랜지스터 다이(1215)의 표면 아래로 수직으로 연장될 수 있다. 제1 수평 게이트 비아 세그먼트(1724)는 제1 수직 게이트 비아 세그먼트(1722)에 결합될 수 있고, 일반적으로 유전체 층(1230) 내에서 제2 방향(예컨대, X 방향)으로 게이트 상호연결부(625)의 중간지점 위의 지점으로 연장될 수 있다. 제2 수직 게이트 비아 세그먼트(1726)는 제1 수평 게이트 비아 세그먼트(1724)에 결합될 수 있고, 게이트 상호연결부(625)의 내부 위치(629)에서 게이트 상호연결부(625)와 결합되도록 수직으로 연장될 수 있다. 다중-세그먼트 전도성 게이트 비아(1720)는 도 17a 내지 도 17g와 관련하여 본원에서 논의된 구성들과 유사할 수 있다.
도 19c에 예시된 바와 같이, 드레인 접합 패드(1240)는, 도 18a 및 도 18c와 관련하여 예시되고 설명된 것과 유사한 방식으로 결합될 수 있다. 그러므로, 그의 중복 설명은 생략될 것이다.
트랜지스터 디바이스는 또한, 드레인 접합 패드(1240)가 게이트 및 드레인 핑거들(610, 615) 상에서 연장되지만 게이트 접합 패드(1220)는 연장되지 않도록 결합될 수 있다. 도 20a는 본 발명의 일부 실시예들에 따른, 게이트 접합 패드(1220)가 게이트 및 드레인 핑거들(610, 615) 상에서 연장되지 않고 드레인 접합 패드(1240)가 게이트 및 드레인 핑거들(610, 615) 상에서 연장되는 트랜지스터 디바이스(2000)를 예시하는 평면도이다. 도 20b는 본 발명의 일부 실시예들에 따른, 선(L-L')을 따라 취해진 도 20a의 단면이다. 도 20c는 본 발명의 일부 실시예들에 따른, 선(M-M')을 따라 취해진 도 20a의 단면이다. 도 20a 내지 도 20c의 요소들이 본원에서 설명된 일부 요소들을 포함하므로, 도 20a 내지 도 20c의 설명은 이전 실시예들과의 차이들에 중점을 둘 것이다.
도 20a 및 도 20b를 참조하면, 트랜지스터 디바이스(2000)의 트랜지스터 셀들(700)의 게이트들은, 게이트 접합 패드(1220)가 복수의 게이트 핑거들(610) 및 드레인 핑거들(615) 상에서 연장되지 않는 게이트 구성을 포함할 수 있다. 게이트 접합 패드(1220)는 게이트 핑거들(610) 및 드레인 핑거들(615)에 인접하여 제1 방향(예컨대, Y 방향)으로 연장될 수 있다. 하나 이상의 입력 접합 와이어(1020)가 게이트 접합 패드(1220)에 접합될 수 있다. 입력 접합 와이어들(1020)은 입력 신호(예컨대, 게이트 신호)를 트랜지스터 셀들(700)에 제공할 수 있다. 하나의 입력 접합 와이어(1020)만이 도 20a에 예시되지만, 게이트 접합 패드(1220)를 따른 상이한 위치들에 부가적인 입력 접합 와이어들(1020)이 존재할 수 있다는 것이 이해될 것이다.
각각의 게이트 핑거(610)는, 복수의 제1 전도성 드레인 비아들(628)에 의해 개개의 게이트 상호연결부(625)에 결합될 수 있다. 일부 실시예들에서, 게이트 상호연결부(625)는, 게이트 핑거(610)보다 더 높은 수준에서 반도체 구조(690) 위에 있을 수 있다. 일부 실시예들에서, 게이트 상호연결부(625)는, 제1 방향에서(예컨대, Y 방향에서) 게이트 핑거(610)보다 더 큰 치수를 가질 수 있다.
각각의 게이트 상호연결부(625)는, 게이트 상호연결부(625)의 내부 위치(629)에서 개개의 제2 전도성 게이트 비아(627)에 의해 개개의 게이트 러너(621)에 연결될 수 있다. 일부 실시예들에서, 게이트 러너(621)는, 게이트 상호연결부(625)보다 더 높은 수준에서 반도체 구조(690) 위에 있을 수 있다. 일부 실시예들에서, 게이트 러너(621)는, 제1 방향에서(예컨대, Y 방향에서) 게이트 상호연결부(625)보다 더 큰 치수를 가질 수 있다. 일부 실시예들에서, 게이트 러너(621)는, 예컨대, 구리, 금, 및/또는 복합 금속을 포함하는, 금속 또는 다른 고도로 전도성인 물질을 포함할 수 있다. 게이트 러너(621)는 게이트 접합 패드(1220)에 연결될 수 있다. 게이트 접합 패드(1220)는 게이트 신호를 복수의 트랜지스터 셀들(700)에 제공할 수 있다.
도 20a에서 게이트 러너(621)가 게이트 접합 패드(1220)에 직접 연결되는 것으로 예시되지만, 부가적인 실시예들이 가능하다는 것이 이해될 것이다. 예컨대, 게이트 접합 패드(1220)는, 게이트 맨드릴, 이를테면, 도 6a 및 도 6b의 게이트 매니폴드(620)에 연결될 수 있고, 게이트 매니폴드(620)는 게이트 러너(621)에 연결될 수 있다.
도 20a 및 도 20c를 참조하면, 트랜지스터 셀들(700)의 드레인 구성은, 복수의 게이트 핑거들(610) 및 드레인 핑거들(615) 상에 제공되는 드레인 접합 패드(1240)를 포함할 수 있다. 드레인 접합 패드(1240)는 게이트 핑거들(610) 및 드레인 핑거들(615)과 교차하도록 제1 방향(예컨대, Y 방향)으로 연장될 수 있다. 하나 이상의 출력 접합 와이어(1040)가 드레인 접합 패드(1240)에 접합될 수 있다. 출력 접합 와이어들(1040)은 트랜지스터 셀들(700)로부터 출력 신호(예컨대, 드레인 신호)를 제공할 수 있다. 하나의 출력 접합 와이어(1040)만이 도 20a에 예시되지만, 드레인 접합 패드(1240)를 따른 상이한 위치들에 부가적인 출력 접합 와이어들(1040)이 존재할 수 있다는 것이 이해될 것이다.
각각의 드레인 핑거(615)는, 복수의 제1 전도성 드레인 비아들(638)에 의해 드레인 상호연결부(635)에 결합될 수 있다. 일부 실시예들에서, 드레인 상호연결부(635)는 드레인 핑거(615)보다 (예컨대, Z 방향으로) 더 높은 수준에서 반도체 구조(690) 위에 있을 수 있다. 일부 실시예들에서, 드레인 상호연결부(635)는, 제1 방향에서(예컨대, Y 방향에서) 드레인 핑거(615)보다 더 큰 치수를 가질 수 있다. 드레인 상호연결부(635)는, 제2 전도성 드레인 비아(1237)에 의해 드레인 접합 패드(1240)에 연결될 수 있다.
일부 실시예들에서, 드레인 접합 패드(1240)를 개개의 드레인 상호연결부(635)에 연결하는 각각의 제2 전도성 드레인 비아(1237)는 드레인 상호연결부(635)의 내부 위치(639)에서 드레인 상호연결부(635)에 연결될 수 있다. 예컨대, 제2 전도성 드레인 비아(1237)는, 드레인 상호연결부(635)의 대향하는 단부들 사이에 있는 드레인 상호연결부(635)의 내부 위치(639)에서 드레인 상호연결부(635)에 연결될 수 있다. 일부 실시예들에서, 내부 위치(639)는 드레인 상호연결부(635)의 중간지점으로부터 오프셋될 수 있다. 제2 전도성 드레인 비아(1237)는, 예컨대, 도 12a 내지 도 12g와 관련하여 본원에서 설명된 바와 같이 결합될 수 있다.
게이트 접합 패드(1220)와 드레인 접합 패드(1240) 사이의 영역 상에서 트랜지스터 디바이스(2000)의 트랜지스터 다이(1215)의 표면 상에 격리 물질(1260)이 배치될 수 있다. 도 20a에 예시된 바와 같이, 입력 접합 와이어들(1020) 및 출력 접합 와이어들(1040)이 이전 실시예들에서보다 더 큰 거리만큼 분리된다 하더라도, 격리 물질의 사용은 여전히, 입력 접합 와이어들(1020)과 출력 접합 와이어들(1040) 사이의 용량성 및/또는 자기 결합을 방지하고/거나 감소시키는 것을 도울 수 있다. 격리 물질(1260)은 본원에서 설명된 구성들 중 임의의 구성으로 구성될 수 있으며, 그의 중복 설명은 생략될 것이다.
도 19a 내지 도 19c와 관련하여 본원에서 논의된 것과 유사한 방식으로, 도 20a 내지 도 20c의 구성의 드레인 접합 패드를 드레인 상호연결부(635)의 중간지점에 더 가까운 내부 위치(639)에서 드레인 상호연결부(635)에 연결하기 위해 다중-세그먼트 전도성 비아가 활용될 수 있다. 도 21a는 본 발명의 일부 실시예들에 따른, 게이트 접합 패드(1220)가 게이트 및 드레인 핑거들(610, 615) 상에서 연장되지 않고 드레인 접합 패드(1240)가 다중-세그먼트 전도성 드레인 비아(1730)를 통해 게이트 및 드레인 핑거들(610, 615) 상에서 연장되는 트랜지스터 디바이스를 예시하는 평면도이다. 도 21b는 본 발명의 일부 실시예들에 따른, 선(N-N')을 따라 취해진 도 21a의 단면이다. 도 21c는 본 발명의 일부 실시예들에 따른, 선(O-O')을 따라 취해진 도 21a의 단면이다. 도 21a 내지 도 21c의 요소들이 본원에서 설명된 일부 요소들을 포함하므로, 도 21a 내지 도 21c의 설명은 이전 실시예들과의 차이들에 중점을 둘 것이다.
예컨대, 도 21a 내지 도 21c는, 도 20a 내지 도 20c의 실시예와 유사한 본 발명의 실시예를 예시하지만, 다중-세그먼트 전도성 드레인 비아(1730)의 사용이 있다. 도 21c에 예시된 바와 같이, 드레인 접합 패드(1240)는 다중-세그먼트 전도성 드레인 비아(1730)에 의해 드레인 상호연결부(635)에 결합될 수 있다. 다중-세그먼트 전도성 드레인 비아(1730)는, 드레인 접합 패드(1240)와 드레인 상호연결부(635) 사이의 연결을 제공하는 복수의 세그먼트들을 포함할 수 있다. 복수의 세그먼트들은, 예컨대, 제1 수직 드레인 비아 세그먼트(1732), 제1 수평 드레인 비아 세그먼트(1734), 및 제2 수직 드레인 비아 세그먼트(1736)를 포함할 수 있다. 예컨대, 제1 수직 드레인 비아 세그먼트(1732)는 드레인 접합 패드(1240)에 결합될 수 있고, 트랜지스터 다이(1215)의 표면 아래로 수직으로 연장될 수 있다. 제1 수평 드레인 비아 세그먼트(1734)는 제1 수직 드레인 비아 세그먼트(1732)에 결합될 수 있고, 일반적으로 유전체 층(1230) 내에서 제2 방향(예컨대, X 방향)으로 드레인 상호연결부(635)의 중간지점 위의 지점으로 연장될 수 있다. 제2 수직 드레인 비아 세그먼트(1736)는 제1 수평 드레인 비아 세그먼트(1734)에 결합될 수 있고, 드레인 상호연결부(635)의 내부 위치(639)에서 드레인 상호연결부(635)와 결합되도록 수직으로 연장될 수 있다. 다중-세그먼트 전도성 드레인 비아(1730)는 도 17a 내지 도 17g와 관련하여 본원에서 논의된 구성과 유사할 수 있다.
도 21b에 예시된 바와 같이, 게이트 접합 패드(1220)는, 도 18a 및 도 18b와 관련하여 예시되고 설명된 것과 유사한 방식으로 결합될 수 있다. 그러므로, 그의 중복 설명은 생략될 것이다.
일부 실시예들에서, 게이트 접합 패드(1220) 및/또는 드레인 접합 패드(1240)는, 별개의 게이트 접합 패드 세그먼트들 및/또는 드레인 접합 패드 세그먼트들을 포함하도록 세그먼트화될 수 있다. 도 22a는 본 발명의 일부 실시예들에 따른, 게이트 접합 패드(1220) 및 드레인 접합 패드(1240) 둘 모두가 세그먼트화되는 트랜지스터 디바이스(2200)를 예시하는 평면도이다. 도 22b는 본 발명의 일부 실시예들에 따른, 선(P-P')을 따라 취해진 도 22a의 단면이다. 도 22c는 본 발명의 일부 실시예들에 따른, 선(Q-Q')을 따라 취해진 도 22a의 단면이다. 도 22a 내지 도 22c의 요소들 중 다수는 본원에서 설명된 것들과 유사하다. 그에 따라서, 그의 추가적인 설명은 생략될 것이다.
도 22a 내지 도 22c에 예시된 바와 같이, 본원에서 설명된 이전 실시예들은, 게이트 접합 패드(1220)를 복수의 게이트 접합 패드 세그먼트들(1220_1 내지 1220_N)로 분산시키도록 수정될 수 있다. 개별 게이트 접합 패드 세그먼트들(1220_1 내지 1220_N) 각각은 게이트 핑거들(610)의 개개의 게이트 핑거들 상에 분포될 수 있다. 일부 실시예들에서, 게이트 접합 패드 세그먼트들(1220_1 내지 1220_N) 중 적어도 하나는 드레인 핑거(615) 상에 배치되지 않고/거나 그 상에서 연장되지 않을 수 있다. 다른 방식으로 언급하자면, 게이트 접합 패드(1220)의 세그먼트화는, 개별 게이트 접합 패드 세그먼트들(1220_1 내지 1220_N)을 게이트 핑거(610)의 부분들 상에 배치하지만 드레인 핑거들(615)의 부분들 상에는 배치하지 않도록 행해질 수 있다. 세그먼트화의 결과로서, 드레인 핑거(615)와 게이트 접합 패드(1220) 사이의 잠재적 용량성 결합이 제거 및/또는 감소될 수 있다. 예컨대, 도 22c에 예시된 바와 같이, 게이트 접합 패드(1220)(또는 그의 세그먼트)는 드레인 핑거(615) 위에 존재하지 않을 수 있다. 단일 입력 접합 와이어(1020)만이 도 22a에 예시되지만, 하나 이상의 입력 접합 와이어(1020)는 게이트 접합 패드 세그먼트들(1220_1 내지 1220_N)의 개개의 게이트 접합 패드 세그먼트들에 결합될 수 있다는 것이 이해될 것이다. 다른 관점들에서, 도 22b에 예시된 바와 같이, 게이트 접합 패드 세그먼트들(1220_1 내지 1220_N)과 게이트 상호연결부(625) 및/또는 게이트 핑거(610) 사이의 결합은 본원에서 설명된 그들의 구성들과 유사할 수 있다. 예컨대, 게이트 접합 패드 세그먼트들(1220_1 내지 1220_N)의 개개의 게이트 접합 패드 세그먼트들은 제2 전도성 게이트 비아(1227)에 의해 게이트 상호연결부들(625)의 개개의 게이트 상호연결부들에 연결될 수 있다.
유사하게, 드레인 접합 패드(1240)는 복수의 개별 드레인 접합 패드 세그먼트들(1240_1 내지 1240_N)로 분산될 수 있다. 개별 드레인 접합 패드 세그먼트들(1240_1 내지 1240_N) 각각은 드레인 핑거들(615)의 개개의 드레인 핑거들 상에 분포될 수 있다. 일부 실시예들에서, 드레인 접합 패드 세그먼트들(1240_1 내지 1240_N) 중 적어도 하나는 게이트 핑거들(610) 상에 배치되지 않을 수 있다. 예컨대, 도 22b에 예시된 바와 같이, 드레인 접합 패드(1240)(또는 그의 세그먼트)는 게이트 핑거(610) 위에 존재하지 않을 수 있다. 단일 출력 접합 와이어(1040)만이 도 22a에 예시되지만, 하나 이상의 출력 접합 와이어(1040)가 드레인 접합 패드 세그먼트들(1240_1 내지 1240_N)의 개개의 드레인 접합 패드 세그먼트들에 결합될 수 있다는 것이 이해될 것이다. 다른 관점들에서, 도 22c에 예시된 바와 같이, 드레인 접합 패드 세그먼트들(1240_1 내지 1240_N)과 드레인 상호연결부(635) 및/또는 드레인 핑거(615) 사이의 결합은 본원에서 설명된 그들의 구성들과 유사할 수 있다. 예컨대, 드레인 접합 패드 세그먼트들(1240_1 내지 1240_N)의 개개의 드레인 접합 패드 세그먼트들은 제2 전도성 드레인 비아(1237)에 의해 드레인 상호연결부들(635)의 개개의 드레인 상호연결부들에 연결될 수 있다.
이전에 논의된 실시예들과 마찬가지로, 격리 물질(1260)은, 게이트 접합 패드 세그먼트들(1220_1 내지 1220_N)과 드레인 접합 패드 세그먼트들(1240_1 내지 1240_N) 사이의 영역 상에 배치될 수 있다. 격리 물질(1260)은 본원에서 설명된 실시예들 중 임의의 실시예를 취할 수 있다. 격리 물질(1260)은 추가로, 게이트 접합 패드 세그먼트들(1220_1 내지 1220_N)과 드레인 접합 패드 세그먼트들(1240_1 내지 1240_N) 사이의 결합을 감소시키고/거나 방지할 수 있다.
도 22a 내지 도 22c는 게이트 접합 패드(1220) 및 드레인 접합 패드(1240) 둘 모두가 세그먼트화되는 실시예를 예시하지만, 본 발명은 이에 제한되지 않는다. 일부 실시예들에서, 게이트 접합 패드(1220)는 세그먼트화될 수 있지만, 드레인 접합 패드(1240)는 세그먼트화되지 않을 수 있다. 일부 실시예들에서, 게이트 접합 패드(1220)는 세그먼트화되지 않을 수 있지만, 드레인 접합 패드(1240)는 세그먼트화될 수 있다. 본원에서 설명된 바와 같은 실시예들의 다른 조합들은, 세그먼트화된 게이트 접합 패드(1220) 및/또는 세그먼트화된 드레인 접합 패드(1240)와 상용가능한 것으로 관련 기술분야의 통상의 기술자에 의해 이해될 것이다. 게다가, 게이트 접합 패드 세그먼트들(1220_1 내지 1220_N) 및 드레인 접합 패드 세그먼트들(1240_1 내지 1240_N)이 도 22a 내지 도 22c에서 실질적으로 공선으로 있는 것으로 예시되지만, 본원에서 설명된 실시예들은 이에 제한되지 않는다. 일부 실시예들에서, 게이트 접합 패드 세그먼트들(1220_1 내지 1220_N) 및/또는 드레인 접합 패드 세그먼트들(1240_1 내지 1240_N)은 각각 게이트 핑거들(610) 및/또는 드레인 핑거들(615) 상에 비-선형 방식으로 분포될 수 있다.
예컨대, 도 23a 내지 도 23c는, 도 22a 내지 도 22c의 세그먼트화된 게이트 접합 패드(1220) 및/또는 세그먼트화된 드레인 접합 패드(1240)가 도 17a 내지 도 17g와 관련하여 본원에서 설명된 세그먼트화된 전도성 비아들과 결합되는 트랜지스터 디바이스(2300)의 실시예를 예시한다. 도 23a는 본 발명의 일부 실시예들에 따른, 게이트 접합 패드(1220) 및 드레인 접합 패드(1240) 둘 모두가 세그먼트화되고 다중-세그먼트 전도성 비아들을 활용하는 트랜지스터 디바이스(2300)를 예시하는 평면도이다. 도 23b는 본 발명의 일부 실시예들에 따른, 선(R-R')을 따라 취해진 도 23a의 단면이다. 도 23c는 본 발명의 일부 실시예들에 따른, 선(S-S')을 따라 취해진 도 23a의 단면이다. 도 23a 내지 도 23c의 요소들 중 다수는 본원에서 설명된 것들과 유사하다. 그에 따라서, 그의 추가적인 설명은 생략될 것이다.
도 23a 내지 도 23c에 예시된 바와 같이, 게이트 접합 패드(1220)는 다수의 게이트 접합 패드 세그먼트들(1220_1 내지 1220_N)로 세그먼트화될 수 있다. 개별 게이트 접합 패드 세그먼트들(1220_1 내지 1220_N) 각각은 게이트 핑거들(610)의 개개의 게이트 핑거들 상에 분포될 수 있다. 일부 실시예들에서, 게이트 접합 패드 세그먼트들(1220_1 내지 1220_N) 중 적어도 하나는 드레인 핑거들(615) 상에 배치되지 않을 수 있다. 게다가, 도 23a에 예시된 바와 같이, 게이트 접합 패드 세그먼트들(1220_1 내지 1220_N)의 개개의 게이트 접합 패트 세그먼트들은 제1 방향(예컨대, Y 방향) 및 제2 방향(예컨대, X 방향) 둘 모두에서 서로 오프셋될 수 있다. 제1 및 제2 방향들 둘 모두에서의 이러한 오프셋은, 게이트 접합 패드 세그먼트들(1220_1 내지 1220_N)의 개개의 게이트 접합 패드 세그먼트들 사이의 결합 및/또는 전기적 상호작용을 감소시키고/거나 방지할 수 있다. 본 발명은, 게이트 접합 패드 세그먼트들(1220_1 내지 1220_N)이 제1 및 제2 방향들 둘 모두에서 오프셋되는 실시예들로 제한되지 않는다. 예컨대, 일부 실시예들에서, 게이트 접합 패드 세그먼트들(1220_1 내지 1220_N)은 실질적으로 공선으로 있을 수 있다.
단일 입력 접합 와이어(1020)만이 도 23a에 예시되지만, 하나 이상의 입력 접합 와이어(1020)가 게이트 접합 패드 세그먼트들(1220_1 내지 1220_N)의 개개의 게이트 접합 패드 세그컨트들에 결합될 수 있다는 것이 이해될 것이다. 다른 관점들에서, 도 23b에 예시된 바와 같이, 게이트 접합 패드 세그먼트들(1220_1 내지 1220_N)과 게이트 상호연결부(625) 및/또는 게이트 핑거(610) 사이의 결합은 본원에서 설명된 그들의 구성들과 유사할 수 있다. 예컨대, 게이트 접합 패드 세그먼트들(1220_1 내지 1220_N)의 개개의 게이트 접합 패드 세그먼트들은, 도 17a 내지 도 17g와 관련하여 본원에서 설명된 것들과 유사한 다중-세그먼트 전도성 게이트 비아(1720)에 의해 게이트 상호연결부들(625)의 개개의 게이트 상호연결부들에 연결될 수 있다.
유사하게, 드레인 접합 패드(1240)는 복수의 개별 드레인 접합 패드 세그먼트들(1240_1 내지 1240_N)로 분산될 수 있다. 개별 드레인 접합 패드 세그먼트들(1240_1 내지 1240_N) 각각은 드레인 핑거들(615)의 개개의 드레인 핑거들 상에 분포될 수 있다. 일부 실시예들에서, 드레인 접합 패드 세그먼트들(1240_1 내지 1240_N) 중 적어도 하나는 게이트 핑거들(610) 상에 배치되지 않을 수 있다. 게이트 접합 패드 세그먼트들(1220_1 내지 1220_N)과 마찬가지로, 드레인 접합 패드 세그먼트들(1240_1 내지 1240_N)은 제1 방향(예컨대, Y 방향) 및 제2 방향(예컨대, X 방향) 둘 모두에서 서로 오프셋될 수 있지만, 본 발명은 이에 제한되지 않는다.
단일 출력 접합 와이어(1040)만이 도 23a에 예시되지만, 하나 이상의 출력 접합 와이어(1040)가 드레인 접합 패드 세그먼트들(1240_1 내지 1240_N)의 개개의 드레인 접합 패드 세그먼트들에 결합될 수 있다는 것이 이해될 것이다. 다른 관점들에서, 도 23c에 예시된 바와 같이, 드레인 접합 패드 세그먼트들(1240_1 내지 1240_N)과 드레인 상호연결부(635) 및/또는 드레인 핑거(615) 사이의 결합은 본원에서 설명된 그들의 구성들과 유사할 수 있다. 예컨대, 드레인 접합 패드 세그먼트들(1240_1 내지 1240_N)의 개개의 드레인 접합 패드 세그먼트들은, 도 17a 내지 도 17g와 관련하여 본원에서 설명된 것들과 유사한 다중-세그먼트 전도성 드레인 비아(1730)에 의해 드레인 상호연결부들(635)의 개개의 드레인 상호연결부들에 연결될 수 있다.
본 발명의 범위 및 사상으로부터 벗어나지 않으면서 본원에서 설명된 개개의 실시예들의 부분들이 본원에서 설명된 다른 실시예들과 조합될 수 있다는 것이 관련 기술분야의 통상의 기술자에 의해 인식될 것이다. 완전한 설명을 제공하기 위한 노력으로 특정 조합들이 설명되었지만, 본원에서 설명된 개념들은, 불필요하게 반복적이지 않으면서 완전히 설명하기 어려울 다수의 상이한 방식들로 조합될 수 있다. 예컨대, 가장자리-급전 게이트 또는 드레인 핑거(예컨대, 도 12d 및 도 12g 참조)의 요소들은 도 13a 내지 도 16b와 관련하여 설명된 상이한 유형들의 격리 물질(1260) 및/또는 게이트/드레인 상호연결부들과 게이트/드레인 핑거들 사이의 상이한 유형들의 상호연결부들과 조합될 수 있다. 즉, 일 실시예를 참조하여 설명된 요소들은 다른 실시예들과 조합될 수 있다.
예컨대, 도 24a 내지 도 24d는 본 발명의 일부 실시예들에 따른, 상호연결부의 사용 없이 접합 패드들과 게이트/드레인 핑거들 사이에 연결들을 제공하는 트랜지스터 디바이스 실시예들을 예시한다. 도 24a 및 도 24c는, 게이트 상호연결부의 사용 없이 게이트 접합 패드(1220)와 게이트 핑거(610)의 내부 위치(929') 사이의 연결을 제공하는 게이트 구성을 예시한다. 예컨대, 도 24a에 예시된 바와 같이, 게이트 접합 패드(1220)는, 도 12b와 관련하여 설명된 것과 유사한 방식으로 제2 전도성 게이트 비아(1227)를 사용하여 게이트 핑거(610)의 내부 위치(929')에 연결될 수 있다. 유사하게, 도 24c에 예시된 바와 같이, 게이트 접합 패드(1220)는, 도 17b와 관련하여 설명된 것과 유사한 방식으로 다중-세그먼트 전도성 게이트 비아(1720)를 사용하여 게이트 핑거(610)의 내부 위치(929')에 연결될 수 있다.
일부 실시예들에서, 게이트 접합 패드(1220)는 게이트 핑거(610)의 중간지점 근처에서 게이트 핑거(610) 상에 위치될 수 있다. 다시 말해서, 게이트 접합 패드(1220)는, 게이트 핑거(610)의 중간지점에 수직으로 연장되는 가상 수직 선에 근접하도록 배열될 수 있다. 일부 실시예들에서, 게이트 접합 패드(1220)는, 게이트 핑거(610)의 중간지점으로부터(예컨대, 중간지점에 수직인 가상 선으로부터) 수평 방향으로 게이트 핑거(610)의 길이의 10 퍼센트 내에 있는 거리 내에 있을 수 있다. 일부 실시예들에서, 게이트 접합 패드(1220)는, 게이트 핑거(610)의 중간지점으로부터(예컨대, 중간지점에 수직인 가상 선으로부터) 수평 방향으로 게이트 핑거(610)의 길이의 20 퍼센트 내에 있는 거리에 있을 수 있다.
도 24b 및 도 24d는 드레인 상호연결부의 사용 없이 드레인 접합 패드(1240)와 드레인 핑거(615)의 내부 위치(939') 사이의 연결을 제공하는 드레인 구성을 예시한다. 예컨대, 도 24b에 예시된 바와 같이, 드레인 접합 패드(1240)는, 도 12c와 관련하여 설명된 것과 유사한 방식으로 제2 전도성 드레인 비아(1237)를 사용하여 드레인 핑거(615)의 내부 위치(939')에 연결될 수 있다. 유사하게, 도 24d에 예시된 바와 같이, 드레인 접합 패드(1240)는, 도 17c와 관련하여 설명된 것과 유사한 방식으로 다중-세그먼트 전도성 드레인 비아(1730)를 사용하여 드레인 핑거(615)의 내부 위치(939')에 연결될 수 있다.
일부 실시예들에서, 드레인 접합 패드(1240)는, 드레인 핑거(615)의 중간지점 근처에서 드레인 핑거(615) 상에 위치될 수 있다. 다시 말해서, 드레인 접합 패드(1240)는, 드레인 핑거(615)의 중간지점에 수직으로 연장되는 가상 수직 선에 근접하도록 배열될 수 있다. 일부 실시예들에서, 드레인 접합 패드(1240)는, 드레인 핑거(615)의 중간지점으로부터(예컨대, 중간지점에 수직인 가상 선으로부터) 수평 방향으로 드레인 핑거(615)의 길이의 10 퍼센트 내에 있는 거리 내에 있을 수 있다. 일부 실시예들에서, 드레인 접합 패드(1240)는, 드레인 핑거(615)의 중간지점으로부터(예컨대, 중간지점에 수직인 가상 선으로부터) 수평 방향으로 드레인 핑거(615)의 길이의 20 퍼센트 내에 있는 거리에 있을 수 있다. 일부 실시예들에서, 게이트 접합 패드(1220) 및 드레인 접합 패드(1240)는 200 미크론 미만만큼 분리될 수 있다. 일부 실시예들에서, 게이트 접합 패드(1220) 및 드레인 접합 패드(1240)는 100 미크론 미만만큼 분리될 수 있다.
본원에서 설명된 실시예들은, 게이트 핑거들 및/또는 드레인 핑거들 위로 연장되는 게이트 접합 패드들 및/또는 드레인 접합 패드들을 가질 수 있다. 본 발명자들에 의해 인식되는 바와 같이, 이는, 접합 패드와 개개의 핑거 사이에 커패시턴스가 발생할 잠재성을 제공할 수 있다. 예컨대, 드레인 핑거 위의 게이트 접합 패드 또는 게이트 핑거 위의 드레인 접합 패드는 게이트-드레인 커패시턴스(Cgd)를 발생시킬 수 있다. 본 발명자들은, 필드 플레이트들이 이러한 부가적인 커패시턴스를 완화시킬 수 있다는 것을 인식하였다. 도 25a는 필드 플레이트들(2510)을 포함하는, 본 발명의 일부 실시예들에 따른 트랜지스터 디바이스(2500)를 예시하는 평면도이다. 도 25b는 본 발명의 일부 실시예들에 따른, 선(T-T')을 따라 취해진 도 25a의 단면이다. 도 25c는 본 발명의 일부 실시예들에 따른, 선(U-U')을 따라 취해진 도 25a의 단면이다. 도 25a 내지 도 25c의 요소들 중 다수는 이전에 설명된 것들과 유사하다. 그에 따라서, 그의 추가적인 설명은 생략될 것이다.
도 25a 및 도 25b를 참조하면, 필드 플레이트(2510)는, 드레인 접합 패드(1240)와 게이트 상호연결부(625) 및/또는 게이트 핑거(610) 사이의 유전체 층(1230) 내에 배치될 수 있다. 필드 플레이트(2510)는, 예컨대, 구리, 금, 및/또는 복합 금속을 포함하는, 금속 또는 다른 고도로 전도성인 물질을 포함할 수 있다. 필드 플레이트(2510)는, 드레인 접합 패드(1240)와 게이트 상호연결부(625) 및/또는 게이트 핑거(610) 사이에 형성되는 커패시턴스를 감소시키는 역할을 할 수 있다. 유사하게, 도 25a 및 도 25c에 예시된 바와 같이, 필드 플레이트(2510)는, 게이트 접합 패드(1220)와 드레인 상호연결부(635) 및/또는 드레인 핑거(615) 사이의 유전체 층(1230) 내에 배치될 수 있다.
일부 실시예들에서, 필드 플레이트(2510)는 기준 전압에 연결될 수 있다. 예컨대, 필드 플레이트(2510)는 접지 전압에 결합될 수 있다. 일부 실시예들에서, 필드 플레이트(2510)는, 트랜지스터 디바이스(2500)의 소스 접촉부들에 대한 연결을 통해 접지 전압에 결합될 수 있다. 도 25a 내지 도 25c에 예시된 필드 플레이트(2510)의 형상은 단지 예시적인 것으로 의도된다. 본 발명은, 접합 패드(예컨대, 게이트 접합 패드(1220) 및/또는 드레인 접합 패드(1240))와 인접한 상호연결부 및/또는 핑거 사이에 물질이 배치되는 실시예들을 포함하도록 의도되며, 도 25a 내지 도 25c에 예시된 특정 구성으로 제한되지 않는다. 게다가, 필드 플레이트들(2510)은, 도 25a 내지 도 25c에 예시된 게이트 및 드레인 접합 패드들(1220, 1240), 게이트/드레인 상호연결부들(625, 635), 및/또는 게이트/드레인 핑거들(610, 615)의 특정 구성에 제한되지 않는다. 필드 플레이트들(2510)은, 도 17a 내지 도 21c와 관련하여 논의된 것들과 같은 본원에서 설명된 실시예들 중 임의의 실시예에서 활용될 수 있다.
본원에서 설명된 발명은 기술 독립적이며, 이는, 그 발명이 LDMOS, GaN, 및 다른 고전력 RF 트랜지스터 기술들에 대해 적용될 수 있음을 의미한다. 본 발명의 실시예들이 LDMOS 및 HEMT 구조들을 참조하여 예시되지만, 본 발명의 개념들은 그러한 디바이스들로 제한되지 않는다. 그에 따라, 본 발명의 실시예들은, 복수의 단위 셀들 및 제어 전극을 갖는 다른 트랜지스터 디바이스들을 포함할 수 있다. 본 발명의 실시예들은, 더 넓은 제어 전극이 요망되고 디바이스의 다수의 단위 셀들이 존재하는 임의의 트랜지스터 디바이스에서 사용하기에 적합할 수 있다. 그에 따라, 예컨대, 본 발명의 실시예들은, SiC, GaN, GaAs, 규소 등을 사용하여 제작되는 다양한 유형들의 디바이스들, 이를테면, MESFET들, MMIC들, SIT들, LDMOS, BJT들, pHEMT들 등에서 사용하기에 적합할 수 있다.
위의 설명 및 도면들과 관련하여, 많은 상이한 실시예들이 본원에서 개시되었다. 문자 그대로 이러한 실시예들의 모든 각각의 조합과 하위 조합을 설명하고 예시하는 것은 지나치게 반복적이고 혼란스럽게 만들 것이라는 것이 이해될 것이다. 따라서, 도면들을 포함하는 본 명세서는, 본원에서 설명되는 실시예들의 모든 조합들 및 하위 조합들과, 이들을 이루고 사용하는 방식 및 프로세스에 대한 완전한 서면 설명을 구성하는 것으로 해석되어야 하며, 임의의 그러한 조합 또는 하위 조합에 대한 청구항들을 지원할 것이다.
제1, 제2 등의 용어들이 다양한 요소들을 설명하기 위해 본원에서 사용될 수 있지만, 이러한 요소들은 이러한 용어들에 의해 제한되지 않아야 한다는 것이 이해될 것이다. 이러한 용어들은 단지 하나의 요소를 다른 요소와 구별하기 위해 사용된다. 예컨대, 본 발명의 범위를 벗어나지 않으면서, 제1 요소는 제2 요소로 지칭될 수 있고, 유사하게, 제2 요소는 제1 요소로 지칭될 수 있다. 본원에서 사용되는 바와 같이, "및/또는" 및 "그리고/또는" 및 "~고/거나"라는 용어는 연관된 열거된 항목들 중 하나 이상의 항목의 임의의 그리고 모든 조합들을 포함한다.
본원에서 사용되는 전문용어는 특정 실시예들을 설명하려는 목적만을 위한 것이며, 본 발명을 제한하는 것으로 의도되지 않는다. 본원에서 사용되는 바와 같이, 맥락이 명확하게 달리 표시하지 않는 한, 단수 형태들은 복수 형태들을 또한 포함하도록 의도된다. "포함하다(comprise)", "포함하는(comprising)", "포함하다(include)", 및/또는 "포함하는(including)"이라는 용어들은, 본원에서 사용될 때, 서술된 특징들, 정수들, 단계들, 동작들, 요소들, 및/또는 구성요소들의 존재를 특정하지만, 하나 이상의 다른 특징들, 정수들, 단계들, 동작들, 요소들, 구성요소들, 및/또는 이들의 그룹들의 존재 또는 부가를 배제하지는 않는다는 것이 추가로 이해될 것이다.
달리 정의되지 않는 한, 본원에서 사용된 모든 용어들(기술적 및 과학적 용어들을 포함함)은 본 발명이 속하는 관련 기술분야의 통상의 기술자에 의해 통상적으로 이해되는 바와 동일한 의미를 갖는다. 본원에서 사용되는 용어들은 본 명세서 및 관련 기술의 맥락에서의 그들의 의미와 일관되는 의미를 갖는 것으로서 해석되어야 하며, 본원에서 명백하게 그러한 것으로 정의되지 않는 한 이상적인 또는 과도하게 형식적인 의미로 해석되지 않을 것임이 추가로 이해될 것이다.
층, 영역, 또는 기판과 같은 요소가 다른 요소 "상에" 있거나 "상으로" 연장되는 것으로 지칭될 때, 그 요소는 다른 요소 상에 직접 있거나 다른 요소 상으로 직접 연장될 수 있거나, 개재 요소들이 또한 존재할 수 있다는 것이 이해될 것이다. 대조적으로, 한 요소가 또 다른 요소 "상에 직접" 있거나 "상으로 직접" 연장되는 것으로 지칭될 때, 어떠한 개재 요소들도 존재하지 않는다. 한 요소가 다른 요소에 "연결" 또는 "결합"된 것으로 지칭될 때, 그 요소는 다른 요소에 직접 연결 또는 결합될 수 있거나, 개재 요소들이 존재할 수 있다는 것이 또한 이해될 것이다. 대조적으로, 한 요소가 또 다른 요소에 "직접 연결" 또는 "직접 결합"된 것으로 지칭될 때, 어떠한 개재 요소들도 존재하지 않는다.
"아래" 또는 "위" 또는 "상부" 또는 "하부" 또는 "수평" 또는 "측방향" 또는 "수직"과 같은 상대적인 용어들은 도면들에 예시된 바와 같은 하나의 요소, 층, 또는 영역의 다른 요소, 층, 또는 영역에 대한 관계를 설명하기 위해 본원에서 사용될 수 있다. 이러한 용어들은 도면들에 도시된 배향에 부가하여 디바이스의 상이한 배향들을 포괄하도록 의도된다는 것이 이해될 것이다.
본 발명의 실시예들은, 본 발명의 이상적인 실시예들(및 중간 구조들)의 개략적인 예시들인 단면 예시들을 참조하여 본원에서 설명된다. 도면들에서의 층들 및 영역들의 두께는 명확화를 위해 과장될 수 있다. 부가적으로, 예컨대, 제조 기법들 및/또는 공차들의 결과로서 예시들의 형상들로부터의 변형들이 예상될 것이다. 그에 따라, 본 발명의 실시예들은 본원에 예시된 특정 형상들의 영역들로 제한되는 것으로 해석되지 않아야 하며, 예컨대, 제조에 기인한 형상들에서의 편차들을 포함해야 한다.
도면들 및 명세서에서, 본 발명의 전형적인 실시예들이 개시되었고, 특정 용어들이 이용되지만, 이들은 단지 일반적이고 설명적인 의미로 사용되고, 제한의 목적들을 위한 것이 아니며, 본 발명의 범위는 다음의 청구항들에 기재된다.
Claims (22)
- 트랜지스터 디바이스로서,
반도체 구조 상에서 연장되는 게이트 핑거 및 드레인 핑거;
상기 게이트 핑거에 결합되는 게이트 접합 패드; 및
상기 드레인 핑거에 결합되는 드레인 접합 패드를 포함하며,
상기 게이트 접합 패드는 상기 게이트 핑거 상에서 연장되고/거나 상기 드레인 접합 패드는 상기 드레인 핑거 상에서 연장되는, 트랜지스터 디바이스. - 제1항에 있어서,
상기 게이트 접합 패드와 상기 드레인 접합 패드 사이의 영역 상에 배열되는 격리 물질을 더 포함하는, 트랜지스터 디바이스. - 제2항에 있어서,
상기 격리 물질은, 전도성 격리 물질, 자기 격리 물질, 또는 손실성 유전체 격리 물질인, 트랜지스터 디바이스. - 제2항에 있어서,
상기 격리 물질은 복수의 제3 접합 와이어들을 포함하는, 트랜지스터 디바이스. - 제2항에 있어서,
상기 게이트 접합 패드에 결합되는 입력 접합 와이어; 및
상기 드레인 접합 패드에 결합되는 출력 접합 와이어를 더 포함하며,
상기 격리 물질은 물리적으로 상기 입력 접합 와이어와 상기 출력 접합 와이어 사이에 있는, 트랜지스터 디바이스. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 게이트 접합 패드는 상기 드레인 핑거 및 상기 게이트 핑거 상에서 연장되는, 트랜지스터 디바이스. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 게이트 핑거에 결합되는 게이트 상호연결부를 더 포함하며, 상기 게이트 접합 패드는 상기 게이트 상호연결부의 내부 위치에서 상기 게이트 상호연결부에 결합되는, 트랜지스터 디바이스. - 제7항에 있어서,
상기 게이트 상호연결부의 내부 위치는, 상기 게이트 상호연결부의 제1 단부와 제2 단부 사이의 거리의 1/3과 2/3 사이에 있는, 트랜지스터 디바이스. - 제7항에 있어서,
상기 게이트 상호연결부의 내부 위치는, 상기 게이트 상호연결부의 제1 단부와 제2 단부 사이의 중간 지점에 있는, 트랜지스터 디바이스. - 제7항 또는 제8항에 있어서,
상기 게이트 접합 패드는, 다중-세그먼트 전도성 비아에 의해 상기 게이트 상호연결부에 결합되는, 트랜지스터 디바이스. - 제1항 내지 제10항 중 어느 한 항에 있어서,
상기 게이트 핑거 및 상기 드레인 핑거는 제1 방향으로 연장되고,
상기 게이트 접합 패드 및 상기 드레인 접합 패드는 상기 제1 방향과 교차하는 제2 방향으로 연장되는, 트랜지스터 디바이스. - 제1항 내지 제11항 중 어느 한 항에 있어서,
상기 게이트 접합 패드와 상기 게이트 핑거 사이의 필드 플레이트를 더 포함하는, 트랜지스터 디바이스. - 트랜지스터 디바이스로서,
게이트 핑거 및 드레인 핑거;
상기 게이트 핑거에 결합되는 게이트 상호연결부;
상기 드레인 핑거에 결합되는 드레인 상호연결부;
상기 게이트 상호연결부의 내부 위치에서 상기 게이트 상호연결부에 결합되는 게이트 접합 패드; 및
상기 드레인 상호연결부의 내부 위치에서 상기 드레인 상호연결부에 결합되는 드레인 접합 패드를 포함하며,
상기 게이트 접합 패드는 상기 게이트 핑거 상에서 연장되고/거나 상기 드레인 접합 패드는 상기 드레인 핑거 상에서 연장되는, 트랜지스터 디바이스. - 제13항에 있어서,
상기 게이트 접합 패드에 결합되는 입력 접합 와이어;
상기 드레인 접합 패드에 결합되는 출력 접합 와이어; 및
물리적으로 상기 입력 접합 와이어와 상기 출력 접합 와이어 사이에 있는 격리 물질을 더 포함하는, 트랜지스터 디바이스. - 제14항에 있어서,
상기 격리 물질은, 상기 입력 접합 와이어와 상기 출력 접합 와이어 사이의 결합을 감소시키도록 구성되는, 전도성 격리 물질, 자기 격리 물질, 또는 손실성 유전체 격리 물질인, 트랜지스터 디바이스. - 제14항에 있어서,
상기 격리 물질은 복수의 제3 접합 와이어들을 포함하는, 트랜지스터 디바이스. - 제13항 내지 제16항 중 어느 한 항에 있어서,
상기 게이트 접합 패드는 상기 드레인 핑거 및 상기 게이트 핑거 상에서 연장되는, 트랜지스터 디바이스. - 제13항 내지 제17항 중 어느 한 항에 있어서,
상기 게이트 접합 패드와 상기 게이트 핑거 사이의 필드 플레이트를 더 포함하는, 트랜지스터 디바이스. - 트랜지스터 디바이스로서,
제1 방향으로 연장되는 게이트 핑거 및 드레인 핑거;
상기 제1 방향과 교차하는 제2 방향으로 연장되고 입력 접합 와이어가 결합되는 게이트 접합 패드; 및
상기 제2 방향으로 연장되고 출력 접합 와이어가 결합되는 드레인 접합 패드를 포함하며,
상기 게이트 접합 패드는 상기 게이트 핑거 상에서 연장되고/거나 상기 드레인 접합 패드는 상기 드레인 핑거 상에서 연장되는, 트랜지스터 디바이스. - 제19항에 있어서,
상기 입력 접합 와이어와 상기 출력 접합 와이어 사이의 격리 물질을 더 포함하는, 트랜지스터 디바이스. - 제20항에 있어서,
상기 격리 물질은, 상기 입력 접합 와이어와 상기 출력 접합 와이어 사이에서 제2 방향으로 연장되는, 트랜지스터 디바이스. - 제19항 내지 제21항 중 어느 한 항에 있어서,
상기 게이트 핑거에 결합되는 게이트 상호연결부를 더 포함하며, 상기 게이트 접합 패드는 상기 게이트 상호연결부의 내부 위치에서 상기 게이트 상호연결부에 결합되는, 트랜지스터 디바이스.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020237033678A KR20230146112A (ko) | 2019-04-24 | 2020-04-23 | 내부-급전 핑거들을 갖는 고전력 트랜지스터 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16/393,280 US11417746B2 (en) | 2019-04-24 | 2019-04-24 | High power transistor with interior-fed fingers |
| US16/393,280 | 2019-04-24 | ||
| PCT/US2020/029442 WO2020219624A1 (en) | 2019-04-24 | 2020-04-23 | High power transistor with interior-fed fingers |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020237033678A Division KR20230146112A (ko) | 2019-04-24 | 2020-04-23 | 내부-급전 핑거들을 갖는 고전력 트랜지스터 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20210154227A true KR20210154227A (ko) | 2021-12-20 |
| KR102586156B1 KR102586156B1 (ko) | 2023-10-11 |
Family
ID=70775474
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020237033678A KR20230146112A (ko) | 2019-04-24 | 2020-04-23 | 내부-급전 핑거들을 갖는 고전력 트랜지스터 |
| KR1020217037869A KR102586156B1 (ko) | 2019-04-24 | 2020-04-23 | 내부-급전 핑거들을 갖는 고전력 트랜지스터 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020237033678A KR20230146112A (ko) | 2019-04-24 | 2020-04-23 | 내부-급전 핑거들을 갖는 고전력 트랜지스터 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US11417746B2 (ko) |
| EP (1) | EP3959746A1 (ko) |
| JP (1) | JP7474782B2 (ko) |
| KR (2) | KR20230146112A (ko) |
| CN (2) | CN117352546A (ko) |
| WO (1) | WO2020219624A1 (ko) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012151466A2 (en) * | 2011-05-05 | 2012-11-08 | Arctic Sand Technologies, Inc. | Dc-dc converter with modular stages |
| US10763334B2 (en) | 2018-07-11 | 2020-09-01 | Cree, Inc. | Drain and/or gate interconnect and finger structure |
| US10600746B2 (en) | 2018-07-19 | 2020-03-24 | Cree, Inc. | Radio frequency transistor amplifiers and other multi-cell transistors having gaps and/or isolation structures between groups of unit cell transistors |
| US11417746B2 (en) * | 2019-04-24 | 2022-08-16 | Wolfspeed, Inc. | High power transistor with interior-fed fingers |
| US10720913B1 (en) * | 2019-05-28 | 2020-07-21 | Infineon Technologies Austria Ag | Integrated failsafe pulldown circuit for GaN switch |
| US10958268B1 (en) | 2019-09-04 | 2021-03-23 | Infineon Technologies Austria Ag | Transformer-based driver for power switches |
| DE102020107288A1 (de) * | 2019-12-10 | 2021-06-10 | X-Fab Semiconductor Foundries Gmbh | Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements |
| US11444044B2 (en) * | 2019-12-31 | 2022-09-13 | Nxp Usa, Inc. | Transistor die with output bondpad at the input side of the die, and power amplifiers including such dies |
| US10979032B1 (en) | 2020-01-08 | 2021-04-13 | Infineon Technologies Austria Ag | Time-programmable failsafe pulldown circuit for GaN switch |
| US11574854B2 (en) * | 2020-04-08 | 2023-02-07 | National Research Council Of Canada | Distributed inductance integrated field effect transistor structure |
| US11502178B2 (en) | 2020-10-27 | 2022-11-15 | Wolfspeed, Inc. | Field effect transistor with at least partially recessed field plate |
| US11749726B2 (en) | 2020-10-27 | 2023-09-05 | Wolfspeed, Inc. | Field effect transistor with source-connected field plate |
| US11658234B2 (en) * | 2020-10-27 | 2023-05-23 | Wolfspeed, Inc. | Field effect transistor with enhanced reliability |
| US11804527B2 (en) * | 2021-07-14 | 2023-10-31 | Nxp Usa, Inc. | Transistor with center fed gate |
| US11842996B2 (en) * | 2021-11-24 | 2023-12-12 | Nxp Usa, Inc. | Transistor with odd-mode oscillation stabilization circuit |
| CN117438458B (zh) * | 2023-12-20 | 2024-04-09 | 合肥艾创微电子科技有限公司 | 一种氮化镓器件结构 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080157222A1 (en) * | 2006-12-27 | 2008-07-03 | Mediatek Inc. | Rf integrated circuit device |
| US20150243657A1 (en) * | 2013-09-10 | 2015-08-27 | Delta Electronics, Inc. | Semiconductor device and semiconductor device package using the same |
| US9653410B1 (en) * | 2016-03-15 | 2017-05-16 | Nxp Usa, Inc. | Transistor with shield structure, packaged device, and method of manufacture |
Family Cites Families (84)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4498093A (en) | 1981-09-14 | 1985-02-05 | At&T Bell Laboratories | High-power III-V semiconductor device |
| US4721986A (en) | 1984-02-21 | 1988-01-26 | International Rectifier Corporation | Bidirectional output semiconductor field effect transistor and method for its maufacture |
| US5025296A (en) | 1988-02-29 | 1991-06-18 | Motorola, Inc. | Center tapped FET |
| EP0606350B1 (en) | 1991-09-30 | 1998-05-13 | Luminis Pty. Limited | Gallium arsenide mesfet imager |
| JPH0643970A (ja) | 1992-07-24 | 1994-02-18 | Matsushita Electric Ind Co Ltd | 情報記憶媒体とこの情報記憶媒体に使用される情報記憶媒体用機能ブロックとこの情報記憶媒体を使用した情報記憶装置 |
| US5430247A (en) | 1993-08-31 | 1995-07-04 | Motorola, Inc. | Twisted-pair planar conductor line off-set structure |
| US5592006A (en) | 1994-05-13 | 1997-01-07 | International Rectifier Corporation | Gate resistor for IGBT |
| US5744843A (en) | 1996-08-28 | 1998-04-28 | Texas Instruments Incorporated | CMOS power device and method of construction and layout |
| US6023086A (en) | 1997-09-02 | 2000-02-08 | Motorola, Inc. | Semiconductor transistor with stabilizing gate electrode |
| US6316793B1 (en) | 1998-06-12 | 2001-11-13 | Cree, Inc. | Nitride based transistors on semi-insulating silicon carbide substrates |
| JP2001085513A (ja) | 1999-09-17 | 2001-03-30 | Toshiba Corp | 半導体装置 |
| JP2001094094A (ja) | 1999-09-21 | 2001-04-06 | Hitachi Ltd | 半導体装置およびその製造方法 |
| US6274896B1 (en) | 2000-01-14 | 2001-08-14 | Lexmark International, Inc. | Drive transistor with fold gate |
| SE520109C2 (sv) | 2000-05-17 | 2003-05-27 | Ericsson Telefon Ab L M | Effekttransistorer för radiofrekvenser |
| JP4322414B2 (ja) | 2000-09-19 | 2009-09-02 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP3542116B2 (ja) | 2000-09-29 | 2004-07-14 | ユーディナデバイス株式会社 | 高周波回路 |
| US6548333B2 (en) | 2000-12-01 | 2003-04-15 | Cree, Inc. | Aluminum gallium nitride/gallium nitride high electron mobility transistors having a gate contact on a gallium nitride based cap segment |
| JP3712111B2 (ja) | 2001-03-30 | 2005-11-02 | ユーディナデバイス株式会社 | 電力増幅用半導体装置 |
| US6849882B2 (en) | 2001-05-11 | 2005-02-01 | Cree Inc. | Group-III nitride based high electron mobility transistor (HEMT) with barrier/spacer layer |
| JP2003007727A (ja) | 2001-06-22 | 2003-01-10 | Sanyo Electric Co Ltd | 化合物半導体装置 |
| JP2003168736A (ja) | 2001-11-30 | 2003-06-13 | Hitachi Ltd | 半導体素子及び高周波電力増幅装置並びに無線通信機 |
| US7030428B2 (en) | 2001-12-03 | 2006-04-18 | Cree, Inc. | Strain balanced nitride heterojunction transistors |
| US6982204B2 (en) | 2002-07-16 | 2006-01-03 | Cree, Inc. | Nitride-based transistors and methods of fabrication thereof using non-etched contact recesses |
| JP2005183770A (ja) | 2003-12-22 | 2005-07-07 | Mitsubishi Electric Corp | 高周波用半導体装置 |
| US7045404B2 (en) | 2004-01-16 | 2006-05-16 | Cree, Inc. | Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof |
| US7135747B2 (en) | 2004-02-25 | 2006-11-14 | Cree, Inc. | Semiconductor devices having thermal spacers |
| GB0416174D0 (en) | 2004-07-20 | 2004-08-18 | Koninkl Philips Electronics Nv | Insulated gate field effect transistors |
| US7288803B2 (en) | 2004-10-01 | 2007-10-30 | International Rectifier Corporation | III-nitride power semiconductor device with a current sense electrode |
| JP2006156902A (ja) | 2004-12-01 | 2006-06-15 | Mitsubishi Electric Corp | 高周波用半導体装置 |
| JP5011549B2 (ja) | 2004-12-28 | 2012-08-29 | 株式会社村田製作所 | 半導体装置 |
| JP2007173731A (ja) | 2005-12-26 | 2007-07-05 | Mitsumi Electric Co Ltd | 半導体装置 |
| US7956421B2 (en) | 2008-03-13 | 2011-06-07 | Tela Innovations, Inc. | Cross-coupled transistor layouts in restricted gate level layout architecture |
| US7492235B2 (en) | 2006-10-25 | 2009-02-17 | Avago Technologies Wireless Ip (Singapore) Pte. Ltd. | Transmission line transistor attenuator |
| JP5300238B2 (ja) | 2006-12-19 | 2013-09-25 | パナソニック株式会社 | 窒化物半導体装置 |
| US8076994B2 (en) | 2007-06-22 | 2011-12-13 | Cree, Inc. | RF power transistor packages with internal harmonic frequency reduction and methods of forming RF power transistor packages with internal harmonic frequency reduction |
| US9741673B2 (en) | 2007-06-22 | 2017-08-22 | Cree, Inc. | RF transistor packages with high frequency stabilization features and methods of forming RF transistor packages with high frequency stabilization features |
| JP2009016686A (ja) | 2007-07-06 | 2009-01-22 | Toshiba Corp | 高周波用トランジスタ |
| US8026596B2 (en) | 2007-08-15 | 2011-09-27 | International Rectifier Corporation | Thermal designs of packaged gallium nitride material devices and methods of packaging |
| JP5106041B2 (ja) | 2007-10-26 | 2012-12-26 | 株式会社東芝 | 半導体装置 |
| US8178908B2 (en) | 2008-05-07 | 2012-05-15 | International Business Machines Corporation | Electrical contact structure having multiple metal interconnect levels staggering one another |
| JP2010147254A (ja) | 2008-12-18 | 2010-07-01 | Renesas Electronics Corp | 半導体装置 |
| US20120012908A1 (en) | 2009-03-30 | 2012-01-19 | Koji Matsunaga | Semiconductor device |
| JP5238633B2 (ja) | 2009-07-27 | 2013-07-17 | 株式会社東芝 | 半導体装置 |
| US8212321B2 (en) | 2009-10-30 | 2012-07-03 | Freescale Semiconductor, Inc. | Semiconductor device with feedback control |
| WO2011114535A1 (ja) | 2010-03-19 | 2011-09-22 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| JP5457292B2 (ja) | 2010-07-12 | 2014-04-02 | パナソニック株式会社 | 窒化物半導体装置 |
| US8896034B1 (en) * | 2010-08-11 | 2014-11-25 | Sarda Technologies, Inc. | Radio frequency and microwave devices and methods of use |
| JP2012084743A (ja) | 2010-10-13 | 2012-04-26 | Fujitsu Semiconductor Ltd | 半導体装置及び電源装置 |
| JP2012182438A (ja) | 2011-02-08 | 2012-09-20 | Toshiba Corp | 半導体装置 |
| JP5733616B2 (ja) | 2011-04-21 | 2015-06-10 | 住友電工デバイス・イノベーション株式会社 | 半導体装置 |
| JP5884094B2 (ja) | 2011-06-24 | 2016-03-15 | パナソニックＩｐマネジメント株式会社 | 窒化物半導体装置 |
| JP2013183061A (ja) | 2012-03-02 | 2013-09-12 | Toshiba Corp | 半導体装置 |
| US20130313653A1 (en) | 2012-05-25 | 2013-11-28 | Infineon Technologies Austria Ag | MOS Transistor with Multi-finger Gate Electrode |
| JP5580365B2 (ja) | 2012-05-29 | 2014-08-27 | 旭化成エレクトロニクス株式会社 | 電流制御回路およびこれを用いたｐｌｌ回路 |
| JP5983117B2 (ja) | 2012-07-11 | 2016-08-31 | 三菱電機株式会社 | 半導体装置 |
| WO2014097524A1 (ja) | 2012-12-21 | 2014-06-26 | パナソニック株式会社 | 半導体装置 |
| US10833185B2 (en) * | 2013-09-10 | 2020-11-10 | Delta Electronics, Inc. | Heterojunction semiconductor device having source and drain pads with improved current crowding |
| US10236236B2 (en) | 2013-09-10 | 2019-03-19 | Delta Electronics, Inc. | Heterojunction semiconductor device for reducing parasitic capacitance |
| US9741653B2 (en) | 2013-09-18 | 2017-08-22 | Skyworks Solutions, Inc. | Devices and methods related to radio-frequency switches having reduced-resistance metal layout |
| JP6211867B2 (ja) * | 2013-09-24 | 2017-10-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP6219140B2 (ja) * | 2013-11-22 | 2017-10-25 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9450547B2 (en) | 2013-12-12 | 2016-09-20 | Freescale Semiconductor, Inc. | Semiconductor package having an isolation wall to reduce electromagnetic coupling |
| US9673164B2 (en) | 2014-04-25 | 2017-06-06 | Nxp Usa, Inc. | Semiconductor package and system with an isolation structure to reduce electromagnetic coupling |
| US9641163B2 (en) | 2014-05-28 | 2017-05-02 | Cree, Inc. | Bandwidth limiting methods for GaN power transistors |
| JP6600491B2 (ja) | 2014-07-31 | 2019-10-30 | エイブリック株式会社 | Ｅｓｄ素子を有する半導体装置 |
| US9564861B2 (en) | 2014-10-31 | 2017-02-07 | Nxp Usa, Inc. | Broadband radio frequency power amplifiers, and methods of manufacture thereof |
| US9986639B2 (en) | 2015-06-29 | 2018-05-29 | Analog Devices Global | Vertical magnetic barrier for integrated electronic module and related methods |
| US9607953B1 (en) | 2016-02-24 | 2017-03-28 | Nxp Usa, Inc. | Semiconductor package with isolation wall |
| US9786660B1 (en) * | 2016-03-17 | 2017-10-10 | Cree, Inc. | Transistor with bypassed gate structure field |
| US10128365B2 (en) | 2016-03-17 | 2018-11-13 | Cree, Inc. | Bypassed gate transistors having improved stability |
| US10249725B2 (en) * | 2016-08-15 | 2019-04-02 | Delta Electronics, Inc. | Transistor with a gate metal layer having varying width |
| US9979361B1 (en) | 2016-12-27 | 2018-05-22 | Nxp Usa, Inc. | Input circuits for RF amplifier devices, and methods of manufacture thereof |
| US10103258B2 (en) | 2016-12-29 | 2018-10-16 | Texas Instruments Incorporated | Laterally diffused metal oxide semiconductor with gate poly contact within source window |
| US10515924B2 (en) | 2017-03-10 | 2019-12-24 | Skyworks Solutions, Inc. | Radio frequency modules |
| US9917104B1 (en) | 2017-06-19 | 2018-03-13 | Tower Semiconductor Ltd. | Hybrid MOS-PCM CMOS SOI switch |
| US10103233B1 (en) * | 2017-09-29 | 2018-10-16 | Nxp Usa, Inc. | Transistor die with drain via arrangement, and methods of manufacture thereof |
| US10270402B1 (en) | 2017-11-30 | 2019-04-23 | Nxp Usa, Inc. | Broadband input matching and video bandwidth circuits for power amplifiers |
| US10763334B2 (en) | 2018-07-11 | 2020-09-01 | Cree, Inc. | Drain and/or gate interconnect and finger structure |
| US10483352B1 (en) | 2018-07-11 | 2019-11-19 | Cree, Inc. | High power transistor with interior-fed gate fingers |
| US10600746B2 (en) | 2018-07-19 | 2020-03-24 | Cree, Inc. | Radio frequency transistor amplifiers and other multi-cell transistors having gaps and/or isolation structures between groups of unit cell transistors |
| US10506704B1 (en) * | 2018-08-21 | 2019-12-10 | Nxp Usa, Inc. | Electromagnetically-shielded microelectronic assemblies and methods for the fabrication thereof |
| US10593619B1 (en) * | 2018-08-28 | 2020-03-17 | Nsp Usa, Inc. | Transistor shield structure, packaged device, and method of manufacture |
| US10886399B2 (en) * | 2018-09-07 | 2021-01-05 | Nxp Usa, Inc. | High voltage semiconductor device and method of fabrication |
| US11417746B2 (en) * | 2019-04-24 | 2022-08-16 | Wolfspeed, Inc. | High power transistor with interior-fed fingers |
-
2019
- 2019-04-24 US US16/393,280 patent/US11417746B2/en active Active
-
2020
- 2020-04-23 WO PCT/US2020/029442 patent/WO2020219624A1/en unknown
- 2020-04-23 JP JP2021562816A patent/JP7474782B2/ja active Active
- 2020-04-23 KR KR1020237033678A patent/KR20230146112A/ko not_active Application Discontinuation
- 2020-04-23 CN CN202311309365.8A patent/CN117352546A/zh active Pending
- 2020-04-23 CN CN202080038823.7A patent/CN113892187B/zh active Active
- 2020-04-23 KR KR1020217037869A patent/KR102586156B1/ko active IP Right Grant
- 2020-04-23 EP EP20726990.3A patent/EP3959746A1/en active Pending
-
2022
- 2022-06-07 US US17/834,421 patent/US20220302271A1/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080157222A1 (en) * | 2006-12-27 | 2008-07-03 | Mediatek Inc. | Rf integrated circuit device |
| US20150243657A1 (en) * | 2013-09-10 | 2015-08-27 | Delta Electronics, Inc. | Semiconductor device and semiconductor device package using the same |
| US9653410B1 (en) * | 2016-03-15 | 2017-05-16 | Nxp Usa, Inc. | Transistor with shield structure, packaged device, and method of manufacture |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2022529373A (ja) | 2022-06-21 |
| CN117352546A (zh) | 2024-01-05 |
| KR20230146112A (ko) | 2023-10-18 |
| US11417746B2 (en) | 2022-08-16 |
| US20200343352A1 (en) | 2020-10-29 |
| JP7474782B2 (ja) | 2024-04-25 |
| CN113892187B (zh) | 2023-09-29 |
| US20220302271A1 (en) | 2022-09-22 |
| KR102586156B1 (ko) | 2023-10-11 |
| EP3959746A1 (en) | 2022-03-02 |
| WO2020219624A1 (en) | 2020-10-29 |
| CN113892187A (zh) | 2022-01-04 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
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