JP2001085513A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】各トランジスタ素子による電気信号が相互に干
渉することを抑制する。 【解決手段】前段、後段のトランジスタ素子１４ａ、１
４ｂの段間に形成された素子分離用の接地電極パターン
１５の接続部１５ａと、前段の入力ピン２２ａと後段の
出力ピン２３ｂの段間及び前段の出力ピン２３ａと後段
の入力ピン２２ｂの段間に形成された段間接地ピン３０
とを、段間接地ワイヤ３１によってワイヤボンディング
する。
渉することを抑制する。 【解決手段】前段、後段のトランジスタ素子１４ａ、１
４ｂの段間に形成された素子分離用の接地電極パターン
１５の接続部１５ａと、前段の入力ピン２２ａと後段の
出力ピン２３ｂの段間及び前段の出力ピン２３ａと後段
の入力ピン２２ｂの段間に形成された段間接地ピン３０
とを、段間接地ワイヤ３１によってワイヤボンディング
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係わ
り、特に高周波用高出力トランジスタを複数段集積した
ペレットを有するパッケージ構造の半導体装置に関す
る。
り、特に高周波用高出力トランジスタを複数段集積した
ペレットを有するパッケージ構造の半導体装置に関す
る。
【０００２】
【従来の技術】移動体通信機器の高周波増幅に用いる高
周波用高出力トランジスタは、所望の増幅特性を得るた
めに、１チップ上に複数個のトランジスタ素子が形成さ
れている。
周波用高出力トランジスタは、所望の増幅特性を得るた
めに、１チップ上に複数個のトランジスタ素子が形成さ
れている。
【０００３】図７に示すように、高周波増幅に用いる高
周波用高出力トランジスタは、半導体基板４０上に複数
のトランジスタを有する前段のトランジスタセル４１ａ
が形成されている。前段のトランジスタセル４１ａのゲ
ート部４９ａ、ドレイン部５０ａに、ゲートアルミニウ
ム配線（ゲートＡｌ配線）４３ａ、ドレインアルミニウ
ム配線（ドレインＡｌ配線）４２ａが各々接続され、前
段のトランジスタ素子４４ａが形成されている。同様
に、半導体基板４０上に複数のトランジスタを有する複
数の後段のトランジスタセル４１ｂが形成されている。
後段の各トランジスタセル４１ｂのゲート部４９ｂ、ド
レイン部５０ｂに、ゲートＡｌ配線４３ｂ、ドレインＡ
ｌ配線４２ｂが各々接続され、後段のトランジスタ素子
４４ｂが形成されている。尚、各トランジスタセル４１
ａ、４１ｂのソース部（図示せず）は接地電極（図示せ
ず）と接続している。このように、１チップに２段構成
のトランジスタ素子４４ａ、４４ｂを集積したペレット
４６は、２段に分けて信号の増幅を行っている。
周波用高出力トランジスタは、半導体基板４０上に複数
のトランジスタを有する前段のトランジスタセル４１ａ
が形成されている。前段のトランジスタセル４１ａのゲ
ート部４９ａ、ドレイン部５０ａに、ゲートアルミニウ
ム配線（ゲートＡｌ配線）４３ａ、ドレインアルミニウ
ム配線（ドレインＡｌ配線）４２ａが各々接続され、前
段のトランジスタ素子４４ａが形成されている。同様
に、半導体基板４０上に複数のトランジスタを有する複
数の後段のトランジスタセル４１ｂが形成されている。
後段の各トランジスタセル４１ｂのゲート部４９ｂ、ド
レイン部５０ｂに、ゲートＡｌ配線４３ｂ、ドレインＡ
ｌ配線４２ｂが各々接続され、後段のトランジスタ素子
４４ｂが形成されている。尚、各トランジスタセル４１
ａ、４１ｂのソース部（図示せず）は接地電極（図示せ
ず）と接続している。このように、１チップに２段構成
のトランジスタ素子４４ａ、４４ｂを集積したペレット
４６は、２段に分けて信号の増幅を行っている。
【０００４】また、図８に図７に示すＣ部の拡大図を示
す。図８に示すように、トランジスタセル４１ａは、ゲ
ートＡｌ配線４３ａに接続するゲートメタル４７と、こ
のゲートメタル４７の両側に位置するソースアルミニウ
ム配線（ソースＡｌ配線）４８ａ及びドレインＡｌ配線
４２ａとからなる複数のトランジスタによって形成され
ている。
す。図８に示すように、トランジスタセル４１ａは、ゲ
ートＡｌ配線４３ａに接続するゲートメタル４７と、こ
のゲートメタル４７の両側に位置するソースアルミニウ
ム配線（ソースＡｌ配線）４８ａ及びドレインＡｌ配線
４２ａとからなる複数のトランジスタによって形成され
ている。
【０００５】次に、図９に、図８の９−９線に沿った１
つのトランジスタの断面図を示す。図９に示すように、
例えばＰ型の半導体基板４０内にＰ型のフィールド層５
１が形成され、半導体基板４０の表面にＮ型のソース層
５２、ドレイン層５３が形成されている。
つのトランジスタの断面図を示す。図９に示すように、
例えばＰ型の半導体基板４０内にＰ型のフィールド層５
１が形成され、半導体基板４０の表面にＮ型のソース層
５２、ドレイン層５３が形成されている。
【０００６】また、半導体基板４０上には、ゲート酸化
膜５４を介してゲートメタル４７が形成され、ソース層
５２及びドレイン層５３上には、それぞれソースＡｌ配
線４８ａ及びドレインＡｌ配線４２ａが形成されてい
る。ゲートメタル４７上には層間絶縁膜５５が形成さ
れ、ソースＡｌ配線４８ａとドレインＡｌ配線４２ａと
が絶縁されている。このようなソースＡｌ配線４８ａ、
ドレインＡｌ配線４２ａ、ゲートメタル４７により、各
トランジスタ素子のドレイン部、ソース部、ゲート部と
接続され、各トランジスタ素子等の電気信号を送受して
いる。また、ソース部には、Ｐ+型のディープ層５６を
通じてソースＡｌ配線４８ａが裏面と接続し、この裏面
をグラウンド面として使用している。
膜５４を介してゲートメタル４７が形成され、ソース層
５２及びドレイン層５３上には、それぞれソースＡｌ配
線４８ａ及びドレインＡｌ配線４２ａが形成されてい
る。ゲートメタル４７上には層間絶縁膜５５が形成さ
れ、ソースＡｌ配線４８ａとドレインＡｌ配線４２ａと
が絶縁されている。このようなソースＡｌ配線４８ａ、
ドレインＡｌ配線４２ａ、ゲートメタル４７により、各
トランジスタ素子のドレイン部、ソース部、ゲート部と
接続され、各トランジスタ素子等の電気信号を送受して
いる。また、ソース部には、Ｐ+型のディープ層５６を
通じてソースＡｌ配線４８ａが裏面と接続し、この裏面
をグラウンド面として使用している。
【０００７】
【発明が解決しようとする課題】このように、１チップ
上に複数個のトランジスタ素子を集積する場合、トラン
ジスタ素子間の電気信号の干渉による影響を防止するた
めに、各トランジスタ素子を分離する必要がある。
上に複数個のトランジスタ素子を集積する場合、トラン
ジスタ素子間の電気信号の干渉による影響を防止するた
めに、各トランジスタ素子を分離する必要がある。
【０００８】そこで、複数のトランジスタ素子を分離す
る構造として、トランジスタ素子間にＬＯＣＯＳ酸化膜
を形成し、このＬＯＣＯＳ酸化膜下のディープ層で裏面
と接続するという構造がある。
る構造として、トランジスタ素子間にＬＯＣＯＳ酸化膜
を形成し、このＬＯＣＯＳ酸化膜下のディープ層で裏面
と接続するという構造がある。
【０００９】図１０に図７の１０−１０線に沿った断面
図を示す。図１０に示すように、例えばＰ型の半導体基
板４０内にＰ型のフィールド層５１が形成され、半導体
基板４０上の前段、後段のゲート部４９ａ、４９ｂ及び
ドレイン部５０ａ、５０ｂに、ゲートＡｌ配線４３ａ、
４３ｂ及びドレインＡｌ配線４２ａ、４２ｂが各々接続
され、前段、後段のトランジスタ素子４４ａ、４４ｂが
形成されている。この前段、後段のトランジスタ素子４
４ａ、４４ｂ間のフィールド層５１には、Ｐ+型のディ
ープ層５６、及びＬＯＣＯＳ酸化膜５７が形成され、各
トランジスタ素子４４ａ、４４ｂを相互に電磁気的に分
離している。
図を示す。図１０に示すように、例えばＰ型の半導体基
板４０内にＰ型のフィールド層５１が形成され、半導体
基板４０上の前段、後段のゲート部４９ａ、４９ｂ及び
ドレイン部５０ａ、５０ｂに、ゲートＡｌ配線４３ａ、
４３ｂ及びドレインＡｌ配線４２ａ、４２ｂが各々接続
され、前段、後段のトランジスタ素子４４ａ、４４ｂが
形成されている。この前段、後段のトランジスタ素子４
４ａ、４４ｂ間のフィールド層５１には、Ｐ+型のディ
ープ層５６、及びＬＯＣＯＳ酸化膜５７が形成され、各
トランジスタ素子４４ａ、４４ｂを相互に電磁気的に分
離している。
【００１０】このような構造における電気信号の増幅動
作について、図１０を用いて説明する。まず、前段のト
ランジスタ素子４４ａのゲート部４９ａから電気信号が
入力され、この電気信号が前段のトランジスタ素子４４
ａにより増幅される。この増幅された電気信号はドレイ
ン部５０ａから取り出され、後段のトランジスタ素子４
４ｂのゲート部４９ｂに入力される。入力した電気信号
は後段のトランジスタ素子４４ｂによりさらに増幅され
る。この後、増幅された電気信号はドレイン部５０ｂか
ら取り出され、送信回路（図示せず）等に供給される。
作について、図１０を用いて説明する。まず、前段のト
ランジスタ素子４４ａのゲート部４９ａから電気信号が
入力され、この電気信号が前段のトランジスタ素子４４
ａにより増幅される。この増幅された電気信号はドレイ
ン部５０ａから取り出され、後段のトランジスタ素子４
４ｂのゲート部４９ｂに入力される。入力した電気信号
は後段のトランジスタ素子４４ｂによりさらに増幅され
る。この後、増幅された電気信号はドレイン部５０ｂか
ら取り出され、送信回路（図示せず）等に供給される。
【００１１】このような増幅動作において、電気信号の
低周波成分は、ＬＯＣＯＳ酸化膜５７により前段、後段
のトランジスタ素子４４ａ、４４ｂ間は完全に分離され
ている。しかしながら、電気信号の高周波成分は、前段
又は後段のトランジスタ素子４４ａ、４４ｂのドレイン
Ａｌ配線４２ａ、４２ｂ及びゲートＡｌ配線４３ａ、４
３ｂから後段又は前段のトランジスタ素子４４ｂ、４４
ａのドレインＡｌ配線４２ｂ、４２ａ及びゲートＡｌ配
線４３ｂ、４３ａに発生した電磁波が漏れて相互に干渉
する。
低周波成分は、ＬＯＣＯＳ酸化膜５７により前段、後段
のトランジスタ素子４４ａ、４４ｂ間は完全に分離され
ている。しかしながら、電気信号の高周波成分は、前段
又は後段のトランジスタ素子４４ａ、４４ｂのドレイン
Ａｌ配線４２ａ、４２ｂ及びゲートＡｌ配線４３ａ、４
３ｂから後段又は前段のトランジスタ素子４４ｂ、４４
ａのドレインＡｌ配線４２ｂ、４２ａ及びゲートＡｌ配
線４３ｂ、４３ａに発生した電磁波が漏れて相互に干渉
する。
【００１２】従って、この干渉の影響で各トランジスタ
素子４４ａ、４４ｂが電磁波の帰還による発振を起こ
し、適切な増幅動作ができなくなるという問題が生じ
る。特に、高周波用高出力トランジスタは動作電力が大
きい分、それに伴って電磁波も大きくなるため、各トラ
ンジスタ素子４４ａ、４４ｂ間で干渉が起こりやすく、
動作への影響が顕著である。
素子４４ａ、４４ｂが電磁波の帰還による発振を起こ
し、適切な増幅動作ができなくなるという問題が生じ
る。特に、高周波用高出力トランジスタは動作電力が大
きい分、それに伴って電磁波も大きくなるため、各トラ
ンジスタ素子４４ａ、４４ｂ間で干渉が起こりやすく、
動作への影響が顕著である。
【００１３】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、各トランジス
タ素子による電気信号が相互に干渉することを抑制する
半導体装置を提供することにある。
たものであり、その目的とするところは、各トランジス
タ素子による電気信号が相互に干渉することを抑制する
半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。
成するために以下に示す手段を用いている。
【００１５】本発明の半導体装置は、第１及び第２のト
ランジスタと、前記第１及び第２のトランジスタの電極
部と、前記第１のトランジスタと前記第２のトランジス
タの間に形成された素子分離用接地電極パターンと、前
記電極部と接続する第１のピンと、前記電極部と接続せ
ず、前記素子分離用接地電極パターンと接続する第２の
ピンとを具備する。
ランジスタと、前記第１及び第２のトランジスタの電極
部と、前記第１のトランジスタと前記第２のトランジス
タの間に形成された素子分離用接地電極パターンと、前
記電極部と接続する第１のピンと、前記電極部と接続せ
ず、前記素子分離用接地電極パターンと接続する第２の
ピンとを具備する。
【００１６】前記第２のピンは複数存在し、これら全て
の前記第２のピンが前記段間素子分離用接地電極パター
ンと接続してもよい。
の前記第２のピンが前記段間素子分離用接地電極パター
ンと接続してもよい。
【００１７】また、前記第２のピンは複数存在し、これ
らの中の一部の前記第２のピンが前記段間素子分離用接
地電極パターンと接続してもよい。
らの中の一部の前記第２のピンが前記段間素子分離用接
地電極パターンと接続してもよい。
【００１８】前記接続はワイヤボンディングである。
【００１９】前記トランジスタは高周波用高出力トラン
ジスタである。
ジスタである。
【００２０】
【発明の実施の形態】高周波増幅に用いる高周波用高出
力トランジスタにおいて、発生した電磁波が各素子の配
線部から隣接する素子の配線部に漏れることを防ぐた
め、トランジスタセルの段間に素子分離用の接地電極パ
ターンを形成することが考えられる。
力トランジスタにおいて、発生した電磁波が各素子の配
線部から隣接する素子の配線部に漏れることを防ぐた
め、トランジスタセルの段間に素子分離用の接地電極パ
ターンを形成することが考えられる。
【００２１】図１に示すように、半導体基板１０上に複
数のトランジスタを有する前段のトランジスタセル１１
ａが形成されている。前段のトランジスタセル１１ａの
ドレイン部２８ａ、ゲート部２９ａに、ドレインパッド
１２ａ、ゲートパッド１３ａが各々接続され、前段のト
ランジスタ素子１４ａが形成されている。同様に、半導
体基板１０上に複数のトランジスタを有する複数の後段
のトランジスタセル１１ｂが形成されている。後段の各
トランジスタセル１１ｂのドレイン部２８ｂ、ゲート部
２９ｂに、ドレインパッド１２ｂ、ゲートパッド１３ｂ
が各々接続され、後段のトランジスタ素子１４ｂが形成
されている。また、前段、後段のトランジスタ素子１４
ａ、１４ｂの段間には、素子分離用の接地電極パターン
１５が形成されている。尚、各トランジスタセル１１
ａ、１１ｂのソース部（図示せず）は接地電極（図示せ
ず）と接続している。このように、１チップに２段構成
のトランジスタ素子１４ａ、１４ｂを集積したペレット
１６は、２段に分けて信号の増幅を行っている。
数のトランジスタを有する前段のトランジスタセル１１
ａが形成されている。前段のトランジスタセル１１ａの
ドレイン部２８ａ、ゲート部２９ａに、ドレインパッド
１２ａ、ゲートパッド１３ａが各々接続され、前段のト
ランジスタ素子１４ａが形成されている。同様に、半導
体基板１０上に複数のトランジスタを有する複数の後段
のトランジスタセル１１ｂが形成されている。後段の各
トランジスタセル１１ｂのドレイン部２８ｂ、ゲート部
２９ｂに、ドレインパッド１２ｂ、ゲートパッド１３ｂ
が各々接続され、後段のトランジスタ素子１４ｂが形成
されている。また、前段、後段のトランジスタ素子１４
ａ、１４ｂの段間には、素子分離用の接地電極パターン
１５が形成されている。尚、各トランジスタセル１１
ａ、１１ｂのソース部（図示せず）は接地電極（図示せ
ず）と接続している。このように、１チップに２段構成
のトランジスタ素子１４ａ、１４ｂを集積したペレット
１６は、２段に分けて信号の増幅を行っている。
【００２２】また、図２（ａ）（ｂ）に図１に示すＡ
部、Ｂ部の拡大図を示す。図２（ａ）（ｂ）に示すよう
に、トランジスタセル１１ａ、１１ｂは、ゲートＡｌ配
線１７ａ、１７ｂに接続するゲートメタル１８ａ、１８
ｂと、このゲートメタル１８ａ、１８ｂの両側に位置す
るソースＡｌ配線１９ａ、１９ｂ及びドレインＡｌ配線
２０ａ、２０ｂとからなる複数のトランジスタによって
形成されている。
部、Ｂ部の拡大図を示す。図２（ａ）（ｂ）に示すよう
に、トランジスタセル１１ａ、１１ｂは、ゲートＡｌ配
線１７ａ、１７ｂに接続するゲートメタル１８ａ、１８
ｂと、このゲートメタル１８ａ、１８ｂの両側に位置す
るソースＡｌ配線１９ａ、１９ｂ及びドレインＡｌ配線
２０ａ、２０ｂとからなる複数のトランジスタによって
形成されている。
【００２３】このような構造における電気信号の増幅動
作について、図１、図２（ａ）（ｂ）を用いて説明す
る。まず、前段のトランジスタ素子１４ａのゲート部２
９ａから電気信号が入力され、この電気信号が前段のト
ランジスタ素子１４ａにより増幅される。この増幅され
た電気信号はドレイン部２８ａから取り出され、後段の
トランジスタ素子１４ｂのゲート部２９ｂに入力され
る。入力した電気信号は後段のトランジスタ素子１４ｂ
によりさらに増幅される。この後、増幅された電気信号
はドレイン部２８ｂから取り出され、送信回路（図示せ
ず）等に供給される。
作について、図１、図２（ａ）（ｂ）を用いて説明す
る。まず、前段のトランジスタ素子１４ａのゲート部２
９ａから電気信号が入力され、この電気信号が前段のト
ランジスタ素子１４ａにより増幅される。この増幅され
た電気信号はドレイン部２８ａから取り出され、後段の
トランジスタ素子１４ｂのゲート部２９ｂに入力され
る。入力した電気信号は後段のトランジスタ素子１４ｂ
によりさらに増幅される。この後、増幅された電気信号
はドレイン部２８ｂから取り出され、送信回路（図示せ
ず）等に供給される。
【００２４】このような増幅動作において、上記構造の
ペレット１６によれば、前段のトランジスタ素子１４ａ
と後段のトランジスタ素子１４ｂの段間に接地電極パタ
ーン１５を形成している。従って、電気信号の高周波成
分も、前段又は後段のトランジスタ素子１４ａ、１４ｂ
のドレインＡｌ配線２０ａ、２０ｂ及びゲートＡｌ配線
１７ａ、１７ｂから後段又は前段のトランジスタ素子１
４ｂ、１４ａのドレインＡｌ配線２０ｂ、２０ａ及びゲ
ートＡｌ配線１７ｂ、１７ａに、発生した電磁波の漏れ
を防ぐことができるため、電気信号が相互に干渉するこ
とを防止できる。
ペレット１６によれば、前段のトランジスタ素子１４ａ
と後段のトランジスタ素子１４ｂの段間に接地電極パタ
ーン１５を形成している。従って、電気信号の高周波成
分も、前段又は後段のトランジスタ素子１４ａ、１４ｂ
のドレインＡｌ配線２０ａ、２０ｂ及びゲートＡｌ配線
１７ａ、１７ｂから後段又は前段のトランジスタ素子１
４ｂ、１４ａのドレインＡｌ配線２０ｂ、２０ａ及びゲ
ートＡｌ配線１７ｂ、１７ａに、発生した電磁波の漏れ
を防ぐことができるため、電気信号が相互に干渉するこ
とを防止できる。
【００２５】ところで、図３に上記構造のペレット１６
をパッケージ実装した場合を示す。図３に示すように、
ペレット１６がフレームベッド２１上にマウントされ、
このフレームベッド２１の周囲には、前段、後段の入力
ピン２２ａ、２２ｂ及び出力ピン２３ａ、２３ｂが形成
されている。前段の入力ピン２２ａと後段の出力ピン２
３ｂの段間及び前段の出力ピン２３ａと後段の入力ピン
の段間２２ｂに、段間ピン２４が形成されている。
をパッケージ実装した場合を示す。図３に示すように、
ペレット１６がフレームベッド２１上にマウントされ、
このフレームベッド２１の周囲には、前段、後段の入力
ピン２２ａ、２２ｂ及び出力ピン２３ａ、２３ｂが形成
されている。前段の入力ピン２２ａと後段の出力ピン２
３ｂの段間及び前段の出力ピン２３ａと後段の入力ピン
の段間２２ｂに、段間ピン２４が形成されている。
【００２６】また、前段の入力ピン２２ａと前段のゲー
トパッド１３ａ、前段の出力ピン２３ａと前段のドレイ
ンパッド１２ａがそれぞれ前段の入力ワイヤ２５ａ、出
力ワイヤ２６ａによってワイヤボンディングされてい
る。同様に、後段の入力ピン２２ｂと後段のゲートパッ
ド１３ｂ、後段の出力ピン２３ｂと後段のドレインパッ
ド１２ｂがそれぞれ後段の入力ワイヤ２５ｂ、出力ワイ
ヤ２６ｂによってワイヤボンディングされている。さら
に、モールド樹脂２７によってペレット１６が樹脂封止
されている。
トパッド１３ａ、前段の出力ピン２３ａと前段のドレイ
ンパッド１２ａがそれぞれ前段の入力ワイヤ２５ａ、出
力ワイヤ２６ａによってワイヤボンディングされてい
る。同様に、後段の入力ピン２２ｂと後段のゲートパッ
ド１３ｂ、後段の出力ピン２３ｂと後段のドレインパッ
ド１２ｂがそれぞれ後段の入力ワイヤ２５ｂ、出力ワイ
ヤ２６ｂによってワイヤボンディングされている。さら
に、モールド樹脂２７によってペレット１６が樹脂封止
されている。
【００２７】しかしながら、このパッケージ構造では、
前段、後段のトランジスタ素子１４ａ、１４ｂを高周波
動作させた場合、所望の増幅特性が得られなかった。そ
こで、この原因を検討した結果、以下のようなことが分
かった。
前段、後段のトランジスタ素子１４ａ、１４ｂを高周波
動作させた場合、所望の増幅特性が得られなかった。そ
こで、この原因を検討した結果、以下のようなことが分
かった。
【００２８】上述したように、ペレット１６のトランジ
スタ素子１４ａ、１４ｂの段間には素子分離用接地電極
パターン１５を形成して信号間の干渉を防ぎ、電磁波の
帰還によるトランジスタ素子１４ａ、１４ｂ間の発振を
防止している。しかし、ペレット１６をパッケージした
場合、入力ピン２２ａ、２２ｂと出力ピン２３ｂ、２３
ａの段間には段間ピン２４を設けて１ピン空けている
が、段間ピン２４は接地されていないため電位的にオー
プンな状態である。このため、入力ピン２２ａ、２２ｂ
と出力ピン２３ｂ、２３ａ間の発振を完全に防ぐことが
できない。また、入力ワイヤ２５ａ、２５ｂと出力ワイ
ヤ２６ｂ、２６ａ間についても、発振対策は行われてい
ない。
スタ素子１４ａ、１４ｂの段間には素子分離用接地電極
パターン１５を形成して信号間の干渉を防ぎ、電磁波の
帰還によるトランジスタ素子１４ａ、１４ｂ間の発振を
防止している。しかし、ペレット１６をパッケージした
場合、入力ピン２２ａ、２２ｂと出力ピン２３ｂ、２３
ａの段間には段間ピン２４を設けて１ピン空けている
が、段間ピン２４は接地されていないため電位的にオー
プンな状態である。このため、入力ピン２２ａ、２２ｂ
と出力ピン２３ｂ、２３ａ間の発振を完全に防ぐことが
できない。また、入力ワイヤ２５ａ、２５ｂと出力ワイ
ヤ２６ｂ、２６ａ間についても、発振対策は行われてい
ない。
【００２９】従って、所望の増幅特性が得られなかった
原因として、入力ピン２２ａ、２２ｂと出力ピン２３
ｂ、２３ａ間（以下、入力・出力ピン間と称す）及び入
力ワイヤ２５ａ、２５ｂと出力ワイヤ２６ｂ、２６ａ間
（以下、入力・出力ワイヤ間と称す）で、電磁波の帰還
による発振が起こっていることが考えられる。
原因として、入力ピン２２ａ、２２ｂと出力ピン２３
ｂ、２３ａ間（以下、入力・出力ピン間と称す）及び入
力ワイヤ２５ａ、２５ｂと出力ワイヤ２６ｂ、２６ａ間
（以下、入力・出力ワイヤ間と称す）で、電磁波の帰還
による発振が起こっていることが考えられる。
【００３０】そこで、上記問題を解決するために、入力
・出力ピン間及び入力・出力ワイヤ間を電磁気的に分離
する必要がある。特に、高周波用高出力トランジスタは
動作電力が大きい分、それに伴って電磁波も大きくな
る。このため、発振が起こりやすくなり特性低下の大き
な原因となることから、発振対策の必要性は非常に大き
い。
・出力ピン間及び入力・出力ワイヤ間を電磁気的に分離
する必要がある。特に、高周波用高出力トランジスタは
動作電力が大きい分、それに伴って電磁波も大きくな
る。このため、発振が起こりやすくなり特性低下の大き
な原因となることから、発振対策の必要性は非常に大き
い。
【００３１】従って、入力・出力ピン間及び入力・出力
ワイヤ間の発振を防止することが可能な本発明の実施の
形態を以下に図面を参照して説明する。
ワイヤ間の発振を防止することが可能な本発明の実施の
形態を以下に図面を参照して説明する。
【００３２】［第１の実施形態］本発明の第１の実施形
態は、ペレットの段間素子分離用接地電極パターンと段
間接地ピンとをワイヤボンディングし、入力・出力ピン
間及び入力・出力ワイヤ間の発振を防止している。
態は、ペレットの段間素子分離用接地電極パターンと段
間接地ピンとをワイヤボンディングし、入力・出力ピン
間及び入力・出力ワイヤ間の発振を防止している。
【００３３】図４に示すように、半導体基板１０上に複
数のトランジスタを有する前段のトランジスタセル１１
ａが形成されている。前段のトランジスタセル１１ａの
ドレイン部２８ａ、ゲート部２９ａに、ドレインパッド
１２ａ、ゲートパッド１３ａが各々接続され、前段のト
ランジスタ素子１４ａが形成されている。同様に、半導
体基板１０上に複数のトランジスタを有する複数の後段
のトランジスタセル１１ｂが形成されている。後段の各
トランジスタセル１１ｂのドレイン部２８ｂ、ゲート部
２９ｂに、ドレインパッド１２ｂ、ゲートパッド１３ｂ
が各々接続され、後段のトランジスタ素子１４ｂが形成
されている。また、前段、後段のトランジスタ素子１４
ａ、１４ｂの段間には、接続部１５ａを有する素子分離
用の接地電極パターン１５が形成されている。尚、各ト
ランジスタセル１１ａ、１１ｂのソース部（図示せず）
は接地電極（図示せず）と接続している。このように、
１チップに２段構成のトランジスタ素子１４ａ、１４ｂ
を集積したペレット１６は、２段に分けて信号の増幅を
行っている。
数のトランジスタを有する前段のトランジスタセル１１
ａが形成されている。前段のトランジスタセル１１ａの
ドレイン部２８ａ、ゲート部２９ａに、ドレインパッド
１２ａ、ゲートパッド１３ａが各々接続され、前段のト
ランジスタ素子１４ａが形成されている。同様に、半導
体基板１０上に複数のトランジスタを有する複数の後段
のトランジスタセル１１ｂが形成されている。後段の各
トランジスタセル１１ｂのドレイン部２８ｂ、ゲート部
２９ｂに、ドレインパッド１２ｂ、ゲートパッド１３ｂ
が各々接続され、後段のトランジスタ素子１４ｂが形成
されている。また、前段、後段のトランジスタ素子１４
ａ、１４ｂの段間には、接続部１５ａを有する素子分離
用の接地電極パターン１５が形成されている。尚、各ト
ランジスタセル１１ａ、１１ｂのソース部（図示せず）
は接地電極（図示せず）と接続している。このように、
１チップに２段構成のトランジスタ素子１４ａ、１４ｂ
を集積したペレット１６は、２段に分けて信号の増幅を
行っている。
【００３４】また、このようなペレット１６がフレーム
ベッド２１上にマウントされ、このフレームベッド２１
の周囲には、前段、後段の入力ピン２２ａ、２２ｂ及び
出力ピン２３ａ、２３ｂが形成されている。前段の入力
ピン２２ａと後段の出力ピン２３ｂの段間及び前段の出
力ピン２３ａと後段の入力ピン２２ｂの段間に、段間接
地ピン３０が形成されている。
ベッド２１上にマウントされ、このフレームベッド２１
の周囲には、前段、後段の入力ピン２２ａ、２２ｂ及び
出力ピン２３ａ、２３ｂが形成されている。前段の入力
ピン２２ａと後段の出力ピン２３ｂの段間及び前段の出
力ピン２３ａと後段の入力ピン２２ｂの段間に、段間接
地ピン３０が形成されている。
【００３５】また、前段の入力ピン２２ａと前段のゲー
トパッド１３ａ、前段の出力ピン２３ａと前段のドレイ
ンパッド１２ａがそれぞれ前段の入力ワイヤ２５ａ、出
力ワイヤ２６ａによってワイヤボンディングされてい
る。同様に、後段の入力ピン２２ｂと後段のゲートパッ
ド１３ｂ、後段の出力ピン２３ｂと後段のドレインパッ
ド１２ｂがそれぞれ後段の入力ワイヤ２５ｂ、出力ワイ
ヤ２６ｂによってワイヤボンディングされている。ま
た、段間接地ピン３０と素子分離用の接地電極パターン
１５の接続部１５ａが段間接地ワイヤ３１によってワイ
ヤボンディングされている。さらに、モールド樹脂２７
によってペレット１６が樹脂封止されている。
トパッド１３ａ、前段の出力ピン２３ａと前段のドレイ
ンパッド１２ａがそれぞれ前段の入力ワイヤ２５ａ、出
力ワイヤ２６ａによってワイヤボンディングされてい
る。同様に、後段の入力ピン２２ｂと後段のゲートパッ
ド１３ｂ、後段の出力ピン２３ｂと後段のドレインパッ
ド１２ｂがそれぞれ後段の入力ワイヤ２５ｂ、出力ワイ
ヤ２６ｂによってワイヤボンディングされている。ま
た、段間接地ピン３０と素子分離用の接地電極パターン
１５の接続部１５ａが段間接地ワイヤ３１によってワイ
ヤボンディングされている。さらに、モールド樹脂２７
によってペレット１６が樹脂封止されている。
【００３６】上記第１の実施形態によれば、段間接地ピ
ン３０及び段間接地ワイヤ３１が接地電位になるので、
各トランジスタの入力ピン２２ａ、２２ｂと出力ピン２
３ｂ、２３ａ間及び入力ワイヤ２５ａ、２５ｂと出力ワ
イヤ２６ｂ、２６ａ間が電磁気的に分離される。従っ
て、高周波動作時に発生する電磁波の帰還による素子
間、入力・出力ピン間及び入力・出力ワイヤ間の発振を
防ぐことができる。このため、設計通り各トランジスタ
を動作させることが可能となる。
ン３０及び段間接地ワイヤ３１が接地電位になるので、
各トランジスタの入力ピン２２ａ、２２ｂと出力ピン２
３ｂ、２３ａ間及び入力ワイヤ２５ａ、２５ｂと出力ワ
イヤ２６ｂ、２６ａ間が電磁気的に分離される。従っ
て、高周波動作時に発生する電磁波の帰還による素子
間、入力・出力ピン間及び入力・出力ワイヤ間の発振を
防ぐことができる。このため、設計通り各トランジスタ
を動作させることが可能となる。
【００３７】［第２の実施形態］本発明の第２の実施形
態は、ペレットの段間素子分離用接地電極パターンと複
数の段間接地ピンとをそれぞれワイヤボンディングし、
入力・出力ピン間及び入力・出力ワイヤ間の発振を防止
している。尚、第１の実施形態と同様の構造については
同一符号を付し、異なる構造のみ説明する。
態は、ペレットの段間素子分離用接地電極パターンと複
数の段間接地ピンとをそれぞれワイヤボンディングし、
入力・出力ピン間及び入力・出力ワイヤ間の発振を防止
している。尚、第１の実施形態と同様の構造については
同一符号を付し、異なる構造のみ説明する。
【００３８】図５に示すように、ペレット１６には前
段、後段のトランジスタ素子１４ａ、１４ｂが形成さ
れ、この前段、後段のトランジスタ素子１４ａ、１４ｂ
の段間には、複数の接続部１５ａを有する素子分離用の
接地電極パターン１５が形成されている。また、前段の
入力ピン２２ａと後段の出力ピン２３ｂの段間及び前段
の出力ピン２３ａと後段の入力ピン２２ｂの段間に、複
数の段間接地ピン３０が形成されている。この各段間接
地ピン３０と素子分離用の接地電極パターン１５の各接
続部１５ａが段間接地ワイヤ３１によってワイヤボンデ
ィングされている。
段、後段のトランジスタ素子１４ａ、１４ｂが形成さ
れ、この前段、後段のトランジスタ素子１４ａ、１４ｂ
の段間には、複数の接続部１５ａを有する素子分離用の
接地電極パターン１５が形成されている。また、前段の
入力ピン２２ａと後段の出力ピン２３ｂの段間及び前段
の出力ピン２３ａと後段の入力ピン２２ｂの段間に、複
数の段間接地ピン３０が形成されている。この各段間接
地ピン３０と素子分離用の接地電極パターン１５の各接
続部１５ａが段間接地ワイヤ３１によってワイヤボンデ
ィングされている。
【００３９】上記第２の実施形態によれば、段間接地ピ
ン３０及び段間接地ワイヤ３１が接地電位になるので、
各トランジスタの入力ピン２２ａ、２２ｂと出力ピン２
３ｂ、２３ａ間及び入力ワイヤ２５ａ、２５ｂと出力ワ
イヤ２６ｂ、２６ａ間が電磁気的に分離される。また、
第１の実施形態に比べて段間接地ピン及び段間接地ワイ
ヤ等を増やすことにより、電磁気的な分離効果が増大す
る。従って、第１の実施形態よりもさらに高周波動作時
に発生する電磁波の帰還による素子間、入力・出力ピン
間及び入力・出力ワイヤ間の発振を防ぐことができる。
このため、設計通り各トランジスタを動作させることが
可能となる。
ン３０及び段間接地ワイヤ３１が接地電位になるので、
各トランジスタの入力ピン２２ａ、２２ｂと出力ピン２
３ｂ、２３ａ間及び入力ワイヤ２５ａ、２５ｂと出力ワ
イヤ２６ｂ、２６ａ間が電磁気的に分離される。また、
第１の実施形態に比べて段間接地ピン及び段間接地ワイ
ヤ等を増やすことにより、電磁気的な分離効果が増大す
る。従って、第１の実施形態よりもさらに高周波動作時
に発生する電磁波の帰還による素子間、入力・出力ピン
間及び入力・出力ワイヤ間の発振を防ぐことができる。
このため、設計通り各トランジスタを動作させることが
可能となる。
【００４０】［第３の実施形態］本発明の第３の実施形
態は、ペレットの段間素子分離用接地電極パターンと複
数ある中の少なくとも１つの段間接地ピンとをワイヤボ
ンディングし、入力・出力ピン間及び入力・出力ワイヤ
間の発振を防止している。尚、第１の実施形態と同様の
構造については同一符号を付し、異なる構造のみ説明す
る。
態は、ペレットの段間素子分離用接地電極パターンと複
数ある中の少なくとも１つの段間接地ピンとをワイヤボ
ンディングし、入力・出力ピン間及び入力・出力ワイヤ
間の発振を防止している。尚、第１の実施形態と同様の
構造については同一符号を付し、異なる構造のみ説明す
る。
【００４１】図６に示すように、ペレット１６には前
段、後段のトランジスタ素子１４ａ、１４ｂが形成さ
れ、この前段、後段のトランジスタ素子１４ａ、１４ｂ
の段間には、接続部１５ａを有する素子分離用の接地電
極パターン１５が形成されている。また、前段の入力ピ
ン２２ａと後段の出力ピン２３ｂの段間及び前段の出力
ピン２３ａと後段の入力ピン２２ｂの段間に、複数の段
間ピン２４が形成されている。この段間ピン２４の中の
少なくとも１つを段間接地ピン３０とし、この段間接地
ピン３０と素子分離用の接地電極パターン１５の各接続
部１５ａが段間接地ワイヤ３１によってワイヤボンディ
ングされている。
段、後段のトランジスタ素子１４ａ、１４ｂが形成さ
れ、この前段、後段のトランジスタ素子１４ａ、１４ｂ
の段間には、接続部１５ａを有する素子分離用の接地電
極パターン１５が形成されている。また、前段の入力ピ
ン２２ａと後段の出力ピン２３ｂの段間及び前段の出力
ピン２３ａと後段の入力ピン２２ｂの段間に、複数の段
間ピン２４が形成されている。この段間ピン２４の中の
少なくとも１つを段間接地ピン３０とし、この段間接地
ピン３０と素子分離用の接地電極パターン１５の各接続
部１５ａが段間接地ワイヤ３１によってワイヤボンディ
ングされている。
【００４２】上記第３の実施形態によれば、段間接地ピ
ン３０及び段間接地ワイヤ３１が接地電位になるので、
各トランジスタの入力ピン２２ａ、２２ｂと出力ピン２
３ｂ、２３ａ間及び入力ワイヤ２５ａ、２５ｂと出力ワ
イヤ２６ｂ、２６ａ間が電磁気的に分離される。従っ
て、高周波動作時に発生する電磁波の帰還による素子
間、入力・出力ピン間及び入力・出力ワイヤ間の発振を
防ぐことができる。このため、設計通り各トランジスタ
を動作させることが可能となる。
ン３０及び段間接地ワイヤ３１が接地電位になるので、
各トランジスタの入力ピン２２ａ、２２ｂと出力ピン２
３ｂ、２３ａ間及び入力ワイヤ２５ａ、２５ｂと出力ワ
イヤ２６ｂ、２６ａ間が電磁気的に分離される。従っ
て、高周波動作時に発生する電磁波の帰還による素子
間、入力・出力ピン間及び入力・出力ワイヤ間の発振を
防ぐことができる。このため、設計通り各トランジスタ
を動作させることが可能となる。
【００４３】また、第１の実施形態と比較して、ワイヤ
ボンディングを行っていない段間ピン２４は電位的には
オープンだが、各トランジスタ素子１４ａ、１４ｂの入
力・出力ピン２３ａと２２ｂ、２２ａと２３ｂ間の距離
が大きくなる。このため、電磁気的な分離効果が増大
し、発振を防ぐ効果がより向上する。
ボンディングを行っていない段間ピン２４は電位的には
オープンだが、各トランジスタ素子１４ａ、１４ｂの入
力・出力ピン２３ａと２２ｂ、２２ａと２３ｂ間の距離
が大きくなる。このため、電磁気的な分離効果が増大
し、発振を防ぐ効果がより向上する。
【００４４】また、第２の実施形態は、段間接地ピン３
０又は段間接地ワイヤ３１の数に応じて段間素子分離用
接地電極パターン１５の接続部１５ａを設けている。こ
のため、段間素子分離用接地電極パターン１５を、接続
部１５ａの数に応じた形状に設計する必要がある。これ
に対し、第３の実施形態は、少なくとも１つの段間接地
ピン３０を接続部１５ａとワイヤボンディングすればよ
いため、接続部１５ａの数を任意に決定できる。従っ
て、段間素子分離用接地電極パターン１５の設計の自由
度が上がり、例えばペレットサイズの縮小が可能にな
る。
０又は段間接地ワイヤ３１の数に応じて段間素子分離用
接地電極パターン１５の接続部１５ａを設けている。こ
のため、段間素子分離用接地電極パターン１５を、接続
部１５ａの数に応じた形状に設計する必要がある。これ
に対し、第３の実施形態は、少なくとも１つの段間接地
ピン３０を接続部１５ａとワイヤボンディングすればよ
いため、接続部１５ａの数を任意に決定できる。従っ
て、段間素子分離用接地電極パターン１５の設計の自由
度が上がり、例えばペレットサイズの縮小が可能にな
る。
【００４５】その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。
範囲で、種々変形して実施することが可能である。
【００４６】
【発明の効果】以上説明したように本発明によれば、各
トランジスタ素子による電気信号が相互に干渉すること
を抑制する半導体装置を提供できる。
トランジスタ素子による電気信号が相互に干渉すること
を抑制する半導体装置を提供できる。
【図１】ペレット構造を示す平面図。
【図２】図１に示すトランジスタセルのＡ部、Ｂ部の拡
大図。
大図。
【図３】図１に示すペレットのパッケージ構造を示す平
面図。
面図。
【図４】本発明の第１の実施形態に係わるパッケージ構
造を示す平面図。
造を示す平面図。
【図５】本発明の第２の実施形態に係わるパッケージ構
造を示す平面図。
造を示す平面図。
【図６】本発明の第３の実施形態に係わるパッケージ構
造を示す平面図。
造を示す平面図。
【図７】従来技術によるペレットを示す平面図。
【図８】図７に示すトランジスタセルのＣ部の拡大図。
【図９】図８の９−９線に沿ったトランジスタセルの断
面図。
面図。
【図１０】図７の１０−１０線に沿ったペレットの断面
図。
図。
１０、４０…半導体基板、 １１ａ、１１ｂ、４１ａ、４１ｂ…トランジスタセル、 １２ａ、１２ｂ…ドレインパッド、 １３ａ、１３ｂ…ゲートパッド、 １４ａ、４４ａ…前段トランジスタ素子、 １４ｂ、４４ｂ…後段トランジスタ素子、 １５…段間素子分離用接地電極パターン、 １５ａ…段間素子分離用接地電極パターン接続部、 １６、４６…ペレット、 １７ａ、１７ｂ、４３ａ、４３ｂ…ゲートＡｌ配線、 １８ａ、１８ｂ、４７…ゲートメタル、 １９ａ、１９ｂ、４８ａ…ソースＡｌ配線、 ２０ａ、２０ｂ、４２ａ、４２ｂ…ドレインＡｌ配線、 ２１…フレームベッド、 ２２ａ、２２ｂ…入力ピン、 ２３ａ、２３ｂ…出力ピン、 ２４…段間ピン、 ２５ａ、２５ｂ…入力ワイヤ、 ２６ａ、２６ｂ…出力ワイヤ、 ２７…モールド樹脂、 ２８ａ、２８ｂ、５０ａ、５０ｂ…ドレイン部、 ２９ａ、２９ｂ、４９ａ、４９ｂ…ゲート部、 ３０…段間接地ピン、 ３１…段間接地ワイヤ、 ５１…フィールド層、 ５２…ソース層、 ５３…ドレイン層、 ５４…ゲート酸化膜、 ５５…層間絶縁膜、 ５６…ディープ層、 ５７…ＬＯＣＯＳ酸化膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/338 29/812
Claims (5)
- 【請求項１】 第１及び第２のトランジスタと、 前記第１及び第２のトランジスタの電極部と、 前記第１のトランジスタと前記第２のトランジスタの間
に形成された素子分離用接地電極パターンと、 前記電極部と接続する第１のピンと、 前記電極部と接続せず、前記素子分離用接地電極パター
ンと接続する第２のピンとを具備することを特徴とする
半導体装置。 - 【請求項２】 前記第２のピンは複数存在し、これら全
ての前記第２のピンが前記段間素子分離用接地電極パタ
ーンと接続していることを特徴とする請求項１記載の半
導体装置。 - 【請求項３】 前記第２のピンは複数存在し、これらの
中の一部の前記第２のピンが前記段間素子分離用接地電
極パターンと接続していることを特徴とする請求項１記
載の半導体装置。 - 【請求項４】 前記接続はワイヤボンディングであるこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項５】 前記トランジスタは高周波用高出力トラ
ンジスタであることを特徴とする請求項１記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26366699A JP2001085513A (ja) | 1999-09-17 | 1999-09-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26366699A JP2001085513A (ja) | 1999-09-17 | 1999-09-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001085513A true JP2001085513A (ja) | 2001-03-30 |
Family
ID=17392660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26366699A Pending JP2001085513A (ja) | 1999-09-17 | 1999-09-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001085513A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021531654A (ja) * | 2018-07-19 | 2021-11-18 | クリー インコーポレイテッドCree Inc. | 無線周波数トランジスタ増幅器及び絶縁構造を有する他のマルチセルトランジスタ |
| JP7474782B2 (ja) | 2019-04-24 | 2024-04-25 | ウルフスピード インコーポレイテッド | 内側供給フィンガを有する高出力トランジスタ |
-
1999
- 1999-09-17 JP JP26366699A patent/JP2001085513A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021531654A (ja) * | 2018-07-19 | 2021-11-18 | クリー インコーポレイテッドCree Inc. | 無線周波数トランジスタ増幅器及び絶縁構造を有する他のマルチセルトランジスタ |
| JP7185011B2 (ja) | 2018-07-19 | 2022-12-06 | ウルフスピード インコーポレイテッド | 無線周波数トランジスタ増幅器及び絶縁構造を有する他のマルチセルトランジスタ |
| JP7474782B2 (ja) | 2019-04-24 | 2024-04-25 | ウルフスピード インコーポレイテッド | 内側供給フィンガを有する高出力トランジスタ |
| US12057484B2 (en) | 2019-04-24 | 2024-08-06 | Macom Technology Solutions Holdings, Inc. | High power transistor with interior-fed fingers |
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