JP2011181955A - 半導体複合体構造を形成する方法 - Google Patents
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Abstract
【解決手段】 パターン付けされたSOI/SON複合構造体及びその形成方法を提供する。SOI/SON複合構造体においては、パターン付けされたSOI/SON構造体が、Siオーバーレイヤと半導体基板の間に挟まれる。パターン付けされたSOI/SON複合構造体を形成する方法は、SOI及びSON構造が共に形成される共有加工処理ステップを含む。本発明はまた、埋没導電/SON構造体を含む複合構造体の形成方法、及び、埋没ボイド平面だけを有する複合構造体の形成方法を提供する。
【選択図】 図1
Description
一つの半導体基板と、
互いに隣り合う位置で半導体基板上に配置されたパターン付けされた埋没絶縁領域及びボイド平面からなる一つ又はそれ以上の層と、
パターン付けされた埋没絶縁領域及びボイド平面からなる一つ又はそれ以上の層の上に位置する所定の厚さのSiオーバーレイヤと、
を有する。
(a)半導体ウェーハの表面領域内に多孔性Siの層を形成するステップと、
(b)多孔性Si層の上にエピSi層を形成して、界面がエピSi層と多孔性Si層の間に存在するようにするステップと、
(c)ウェーハの所定の範囲に選択的にイオンを注入して、前記界面に又はその近くに注入領域を形成するステップと、
(d)ウェーハを高温でアニール処理して、周囲の多孔性Si層との反応によって注入領域を埋没絶縁領域に変換し、孔の合体によって非注入多孔性Siを埋没ボイド平面に変換するステップと、
を含む。
(i)半導体ウェーハ上に、例えば、フォトレジストなど耐HF材料のパターン付けされたマスクを形成し、前記パターン付けされたマスクが前記半導体ウェーハの部分を露出させる一つ又はそれ以上の開口を有するようにするステップと、
(ii)前記半導体ウェーハの前記露出部分の表面領域内に多孔性Siを形成するステップと、
(iii)前記パターン付けされたマスクを除去するステップと、
(iv)前記多孔性Siを含むウェーハ上にepi−Siを形成するステップと、
(v)高温でウェーハをアニール処理して、多孔性Siを孔の合体によって埋没ボイド平面に変換するステップと、
を含む。
Claims (12)
- 半導体複合構造体を形成する方法であって、
(a)半導体ウェーハの表面領域内に多孔性Siの層を形成するステップと、
(b)前記多孔性Si層の上にエピSi層を形成して、前記エピSi層と前記多孔性Si層の間に界面が存在するようにするステップと、
(c)前記ウェーハの所定の範囲に選択的にイオンを注入して、前記界面に又はその近傍に注入領域を形成するステップと、
(d)前記ウェーハを酸素含有雰囲気中において高温でアニール処理して、注入領域を周囲の多孔性Si層との反応によって埋没絶縁領域に変換し、非注入の多孔性Siを孔の合体によって埋没ボイド平面に変換するステップと、
を含む方法。 - 前記ステップ(a)と(b)の間で水素アニール処理を遂行して、前記多孔性Si層内の開口表面孔を実質的に除去するステップをさらに含む、請求項1に記載の方法。
- 前記水素アニール処理が、800℃から1100℃までの温度において10分から2時間までの時間、遂行される、請求項2に記載の方法。
- 前記水素アニール処理が、純粋な100%水素中又はそれと希ガスとの混合物中で遂行される、請求項2に記載の方法。
- 前記多孔性Si層が、HF含有電解槽中での電解陽極酸化によって形成される、請求項1に記載の方法。
- 前記選択的イオン注入が、酸素イオン注入を含む、請求項1に記載の方法。
- 前記選択的イオン注入が、窒素、窒素と酸素の組合せ、又は導電性金属のイオン注入を含む、請求項1に記載の方法。
- 前記アニール処理が、1300℃又はそれ以上の温度で、Siの融点1415℃より低い温度において、2時間又はそれ以上の時間遂行される、請求項1に記載の方法。
- 前記アニール処理の雰囲気が100%純粋の酸素を含む、請求項1に記載の方法。
- 前記アニール処理の雰囲気が、不活性気体又は窒素又はそれら両方と混合した酸素を含む、請求項1に記載の方法。
- 前記アニール処理の雰囲気が、不活性気体又は窒素又はそれら両方の混合物を含む、請求項1に記載の方法。
- 埋没SON構造体を有する半導体複合構造体を形成する方法であって、
(i)半導体ウェーハの上にパターン化されたフォトレジストを形成し、前記パターン化されたフォトレジストが前記半導体ウェーハの部分を露出する一つ又はそれ以上の開口を有するようにするステップと、
(ii)前記半導体ウェーハの前記露出部分の表面領域内に多孔性Siを形成するステップと、
(iii)前記パターン化されたマスクを除去するステップと、
(iv)前記多孔性Siを含むウェーハの上にエピSiを形成するステップと、
(v)高温で前記ウェーハをアニール処理して、多孔性Siを埋没ボイド平面に変換するステップと、
を含む方法。
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06302791A (ja) * | 1993-04-19 | 1994-10-28 | Seiko Instr Inc | 半導体基板及びその製造方法 |
JPH0964323A (ja) * | 1995-08-29 | 1997-03-07 | Sony Corp | 半導体基板の製造方法 |
JP2003332540A (ja) * | 2002-05-08 | 2003-11-21 | Nec Corp | 半導体基板の製造方法、半導体装置の製造方法、および半導体基板、半導体装置 |
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06302791A (ja) * | 1993-04-19 | 1994-10-28 | Seiko Instr Inc | 半導体基板及びその製造方法 |
JPH0964323A (ja) * | 1995-08-29 | 1997-03-07 | Sony Corp | 半導体基板の製造方法 |
JP2003332540A (ja) * | 2002-05-08 | 2003-11-21 | Nec Corp | 半導体基板の製造方法、半導体装置の製造方法、および半導体基板、半導体装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20210111488A (ko) * | 2020-03-03 | 2021-09-13 | (주)더숨 | 멀티 soi 기판 제조 방법 및 멀티 soi 기판 |
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