JPH04315433A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04315433A JPH04315433A JP3082117A JP8211791A JPH04315433A JP H04315433 A JPH04315433 A JP H04315433A JP 3082117 A JP3082117 A JP 3082117A JP 8211791 A JP8211791 A JP 8211791A JP H04315433 A JPH04315433 A JP H04315433A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】 本発明は、半導体装置の製造
方法に関し、さらに詳しくは、例えばトランジスタのゲ
ート部等に導通する配線パターンを形成する方法に関す
る。
方法に関し、さらに詳しくは、例えばトランジスタのゲ
ート部等に導通する配線パターンを形成する方法に関す
る。
【０００２】
【従来の技術】 半導体を用いたトランジスタの製造
工程において、ゲート部などに接続される配線パターン
は、Ｓｉ基板の表面層に素子間分離層（ＬＯＣＯＳ）を
形成した後、その基板上にポリシリコン（以下、ポリＳ
ｉと称する）等の配線材料を一様に積層し、次いで、フ
ォトリソグラフィ技術により、その配線材料層を所定の
パターンに加工することにより形成する方法が一般的で
ある。
工程において、ゲート部などに接続される配線パターン
は、Ｓｉ基板の表面層に素子間分離層（ＬＯＣＯＳ）を
形成した後、その基板上にポリシリコン（以下、ポリＳ
ｉと称する）等の配線材料を一様に積層し、次いで、フ
ォトリソグラフィ技術により、その配線材料層を所定の
パターンに加工することにより形成する方法が一般的で
ある。
【０００３】
【発明が解決しようとする課題】 ところで、従来の
ゲート部への接続配線パターンの形成法によれば、その
パターンの線幅は、ゲート部等とほぼ同じ程度にしかで
きない。すなわち、配線の線幅はフォトリソグラフィ技
術における加工限界に左右されるため、その線幅をゲー
ト部より狭くすることは不可能で、このことが、例えば
ＬＳＩの高集積化をはかる上での妨げの一因となってい
た。
ゲート部への接続配線パターンの形成法によれば、その
パターンの線幅は、ゲート部等とほぼ同じ程度にしかで
きない。すなわち、配線の線幅はフォトリソグラフィ技
術における加工限界に左右されるため、その線幅をゲー
ト部より狭くすることは不可能で、このことが、例えば
ＬＳＩの高集積化をはかる上での妨げの一因となってい
た。
【０００４】本発明は、上記の従来の問題点に鑑みてな
されたもので、その目的とすることろは、フォトリソグ
ラフィ技術による配線パターンよりも、線幅が細い超微
細パターンを形成することが可能な配線形成法を提供す
ることにある。
されたもので、その目的とすることろは、フォトリソグ
ラフィ技術による配線パターンよりも、線幅が細い超微
細パターンを形成することが可能な配線形成法を提供す
ることにある。
【０００５】
【課題を解決するための手段】 上記の目的を達成す
るために、本発明方法では、実施例に対応する図１〜図
３に示すように、半導体基板（Ｓｉ基板）１上に、ポリ
Ｓｉもしくはシリサイドのいずれかの配線材料と、ナラ
イトライドとを順次一様に積層し、次いで、フォトリソ
グラフィ法により、ナイトライド層４ａおよび配線材料
層３ａのパターニングを行って、所定の方向（紙面と直
交する方向）に延びるパターンを形成した後（図２）、
高温熱酸化処理を施して図３（ａ）に示すように、配線
材料層３の上面中央部で、かつパターンの延びる方向に
沿う部分以外に酸化膜７を形成し、次いで、全面エッチ
バックを行ってナイトライド層４を除去した後に（図３
（ｂ））、配線材料層３のエッチングを行っている。
るために、本発明方法では、実施例に対応する図１〜図
３に示すように、半導体基板（Ｓｉ基板）１上に、ポリ
Ｓｉもしくはシリサイドのいずれかの配線材料と、ナラ
イトライドとを順次一様に積層し、次いで、フォトリソ
グラフィ法により、ナイトライド層４ａおよび配線材料
層３ａのパターニングを行って、所定の方向（紙面と直
交する方向）に延びるパターンを形成した後（図２）、
高温熱酸化処理を施して図３（ａ）に示すように、配線
材料層３の上面中央部で、かつパターンの延びる方向に
沿う部分以外に酸化膜７を形成し、次いで、全面エッチ
バックを行ってナイトライド層４を除去した後に（図３
（ｂ））、配線材料層３のエッチングを行っている。
【０００６】
【作用】 図２の状態で、炉芯管などにおいて高温熱
酸化処理を行うと、図３（ａ） に示すように、配線材
料層３の側部には、自己整合によりＳｉＯ２ 膜７が形
成されるとともに、その両側部から配線材料層３とナイ
トライド層４との間の一部にも、ＳｉＯ２ 膜７が進展
してナイトライド層４の両端部が反り上がった形状とな
る。そして、全面エッチバックにより、ナイトライド層
４を除去すると、同図（ｂ） に示すように、配線材料
層３の中央部がこの層が延びる方向に沿って一様に露呈
する。従って、この状態で配線材料層３のエッチングを
行えば、この配線材料層３は、同図（ｃ） に示すよう
に、２分割された配線パターン３１，３２となる。
酸化処理を行うと、図３（ａ） に示すように、配線材
料層３の側部には、自己整合によりＳｉＯ２ 膜７が形
成されるとともに、その両側部から配線材料層３とナイ
トライド層４との間の一部にも、ＳｉＯ２ 膜７が進展
してナイトライド層４の両端部が反り上がった形状とな
る。そして、全面エッチバックにより、ナイトライド層
４を除去すると、同図（ｂ） に示すように、配線材料
層３の中央部がこの層が延びる方向に沿って一様に露呈
する。従って、この状態で配線材料層３のエッチングを
行えば、この配線材料層３は、同図（ｃ） に示すよう
に、２分割された配線パターン３１，３２となる。
【０００７】
【実施例】 本発明の実施例を、以下、図面に基づい
て説明する。図１乃至図５は本発明方法の実施例の手順
を説明する図である。まず、図１に示すように、Ｓｉ基
板１上に素子間分離層（ＬＯＣＯＳ） ２を形成してお
き、この基板１上に、配線材料としてのポリＳｉを一様
に積層し、次いでこのポリＳｉ層３ａ上にＳｉＯ２ 層
５ａおよびＳｉＮ層４ａを順次積層した後に、形成すべ
き配線パターンに相応する部分のみに有機レジスト６を
形成しておく。
て説明する。図１乃至図５は本発明方法の実施例の手順
を説明する図である。まず、図１に示すように、Ｓｉ基
板１上に素子間分離層（ＬＯＣＯＳ） ２を形成してお
き、この基板１上に、配線材料としてのポリＳｉを一様
に積層し、次いでこのポリＳｉ層３ａ上にＳｉＯ２ 層
５ａおよびＳｉＮ層４ａを順次積層した後に、形成すべ
き配線パターンに相応する部分のみに有機レジスト６を
形成しておく。
【０００８】次いで、有機レジスト６をマスクとしてド
ライエッチングを行って、ＳｉＮ層４ａ、ＳｉＯ２ 層
５ａおよびポリＳｉ層３ａをパターニングした後、有機
レジスト６を除去する（図２）。次に、Ｓｉ基板１を炉
芯管（図示せず）を用いて高温熱酸化処理を行う。この
熱処理によって、図３（ａ） に示すように、ポリＳｉ
層３の両側壁部には、それぞれＳｉＯ２ 膜７が形成さ
れるとともに、ポリＳｉ層３とＳｉＮ層４との間にも、
ＳｉＯ２膜７が成長してＳｉＮ層４の両端部が上方側に
反った形状となる。この処理が完了した後に、ドライエ
ッチング法により全面エッチバックを行ってＳｉＮ層４
を除去して、図３（ｂ） に示すように、ポリＳｉ層３
の中央部をパターンが延びる方向に沿って一様の幅で露
出させる。なお、このとき全面エッチバックを行うこと
で、ＳｉＮ層４が完全に除去された後に、ＳｉＯ２ 膜
７の表面層も僅かに削り取られるので、ポリＳｉ層３の
表面上のＳｉＯ２ 膜７の薄い部分、つまりＳｉＮ層４
の反りのない部分の下層のＳｉＯ２ 膜７は除去され、
その除去部分においてポリＳｉ層３が露出する。
ライエッチングを行って、ＳｉＮ層４ａ、ＳｉＯ２ 層
５ａおよびポリＳｉ層３ａをパターニングした後、有機
レジスト６を除去する（図２）。次に、Ｓｉ基板１を炉
芯管（図示せず）を用いて高温熱酸化処理を行う。この
熱処理によって、図３（ａ） に示すように、ポリＳｉ
層３の両側壁部には、それぞれＳｉＯ２ 膜７が形成さ
れるとともに、ポリＳｉ層３とＳｉＮ層４との間にも、
ＳｉＯ２膜７が成長してＳｉＮ層４の両端部が上方側に
反った形状となる。この処理が完了した後に、ドライエ
ッチング法により全面エッチバックを行ってＳｉＮ層４
を除去して、図３（ｂ） に示すように、ポリＳｉ層３
の中央部をパターンが延びる方向に沿って一様の幅で露
出させる。なお、このとき全面エッチバックを行うこと
で、ＳｉＮ層４が完全に除去された後に、ＳｉＯ２ 膜
７の表面層も僅かに削り取られるので、ポリＳｉ層３の
表面上のＳｉＯ２ 膜７の薄い部分、つまりＳｉＮ層４
の反りのない部分の下層のＳｉＯ２ 膜７は除去され、
その除去部分においてポリＳｉ層３が露出する。
【０００９】次いで、ＳｉＯ２ 膜７をマスクとしてド
ライエッチングを行って、ポリＳｉ層３の露出している
部分を除去することで、図３（ｃ） に示すように、そ
のポリＳｉ層３を２分割した２本の配線パターン３１お
よび３２を得る。次に、図４に示すように、ゲート電極
材料としてのポリＳｉ層８ａを一様に積層し、次いで、
有機レジストを一様に積層した後、そのレジスト層をパ
ターニングした後、その有機レジスト９をマスクとして
ドライエッチングを行うことにより、ポリＳｉ層８ａの
不要な部分を除去して、図５に示すように、素子のゲー
ト部１０と先に形成した配線パターン３１，３２にそれ
ぞれ導通するポリＳｉ製のゲート電極８を得る。
ライエッチングを行って、ポリＳｉ層３の露出している
部分を除去することで、図３（ｃ） に示すように、そ
のポリＳｉ層３を２分割した２本の配線パターン３１お
よび３２を得る。次に、図４に示すように、ゲート電極
材料としてのポリＳｉ層８ａを一様に積層し、次いで、
有機レジストを一様に積層した後、そのレジスト層をパ
ターニングした後、その有機レジスト９をマスクとして
ドライエッチングを行うことにより、ポリＳｉ層８ａの
不要な部分を除去して、図５に示すように、素子のゲー
ト部１０と先に形成した配線パターン３１，３２にそれ
ぞれ導通するポリＳｉ製のゲート電極８を得る。
【００１０】以上のように本発明実施例においては、ゲ
ート電極とその配線パターンとを個別に形成し、しかも
、配線パターンは、フォトリソグラフィ技術によって所
定のパターンを形成した後に、さらにそのパターンを２
分割しているので、例えば図６に示すように、２列の形
成された活性領域６１および６２のそれぞれの配線パタ
ーン３１および３２を、ゲート電極８の線幅とほぼ同じ
スペースに形成することが可能となって、その配線スペ
ースつまり活性領域６１と６２との間の距離を従来に比
して１／２程度に縮小することが可能となる。
ート電極とその配線パターンとを個別に形成し、しかも
、配線パターンは、フォトリソグラフィ技術によって所
定のパターンを形成した後に、さらにそのパターンを２
分割しているので、例えば図６に示すように、２列の形
成された活性領域６１および６２のそれぞれの配線パタ
ーン３１および３２を、ゲート電極８の線幅とほぼ同じ
スペースに形成することが可能となって、その配線スペ
ースつまり活性領域６１と６２との間の距離を従来に比
して１／２程度に縮小することが可能となる。
【００１１】なお、以上の本発明実施例においては、ポ
リＳｉ層３上にＳｉＯ２ 層５を積層しているが、これ
は、ポリＳｉ層３の高温熱酸化処理時における自己整合
性を援助するために設けているもので、このＳｉＯ２
層５を設けなくても本発明方法を実施できる。また、配
線材料としては、ポリＳｉのほか、例えばＭｏＳｉ２
，ＷＳｉ２ あるいはＴｉＳｉ２ 等のシリサイドを用
いてもよく、さらに、配線材料層上に形成したＳｉＮは
、他のナイトライドを使用しても、本発明方法は実施可
能である。
リＳｉ層３上にＳｉＯ２ 層５を積層しているが、これ
は、ポリＳｉ層３の高温熱酸化処理時における自己整合
性を援助するために設けているもので、このＳｉＯ２
層５を設けなくても本発明方法を実施できる。また、配
線材料としては、ポリＳｉのほか、例えばＭｏＳｉ２
，ＷＳｉ２ あるいはＴｉＳｉ２ 等のシリサイドを用
いてもよく、さらに、配線材料層上に形成したＳｉＮは
、他のナイトライドを使用しても、本発明方法は実施可
能である。
【００１２】さらにまた、本発明は、ゲート部への接続
配線のほか、半導体装置の他の部位への配線形成にも適
用可能であることは勿論である。
配線のほか、半導体装置の他の部位への配線形成にも適
用可能であることは勿論である。
【００１３】
【発明の効果】 以上説明したように、本発明によれ
ば、半導体基板上に順次積層したポリＳｉ層（シリサイ
ド層）およびナイトライド層を、フォトリソグラフィ技
術によりパターニングした後、高温熱酸化処理を行って
ポリＳｉ層に自己整合的に酸化膜を形成し、次いで全面
エッチバックにより窒化膜を除去する。そしてエッチン
グを行うことでポリＳｉ層を２分割するので、フォトリ
ソグラフィ技術による配線パターンの１本分のスペース
に、２本の配線を形成することが可能となり、これによ
ってフォトリソグラフィ技術における加工限界を超える
超微細配線を形成することが可能となる。このことは、
例えばＬＳＩの高集積化をはかる上で寄与するところが
大きい。
ば、半導体基板上に順次積層したポリＳｉ層（シリサイ
ド層）およびナイトライド層を、フォトリソグラフィ技
術によりパターニングした後、高温熱酸化処理を行って
ポリＳｉ層に自己整合的に酸化膜を形成し、次いで全面
エッチバックにより窒化膜を除去する。そしてエッチン
グを行うことでポリＳｉ層を２分割するので、フォトリ
ソグラフィ技術による配線パターンの１本分のスペース
に、２本の配線を形成することが可能となり、これによ
ってフォトリソグラフィ技術における加工限界を超える
超微細配線を形成することが可能となる。このことは、
例えばＬＳＩの高集積化をはかる上で寄与するところが
大きい。
【図１】 本発明方法の実施例の手順を説明する図
【
図２】 本発明方法の実施例の手順を説明する図
図２】 本発明方法の実施例の手順を説明する図
【図
３】 本発明方法の実施例の手順を説明する図
３】 本発明方法の実施例の手順を説明する図
【図４
】 本発明方法の実施例の手順を説明する図
】 本発明方法の実施例の手順を説明する図
【図５】
本発明方法の実施例の手順を説明する図
本発明方法の実施例の手順を説明する図
【図６】
本発明方法を適用して製造した半導体装置の要部平面
図
本発明方法を適用して製造した半導体装置の要部平面
図
１・・・・Ｓｉ基板
２・・・・素子間分離層
３・・・・ポリＳｉ層（配線材料層）
３１，３２・・・・配線パターン
４・・・・ＳｉＮ層（ナイトライド層）７・・・・Ｓｉ
Ｏ２ 膜（酸化膜） ８・・・・ゲート電極 １０・・・・ゲート部
Ｏ２ 膜（酸化膜） ８・・・・ゲート電極 １０・・・・ゲート部
Claims (1)
- 【請求項１】 半導体基板上に、ポリシリコンもしく
はシリサイドのいずれかの配線材料と、ナライトライド
とを順次一様に積層し、次いでフォトリソグラフィ法に
より、上記ナイトライド層および配線材料層のパターニ
ングを行って、所定の方向に延びるパターンを形成した
後、高温熱酸化処理を施して、上記配線材料層の上面中
央部で、かつ上記方向に沿う部分以外に酸化膜を形成し
、次いで全面エッチバックを行って上記ナイトライド層
を除去した後に、上記配線材料層のエッチングを行う工
程を有する半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082117A JP2741964B2 (ja) | 1991-04-15 | 1991-04-15 | 半導体装置の製造方法 |
| US07/867,736 US5171714A (en) | 1991-04-15 | 1992-04-13 | Method of manufacturing a semiconductor device having interconnetion patterns |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082117A JP2741964B2 (ja) | 1991-04-15 | 1991-04-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04315433A true JPH04315433A (ja) | 1992-11-06 |
| JP2741964B2 JP2741964B2 (ja) | 1998-04-22 |
Family
ID=13765469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3082117A Expired - Fee Related JP2741964B2 (ja) | 1991-04-15 | 1991-04-15 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5171714A (ja) |
| JP (1) | JP2741964B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5681778A (en) * | 1995-11-27 | 1997-10-28 | Micron Technology, Inc. | Semiconductor processing method of forming a buried contact and conductive line |
| CN106558497A (zh) * | 2015-09-29 | 2017-04-05 | 中国科学院微电子研究所 | 半导体器件制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6411325A (en) * | 1987-07-06 | 1989-01-13 | Nippon Telegraph & Telephone | Semiconductor device and manufacture thereof |
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1991
- 1991-04-15 JP JP3082117A patent/JP2741964B2/ja not_active Expired - Fee Related
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1992
- 1992-04-13 US US07/867,736 patent/US5171714A/en not_active Expired - Lifetime
Patent Citations (2)
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| JPH034535A (ja) * | 1989-06-01 | 1991-01-10 | Oki Electric Ind Co Ltd | 配線パターンの形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2741964B2 (ja) | 1998-04-22 |
| US5171714A (en) | 1992-12-15 |
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