JPH04233226A - 集積回路中のゲート構造への電気的接触作製法 - Google Patents

集積回路中のゲート構造への電気的接触作製法

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JPH04233226A
JPH04233226A JP3157261A JP15726191A JPH04233226A JP H04233226 A JPH04233226 A JP H04233226A JP 3157261 A JP3157261 A JP 3157261A JP 15726191 A JP15726191 A JP 15726191A JP H04233226 A JPH04233226 A JP H04233226A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】技術分野 本発明は一般的に集積回路作製の分野、具体的には、た
とえば集積回路中のデバイスのゲート電極に、電気的接
触を形成する方法に係る。
【０００２】本発明の背景 集積回路の大きさ及び複雑さが増すとともに、プロセス
の複雑さを著しく増すことなく、個々の回路に必要な空
間を減少させる技術が重要であり続ける。適切なプロセ
ス工程を考案する際、回路中の個々のデバイスの製作だ
けでなく、デバイスにいかに電気的接触を形成するか及
び相互に接続するかということにも、注意を払わなけれ
ばならない。電気的接触及び相互接続に付随した考察は
、頭字語ＳＲＡＭで一般的によばれるスタティック・ラ
ンダムアクセスメモリを含むすべての集積回路に対して
重要である。
【０００３】そのようなメモリは典型的な場合、６個の
電界効果トランジスタ又は４個のそのようなトランジス
タ及び２個の負荷抵抗をもつメモリセルを用いる。トラ
ンジスタの２個はフリップ−フロップを形成するように
接続される。すなわち、第１のトランジスタのゲート及
びソース／ドレイン領域は、それぞれ第２のトランジス
タのソース／ドレイン領域及びゲートに接続される。こ
の接続は典型的な場合、ポリシリコンで製作される。ポ
リシリコンは導電性であるが、もしシリサイドが使用で
きれば、低接触抵抗といったより良好な特性が期待され
る。各セルは単一のワード中に１ビットの情報を蓄積し
、ワード及びビット線を通してアクセスされる。
【０００４】多くの従来技術の回路において、個々のト
ランジスタのゲート接触はフィールド酸化物上を、ゲー
トランナまで作られ、ゲートランナは能動デバイス領域
からフィールド酸化物上に延びる。この型の接触は、Ｓ
ＲＡＭ以外の集積回路中でも用いられる。この接触は能
動デバイス領域上に直接ゲートを接触させた場合より、
不経済な空間の使用になるが、それは広く用いられてい
る。その理由は、ゲート構造の相対する側に配置された
能動デバイス領域に、偶発的かつ破壊的に接触させるこ
となく、能動デバイス領域上にゲートを電気的に接触さ
せる場合に遭遇する困難さにある。これらの困難さは、
デバイスの大きさが減少するにつれ、すなわちパターン
寸法が小さくなり、かつ位置合わせ誤差に対する許容度
が減少するにつれ、大きくなる。もちろん、もしゲート
構造がフィールド酸化物上で接触しても、ゲート構造を
露出する小さな窓が望ましい。なぜならば、それはゲー
ト及びソース／ドレイン領域に対する窓の位置合わせ誤
差から生じる可能性のある問題を小さくするからである
。
【０００５】本発明の要約 集積回路作製の方法で、以下の工程を含む。複数の電界
効果トランジスタを作製する工程。それぞれはソース及
びドレイン領域及びゲート構造を含み、共通の基板上に
配置される。前記電界効果トランジスタの少くとも１つ
の少くとも前記ゲート構造に電気的接触を作製する工程
。電気的接触を作製する前記工程は、前記複数の電界効
果トランジスタ上に、それぞれ第１、第２、第３及び第
４の組成をもつ第１、第２、第３及び第４の絶縁層を形
成する工程を含む。隣接する層は異なるエッチング特性
をもつ。前記第４の層の選択された部分を露出させるた
め、前記第４の層上のレジストをパターン形成する工程
。前記部分の少くとも１つは、第１のトランジスタの少
くともゲート構造上に一般的にある。前記第２の層の部
分を露出する窓を形成するため、前記第４及び第３の層
の前記露出された部分をエッチングする工程。前記窓上
に側壁を形成する工程。少くとも前記ゲート構造を露出
させるため、前記側壁及び前記第２の層を、それぞれマ
ッチマスクとして用いて、前記第２及び第１の層の露出
された部分をエッチングする工程。前記第１のトランジ
スタの少くともゲート構造に接触するパターン形成され
た導電体領域を形成する工程。
【０００６】一実施例において、導電体はポリシリコン
から成る。好ましい実施例において、ポリシリコンはシ
リサイドである。別の好ましい実施例において、ポリシ
リコンは第１のトランジスタのソース／ドレイン領域を
第２のトランジスタのゲート構造に電気的に接触させる
。
【０００７】詳細な記述 本発明に従う作製工程の中間段階における集積回路の一
部の断面図が、図１に示されている。集積回路はソース
及びドレイン領域とゲート構造を有する多数の電界効果
トランジスタを有する。描かれているのは、基板１、フ
ィールド酸化物３、ソース／ドレイン領域５、ゲート構
造７、第１の絶縁層９、第２の絶縁層１１、第３の絶縁
層１３、第４の絶縁層１５及びパターン形成されたレジ
スト１７である。ゲート構造は共通の基板上に配置され
た異なる電界効果トランジスタに属する。ソース／ドレ
イン領域は更に低濃度ドープのシリサイド領域５１及び
５３をそれぞれ有する。ゲート構造は更に側壁７１及び
シリサイド領域７３を含む。
【０００８】描かれている構造は、当業者には周知の技
術により形成される。しかし、ある程度説明をすること
により、本発明がより理解されるであろう。基板は典型
的な場合、エピタキシャル層を含んでよい単結晶シリコ
ンである。ソース／ドレイン領域は従来のもので、典型
的な場合、描かれたシリサイド部分とともに、低濃度ド
ープ領域を含む。ゲート構造の最上部は、典型的な場合
、描かれたシリサイドのような導電性材料を含む。隣接
した層は相互にエッチング選択性をもつ必要がある。 すなわち、基板から最も離れた露出した層は侵食するが
、下の層は侵食しないエッチャントがある必要がある。 絶縁層は典型的な場合、堆積させたシリコン酸化物及び
窒化物を含む。酸化物はホウ素又はリンのような少量の
ドーパントを含んでもよい。たとえば、そのようなドー
パントはエッチング選択性を増すことがある。たとえば
、層９及び１３は酸化物で、層１１及び１５は窒化物で
よい。他の堆積させた酸化物を用いてもよいが、酸化物
層９及び１３はたとえばそれぞれＴＥＯＳ及びＢＰＴＥ
ＯＳから成ってもよい。ＴＥＯＳはテトラエチルオルト
シランの分解により得られ、ＢＰＴＥＯＳは同様に得ら
れるが、Ｂ及びＰも含む。ＢＰＴＥＯＳは最上部層とし
て望ましい。なぜならば、約５０：１の選択性で、アン
ドープ酸化物に対し、湿式エッチングにより除去できる
からである。典型的な場合、酸化物層は０．１ないし０
．５ミクロンの厚さを有し、窒化物層は典型的な場合、
０．０５ミクロンより小さい厚さである。レジスト層は
典型的な場合、有機フォトレジストで、それは最上部の
窒化物、すなわち第４の層の選択された部分を露出する
ためにパターン形成されている。その部分は通常電気的
に接触を作ることになるデバイスの部分上にある。 たとえば、窓は第１のトランジスタのゲート構造及び第
２のトランジスタのソース／ドレイン領域上にあってよ
い。ゲート接触用の窓は、能動デバイス領域又はフィー
ルド酸化物上にあってよい。
【０００９】たとえば第２の窒化物層である層１５の露
出された部分を除去するためには、標準的なエッチング
技術が用いられる。次に、第２の酸化物層である層１３
の露出された部分を除去するために、標準的なエッチン
グ技術が用いられる。すなわち、第２の層の部分を露出
させるために、第４及び第３の層の露出された部分がエ
ッチングされる。通常の技術を用いて、フォトレジスト
層を除去する。典型的な場合ＢＰＴＥＯＳのような酸化
物から成る第５の絶縁層１９を、約０．３ミクロンの厚
さに、堆積させる。厚さは、窒化物層１５の端部を被覆
する側壁が、エッチバックの後も残っているように十分
なものとすべきである。得られる構造が図２に描かれて
いる。
【００１０】酸化物層１９を図３中に描かれた構造を生
成させるために、エッチバックさせる。窒化物層１５は
エッチ停止層として働く。すなわち、層１５及び１９は
相互に高いエッチ選択性をもつ。図からわかるように、
堆積及びエッチバック工程により、複数の酸化物側壁ス
ペーサ２１が生成し、下の窒化物層１１の選択された部
分が露出される。ＢＰＴＥＯＳ層及び側壁スペーサは、
たとえば第１の窒化物層である薄い窒化物層１１の露出
された部分を除去する従来のよく知られた技術に対する
エッチマスクとして用いられる。層１５の残った部分が
除去されても、さしつかえない。得られた構造が、図４
に描かれている。
【００１１】たとえば第１の酸化物である第１の絶縁層
９の露出された部分を除去するために、従来のエッチン
グ技術が用いられる。窒化物層１１はこのエッチング工
程のマスクとして働く。第１のトランジスタのソース／
ドレイン領域及び第２のトランジスタのゲート構造が、
これで露出される。当業者には認識されるであろうが、
第２の酸化物、すなわちＢＰＴＥＯＳ及びＢＰＴＥＯＳ
酸化物側壁スペーサの少くとも一部分は、このエッチン
グ工程により除去される。得られた構造が図５に描かれ
ている。電気的短絡を防止するため、必要ならば、注入
工程をつけ加えてもよい。
【００１２】図５中の第１の窒化物層上に残っている酸
化物の層１３は、たとえば湿式エッチングにより除去さ
れ、層２３が堆積及びパターン形成される。層２３はポ
リシリコンのような導電体から成る。湿式エッチングは
酸化物層９に対して高い選択性をもち、窓の側壁のアン
ダーカットが起らないことが必要である。層２３はデバ
イス領域及びデバイス間の接触を形成する。図示される
ように、層２３は第１のトランジスタのソース／ドレイ
ン領域と第２のトランジスタのゲート構造間に走る。も
し必要ならば、シリサイド形成のような導電率増加工程
を行ってもよい。描かれているように、層２３は最上部
上に、シリサイド領域２５を有する。シリサイド形成は
完了させてもよい。すなわち、ポリシリコン全てを消費
してもよい。得られた構造が図６に描かれている。
【００１３】描かれたような構造は、少くともいくつか
の望ましい形状をもつ。たとえば、ソース／ドレイン領
域の両方及びゲート構造への窓は、レジスト中に印刷さ
れた窓より小さい。実際の窓の大きさは、従って印刷さ
れた大きさより小さく、リソグラフィの限界より小さく
なる可能性がある。加えて、層はゲート構造に接するこ
となく、その上を通過し、層５及び１１の両方によりゲ
ートから電気的によく分離される。
【００１４】当業者は描かれた構造がＳＲＡＭ中で使用
でき、シリサイドは低接触抵抗を有することを、容易に
認識するであろう。描かれた構造は更に、典型的な従来
技術の構造に対し、他の利点を有する。たとえば、ゲー
ト接触及びドレイン領域は相互に比較的近接させること
ができる。なぜなら、第１及び第２の絶縁層は、ゲート
構造上の絶縁層とともに、位置合わせ誤差の許容度を増
すからである。加えて、もしサリサイド（自己整合シリ
サイド）プロセスを用いるなら、ゲート構造及びソース
／ドレイン領域は同時にサリサイド形成できる。
【００１５】これまで述べたプロセスの変形が考えられ
る。たとえば、層５、７、９及び１１は酸化物及び窒化
物を例に述べたが、それらはエッチング速度差をもつこ
と、すなわち隣接した層は異なるエッチング特性をもつ
ことだけが重要であること、及び他の組成も使用できる
ことが、当業者には容易に認識されるであろう。また、
相互にエッチング速度差をもつ酸化物は、それらは名目
上同一の化学量論的組成をもったとしても、異なる組成
をもつと考えられることが、当業者には明らかであろう
。組成差は構造的な差による。
【図面の簡単な説明】
【図１】集積回路中のトランジスタへのゲート接触を形
成するため、及び集積回路中の２個のトランジスタを相
互接続するために用いられる本発明に従う一プロセス工
程中の段階の１を示す断面図である。
【図２】上記段階の２を示す断面図である。
【図３】上記段階の３を示す断面図である。
【図４】上記段階の４を示す断面図である。
【図５】上記段階の５を示す断面図である。
【図６】上記段階の６を示す断面図である。
【符号の説明】
１　　　　　　　　　　　　　　　　基　　板３　　　
　　　　　　　　　　　　　フィールド酸化物５　　　
　　　　　　　　　　　　　ソース／ドレイン領域７　
　　　　　　　　　　　　　　　ゲート構造９　　　　
　　　　　　　　　　　　第１の絶縁層、層、酸化物層
１１　　　　　　　　　　　　　　第２の絶縁層、層、
窒化物層１３　　　　　　　　　　　　　　第３の絶縁
層、層、酸化物層１５　　　　　　　　　　　　　　第
５の絶縁層、層、窒化物層１７　　　　　　　　　　　
　　　レジスト１９　　　　　　　　　　　　　　絶縁
層２１　　　　　　　　　　　　　　側壁スペーサ２３
　　　　　　　　　　　　　　層 ２５，５１，５３　　シリサイド領域

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】　　それぞれソース及びドレイン領域（た
    とえば５）及びゲート構造（たとえば７）を有し、共通
    の基板（たとえば１）上に配置された複数の電界効果ト
    ランジスタを作製する工程、前記電界効果トランジスタ
    の少くとも１つの少くとも前記ゲート構造（たとえば７
    ）に、電気的接触を作製する工程が含まれ、前記電気的
    接触工程は前記複数の電界効果トランジスタ上に、それ
    ぞれ第１、第２、第３及び第４の組成を有し、隣接した
    層は異なるエッチング特性を有する第１、第２、第３及
    び第４の絶縁層（たとえば９、１１、１３、１５）を形
    成する工程を更に含み、前記第４の層（たとえば１５）
    の選択された部分を露出させるため、前記第４の層（た
    とえば１５）上のレジスト（たとえば１７）をパターン
    形成し、前記部分の少くとも１つは、一般的に第１のト
    ランジスタの少くとも前記ゲート構造（たとえば７）上
    にある工程；前記第２の層（たとえば１１）の一部を露
    出させる窓を形成するため、前記第４及び第３の層（た
    とえば１５、１３）の前記露出部分をエッチングする工
    程；前記窓上に、側壁（たとえば２１）を形成する工程
    ；前記側壁（たとえば２１）及び前記第２の層（たとえ
    ば１１）をそれぞれ少くとも前記ゲート構造（たとえば
    ７）を露出するためのエッチマスクとして用いて、前記
    第２及び第１の層（たとえば１１、９）の前記露出部分
    をエッチングする工程及び前記第１のトランジスタの少
    くともゲート構造（たとえば７）と接触するパターン形
    成された導電体領域（たとえば２３）を形成する工程を
    含む集積回路の作製方法。
  2. 【請求項２】　　前記導電体はポリシリコンから成る請
    求項１記載の方法。
  3. 【請求項３】　　前記ポリシリコンをシリサイド化する
    工程が更に含まれる請求項２記載の方法。
  4. 【請求項４】　　側壁形成の前記工程は、第５の組成を
    有する第５の層（たとえば１９）を堆積させ、前記第４
    の層（たとえば１５）の露出された部分をエッチバック
    する工程を含む請求項１記載の方法。
  5. 【請求項５】　　前記窓の少くとも１つは、一般に第２
    のトランジスタのソース／ドレイン領域（たとえば５）
    上にある請求項４記載の方法。
  6. 【請求項６】　　前記パターン形成された導電体（たと
    えば２３）は前記第２のトランジスタの前記ソース／ド
    レイン領域（たとえば５）と接触し、それによって前記
    第１及び前記第２のトランジスタに電気的に接する請求
    項５記載の方法。
  7. 【請求項７】　　前記第１及び第３の層（たとえば９、
    １３）はシリコン酸化物から成る請求項１記載の方法。
  8. 【請求項８】　　前記第３及び第４の層（たとえば１３
    、１５）はシリコン窒化物から成る請求項７記載の方法
    。
  9. 【請求項９】　　前記第５の組成はシリコン酸化物から
    成る請求項８記載の方法。
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