DE69122992T2 - Verfahren zum Herstellen elektrischer Kontakte an Gatestrukturen auf integrierten Schaltungen - Google Patents
Verfahren zum Herstellen elektrischer Kontakte an Gatestrukturen auf integrierten SchaltungenInfo
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Description
- Die vorliegende Erfindung betrifft allgemein das Gebiet der Herstellung integrierter Schaltungen und insbesondere ein Verfahren zur Ausbildung elektrischer Kontakte beispielsweise zu den Gateelektroden von Bauelementen in der integrierten Schaltung.
- Mit zunehmender Größe und Kompliziertheit von integrierten Schaltungen sind Verfahren, mit denen der für eine Einzelschaltung benötigte Raum ohne übermäßigen Verarbeitungsaufwand verringert wird, weiterhin von Bedeutung. Bei der Konzeption entsprechender Verarbeitungsfolgen muß nicht nur der Fertigung der Einzelbauelemente in der Schaltung Aufmerksamkeit erteilt werden, sondern auch wie die Bauelemente elektrisch kontaktiert und miteinander verbunden sein werden. Die mit elektrischen Kontakten und Zusammenschaltungen verbundenen Erwägungen sind für alle integrierten Schaltungen von Bedeutung, einschließlich von statischen Direktzugriffsspeichern, die gewöhnlich mit dem Kürzel SEAM (static random access memory) bezeichnet werden.
- Bei solchen Speichern wird typischerweise eine Speicherzelle mit entweder sechs Feldeffekttransistoren oder mit vier derartigen Transistoren und zwei Lastwiderständen verwendet. Zwei der Transistoren sind so zusammengeschaltet, daß sie ein Flipflop bilden; d.h. das Gate und das Source/Drain-Gebiet des ersten Transistors sind mit dem Source/Drain-Gebiet bzw. Gate des zweiten Transistors verbunden. Diese Zusaznmenschaltung wird typischerweise aus Polysilizium gefertigt. Obwohl Polysilizium elektrisch leitfähig ist, könnten bei Verwendung eines Silizids bessere Merkmale wie beispielsweise ein niedrigerer Kontaktwiderstand erwartet werden. Jede Zelle speichert ein Informationsbit in einem Einzelwort und es wird auf sie über Wort- und Bitleitungen zugegriffen.
- In vielen Schaltungen des Standes der Technik wird der Gatekontakt zu einem Einzeltransistor über das Feldoxid zu einer Gatebahn hergestellt, die sich von den Gebieten des aktiven Bauelements auf das Feldoxid erstreckt. Diese Kontaktart wird auch bei anderen Typen integrierter Schaltungen als SRAM benutzt. Obwohl dieser Kontakt eine nicht so wirtschaftliche Nutzung des Raums ergibt, als wenn das Gate direkt über die Gebiete des aktiven Bauelements kontaktiert wäre, wird er wegen der Schwierigkeiten, die bei der elektrischen Kontaktierung des Gates über das Gebiet des aktiven Bauelements ohne ungewollte und zerstörerische Kontaktierung der Gebiete des aktiven Bauelements, die sich an entgegengesetzten Seiten der Gatestruktur befinden, angetroffen werden, häufig benutzt. Diese Schwierigkeiten werden mit abnehmenden Bauelementabmessungen, d.h. mit kleinerwerdenden Strukturabmessungen und abnehmenden Toleranzen für Überdeckungsfehler größer. Natürlich ist, selbst wenn die Gatestruktur über das Feldoxid kontaktiert wird, ein kleines Fenster, das die Gatestruktur freilegt, wunschenswert, da es alle Probleme minimiert, die aus Fensterfehlausrichtung zu den Gate- und Source/Drain- Gebieten entstehen könnten.
- In US-A-4472240 ist ein Verfahren zur Ausbildung einer kleinen Kontaktöffnung offenbart, die unten kleiner als oben ist, so daß das leitfähige Material die Öffnung richtig ausfüllt. Eine erste Maskierungsschicht wird auf dem Feldoxid abgelagert und mit einem Fotoresist strukturiert. Danach wird das Feldoxid unter Verwendung der ersten Maskierungsschicht als Maske teilweise anisotropisch geätzt, um eine Einbuchtung im Feldoxid zu bilden. Es wird eine zweite Maskierungsschicht abgelagert und anisotropisch geätzt, um um die Innenseite der Einbuchtung herum einen Seitenwandteil zu belassen. Abschließend wird das Feldoxid unter Verwendung der ersten Maskierungsschicht und des Seitenwandteils der zweiten Maskierungsschicht als Maske anisotropisch weitergeätzt, um eine kleinere Öffnung innerhalb der Ausbuchtung zu bilden.
- Ein Verfahren zur Herstellung integrierter Schaltungen mit den Schritten der Fertigung einer Mehrzahl von Feldeffekttransistoren jeweils mit Source- und Drain-Gebieten und einer Gatestruktur, die auf einem gemeinsamen Substrat angeordnet sind und einen elektrischen Kontakt mit mindestens einer Gatestruktur mindestens eines ersten der besagten Feldeffekttransistoren herstellen, wobei der besagte Schritt der Herstellung eines elektrischen Kontakts die weiteren Schritte des Ausbildens einer ersten, zweiten, dritten und vierten Isolierschicht mit einer ersten, zweiten, dritten bzw. vierten Zusammensetzung über der besagten Mehrzahl besagter Feldeffekttransistoren umfaßt, wobei benachbarte Schichten unterschiedliche Ätzeigenschaften aufweisen; Strukturierung eines Resists über der besagten vierten Schicht zum Freilegen ausgewählter Teile der besagten vierten Schicht, wobei mindestens einer der besagten Teile allgemein über mindestens der besagten Gatestruktur des besagten ersten Transistors liegt; Ätzen des besagten freigelegten Teiles der besagten vierten und dann dritten Schicht zur Ausbildung von Fenstern, die Teile der besagten zweiten Schicht freilegen; Ausbilden von Seitenwänden an besagten Fenstern; Ätzen des besagten freigelegten Teiles der besagten zweiten und dann ersten Schicht unter Verwendung der besagten Seitenwände bzw. der besagten zweiten Schicht als Ätzmasken zur Freilegung mindestens der besagten Gatestruktur; und Ausbilden eines strukturierten Leitergebiets, das mindestens die besagte Gatestruktur des besagten ersten Transistors kontaktiert.
- In einer Ausführungsform umfaßt der Leiter Polysilizium. In einer bevorzugten Ausführungsform ist das Polysilizium silizidbeschichtet. In einer weiteren bevorzugten Ausführungsform verbindet das Polysilizium das Source/Drain-Gebiet eines ersten Transistors elektrisch mit der Gatestruktur eines zweiten Transistors.
- Figuren 1-6 sind Schnittansichten, die Schritte in einer Verarbeitungsfolge nach der vorliegenden Erfindung darstellen, die zur Ausbildung eines Gatekontakts zu einem Transistor in einer integrierten Schaltung und zum Zusammenschalten von zwei Transistoren in der integrierten Schaltung benutzt werden.
- Aus Deutlichkeitsgründen sind die dargestellten Elemente nicht maßstabgerecht gezeichnet und einige Elemente, die dem Fachmann gut bekannt sind, sind weggelassen.
- In der Figur 1 ist an einem Zwischenschritt in einer Fertigungsfolge nach der vorliegenden Erfindung eine Schnittansicht eines Teils einer integrierten Schaltung dargestellt. Die integrierte Schaltung weist eine Mehrzahl von Feldeffekttransistoren auf, die Source- und Draingebiete und eine Gatestruktur aufweisen. Gezeigt sind Substrat 1, Feldoxid 3, Source/Drain-Gebiete 5, Gatestrukturen 7, erste Isolierschicht 9, zweite Isolier schicht 11, dritte Isolierschicht 13, vierte Isolierschicht 15 und strukturierte Resistschicht 17. Die Gatestrukturen gehören zu unterschiedlichen Feldeffekttransistoren, die auf einem gemeinsamen Substrat angeordnet sind. Die Source/Drain-Gebiete weisen weiterhin leicht dotierte und silizidbeschichtete Gebiete 51 bzw. 53 auf. Die Gatestrukturen umfassen weiterhin Seitenwände 71 und Silizidgebiet 73.
- Die dargestellte Struktur wird mit Verfahren ausgebildet, die dem Fachmann gut bekannt sind. Einige Bemerkungen werden jedoch zu einem besseren Verständnis der Erfindung führen. Das Substrat ist typischerweise Einkristallsilizium, das eine Epitaxialschicht enthalten kann. Die Source/Drain-Gebiete sind die üblichen und enthalten typischerweise die leichtdotierten Gebiete und auch die silizidbeschichteten Teile, die dargestellt sind. Der Oberteil der Gatestruktur umfaßt typischerweise ein leitfähiges Material wie beispielsweise das dargestellte Silizid. Benachbarte Isolierschichten sollten in Bezug aufeinander eine Ätzselektivität aufweisen; d.h. es sollte ein Ätzmittel geben, das die vom Substrat am entferntesten gelegene freigelegte Schicht, aber nicht die darunterliegende Schicht angreift. Die Isolierschichten umfassen typischerweise abgelagerte Siliziumoxide und Nitride. In den Oxiden können geringe Mengen von Dotiermitteln wie beispielsweise Bor oder Phosphor vorhanden sein. Solche Dotiermittel können beispielsweise die Ätzselektivität erhöhen. Beispielsweise können Schichten 9 und 13 Oxide und Schichten 11 und 15 Nitride sein. Oxidschichten 9 und 13 können z.B. TEOS bzw. BPTEOS umfassen, obwohl andere abgelagerte Oxide benutzt werden können. TEOS wird aus der Zersetzung von Tetraethylorthosilan erhalten und BPTEOS wird auf ähnliche Weise erhalten, umfaßt aber auch B und P. BPTEOS ist als Oberschicht wünschenswert, da es durch Naßätzung mit einer Selektivität in Bezug auf die undotierten Oxide von ca. 50:1 entfernt werden kann. Die Oxidschichten werden typischerweise Stärken von zwischen 0,1 und 0,5 Mikrometern aufweisen und die Nitridschichten werden typischerweise weniger als 0,05 Mikrometer stark sein. Die Resistschicht ist typischerweise ein organisches Fotoresist, das strukturiert worden ist, um ausgewählte Teile des oberen Nitrids, d.h. der vierten Schicht, die im allgemeinen über denjenigen Teilen der Bauelemente liegen, die elektrisch kontaktiert werden werden, freizulegen. Beispielsweise können sich Fenster über der Gatestruktur eines ersten Transistors und dem Source/Drain-Gebiet eines zweiten Transistors befinden. Das Fenster für den Gatekontakt kann entweder über dem gebiet des aktiven Bauelements oder dem Feldoxid liegen.
- Zur Entfernung der freigelegten Teile der Schicht 15, z.B. der zweiten Nitridschicht, werden standardmäßige Ätzverfahren benutzt. Danach werden standardmäßige Ätzverfahren zur Entfernung der nunmehr freigelegten Teile der Schicht 13, z.B. der zweiten Oxidschicht, angewandt; d.h. die freigelegten Teile der vierten und der dritten Schicht werden zur Freilegung von Teilen der zweiten Schicht geätzt. Die Fotoresistschicht wird unter Anwendung herkömmlicher Verfahren entfernt. Eine typischerweise ein Oxid wie BPTEOS umfassende fünfte Isolierschicht 19 wird nunmehr mit einer Stärke von ca. 0,3 Mikrometern abgelagert. Die Stärke sollte dazu ausreichen, daß nach einer Rückätzung Seitenwände verbleiben, die den Rand der Nitridschicht 15 bedecken. Die sich ergebende Struktur ist in Figur 2 dargestellt.
- Die Oxidschicht 19 wird nunmehr zurückgeätzt, um die in Figur 3 dargestellte Struktur zu erzeugen. Die Nitridschicht 15 wirkt als Ätzstufenschicht; d.h. Schichten 15 und 19 weisen in Bezug aufeinander eine hohe Ätzselektivität auf. Wie ersichtlich ist, erzeugen die Ablagerungs- und Zurückätzungsschritte eine Mehrzahl von Oxid-Seitenwandabstandhaltern 21 und legen ausgewählte Teile der darunterliegenden Nitridschicht 11 frei. Die BPTEOS-Schichten und Seitenwandabstandhalter werden nunmehr als Ätzmaske für herkömmliche und gut bekannte Ätzverfahren benutzt, mit denen die freigelegten Teile der dünnen Nitridschicht 11, z.B. der ersten Nitridschicht, entfernt werden. Es ist belanglos, daß der Restteil der Schicht 15 ebenfalls entfernt wird. Die sich ergebende Struktur ist in Figur 4 dargestellt.
- Herkömmliche Ätzverfahren werden zur Entfernung der freigelegten Teile der ersten Isolierschicht 9, z.B. ersten Oxidschicht, angewandt. Die Nitridschicht 11 wirkt als Maske für diesen Ätzschritt. Nunmehr sind Teile des Source/Drain-Gebiets eines ersten Transistors und der Gatestruktur eines zweiten Transistors freigelegt. Wie vom Fachmann erkannt werden wird, werden mindestens Teile der zweiten Oxid- d.h. BPTEOS-Schicht und der BPTEOS Oxid-Seitenwandabstandhalter durch diesen Ätzschritt entfernt. Die sich ergebende Struktur ist in Figur 5 dargestellt. Gegebenenfalls kann zur Verhinderung von elektrischen Kurzschlüssen ein zusätzlicher Implantationsschritt durchgeführt werden.
- Das über der ersten Nitridschicht in Figur 5 verbleibende Oxid der Schicht 13 wird beispielsweise durch eine Naßätzung entfernt und eine Schicht 23 wird abgelagert und strukturiert. Die Schicht 23 umfaßt einen Leiter wie beispielsweise Polysilizium. Die Naßätzung sollte in Bezug auf das Oxid der Schicht 9 eine hohe Selektivität aufweisen, so daß es keine Unterätzung der Seitenwände des Fensters gibt. Die Schicht 23 wird die Kontakte zu den Bauelementgebieten und zwischen den Bauelementen bilden. Nach der Darstellung verläuft die Schicht 23 zwischen dem Source/Drain-Gebiet eines ersten Transistors und der Gatestruktur eines zweiten Transistors. Wenn gewünscht, können auch die Leitfähigkeit steigernde Schritte wie beispielsweise Silizidbeschichtung durchgeführt werden. Nach der Darstellung weist die Schicht 23 oben ein Silizidgebiet 25 auf. Silizidbeschichtung kann vollständig sein; d.h. sie kann das gesamte Polysilizium aufbrauchen. Die sich ergebende Struktur ist in Figur 6 dargestellt.
- Die gezeigte Struktur weist mindestens einige wünschenswerte Merkmale auf. Beispielsweise sind die Fenster zu sowohl dem Source/Drain-Gebiet und zur Gatestruktur kleiner als die im Resist gedruckten Fenster. Die eigentliche Fenstergröße ist, daher kleiner als die gedruckte Größe und kann kleiner als der lithografische Grenzwert sein. Zusätzlich verläuft die Schicht über die Gatestruktur, ohne sie zu kontaktieren, und ist durch die beiden Schichten 5 und 11 elektrisch gut vom Gate getrennt.
- Der Fachmann wird schnell erkennen, daß die dargestellte Struktur in einem SRAM verwendet werden kann und daß das Silizid einen niedrigen Kontaktwiderstand aufweist. Die dargestellte Strukturart hat gegenüber typischen Strukturen des Standes der Technik noch andere Vorteile. Beispielsweise können der Gatekontakt und das Draingebiet relativ nahe beieinander liegen, da die Toleranz für Überdeckungsfehler durch die erste und zweite Isolierschicht und auch die isolierenden Seitenwände an der Gatestruktur gesteigert wird. Zusätzlich können, wenn ein Prozeß mit Salizid (self-aligned silicide - selbstpositioniertem Silizid) benutzt wird, die Gatestruktur und die Source/Drain-Gebiete gleichzeitig silizidbeschichtet werden.
- Es werden Variationen des beschriebenen Prozesses in Betracht gezogen. Beispielsweise ist leicht zu verstehen, daß, obwohl die Schichten 5, 7, 9 und 11 als Oxid- und Nitridzusammensetzungen beschrieben sind, die einzige Bedeutung darin liegt, daß sie unterschiedliche Ätzraten aufweisen, d.h. benachbarte Schichten unterschiedliche Ätzeigenschaften aufweisen, und daß andere Zusammensetzungen benutzt werden können. Dem Fachmann wird auch offenbar sein, daß Oxide mit unterschiedlichen Ätzraten in Bezug aufeinander als unterschiedliche Zusammensetzungen aufweisend betrachtet werden können, obwohl sie nominell gleiche Stöchiometrien aufweisen können. Die Zusammensetzungsunterschiede beruhen auf Strukturunterschieden.
Claims (9)
1. Verfahren zur Herstellung integrierter
Schaltungen mit den Schritten der Fertigung einer Mehrzahl von
Feldeffekttransistoren jeweils mit Source- und Drain-
Gebieten (5) und einer Gatestruktur (7), die auf einem
gemeinsamen Substrat (1) angeordnet sind und einen
elektrischen Kontakt mit mindestens einer Gatestruktur
(7) mindestens eines ersten der besagten
Feldeffekttransistoren herstellen, wobei der besagte Schritt der
Herstellung eines elektrischen Kontakts die weiteren
Schritte des Ausbildens einer ersten, zweiten, dritten
und vierten Isolierschicht (9, 11, 13, 15) mit einer
ersten, zweiten, dritten bzw. vierten Zusammensetzung
über der besagten Mehrzahl besagter
Feldeffekttransistoren umfaßt, wobei benachbarte Schichten
unterschiedliche Ätzeigenschaften aufweisen;
Strukturierung eines Resists (17) über der
besagten vierten Schicht (15) zum Freilegen ausgewählter
Teile der besagten vierten Schicht (15), wobei mindestens
einer der besagten Teile allgemein über mindestens der
besagten Gatestruktur (7) des besagten ersten Transistors
liegt;
Ätzen der besagten freigelegten Teile der
besagten vierten und dann dritten Schicht (15, 13) zur
Ausbildung von Fenstern, die Teile der besagten zweiten
Schicht (11) freilegen;
Ausbilden von Seitenwänden (21) an besagten
Fenstern;
Ätzen der besagten freigelegten Teile der
besagten zweiten und dann ersten Schicht (11, 9) unter
Verwendung der besagten Seitenwände (21) bzw. der
besagten zweiten Schicht (11) als Ätzmasken zur
Freilegung mindestens der besagten Gatestruktur (7); und
Ausbilden eines strukturierten Leitergebiets
(23), das mindestens die besagte Gatestruktur (7) des
besagten ersten Transistors kontaktiert.
2. Verfahren nach Anspruch 1, wobei der besagte
Leiter Polysilizium umfaßt.
3. Verfahren nach Anspruch 2, mit dem weiteren
Schritt der Silicidbeschichtung des besagten
Polysiliziums.
4. Verfahren nach Anspruch 1, wobei der besagte
Schritt des Ausbildens von Seitenwänden die Schritte der
Ablagerung einer fünften Isolierschicht (19) mit einer
fünften Zusammensetzung und des Zurückätzens zur
Freilegung von Teilen der besagten vierten Schicht (15)
umfaßt.
5. Verfahren nach Anspruch 4, wobei mindestens eines
der besagten Fenster sich allgemein über einem
Source-/Drain-Gebiet (5) eines zweiten Transistors befindet.
6. Verfahren nach Anspruch 5, wobei der besagte
strukturierte Leiter (23) das besagte Source-/Drain-
Gebiet (5) des besagten zweiten Transistors kontaktiert
und damit den besagten ersten und besagten zweiten
Transistor elektrisch verbindet.
7. Verfahren nach Anspruch 1, wobei die besagte
erste und dritte Schicht (9, 13) Siliziumoxide umfassen.
8. Verfahren nach Anspruch 7, wobei die besagte
zweite und vierte Schicht (13, 15) ein Siliziumnitrid
umfassen.
9. Verfahren nach Anspruch 8, wobei die besagte
fünfte Zusammensetzung ein Siliziumoxid umfaßt.
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