JPS6196734A - ポリシリコン フイレツト - Google Patents
ポリシリコン フイレツトInfo
- Publication number
- JPS6196734A JPS6196734A JP23006685A JP23006685A JPS6196734A JP S6196734 A JPS6196734 A JP S6196734A JP 23006685 A JP23006685 A JP 23006685A JP 23006685 A JP23006685 A JP 23006685A JP S6196734 A JPS6196734 A JP S6196734A
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- JP
- Japan
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- layer
- polysilicon
- fillet
- oxide
- fillets
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- Electrodes Of Semiconductors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
シリコン集積回路技術における異方性エツチング法の出
現により、回路素子の構成物のサイズを小さくすること
および記録密度を高くすることが可能となった。異方性
エツチング法は、誘電体層中に開口を作ることを可能に
し、および金属化パターンの形成を可能にする。重要な
垂直側壁を有する上記各ケースにおいて、開口のサイズ
およびパターンの側面寸法を最適に小さくすることがで
きるので、例えば最少線幅がリソグラフィー法により可
能となる。しかしながら、この技術には、付随した不都
合な点を有する。垂直に近い急勾配側壁は、その上を次
の層でおおうことがむずかしく、それら側壁には、層の
エツチング後に残る残留物を有する部位・（リーエント
ラント（ｒｅ −ｅｎｔｒａｎｔ ） 部位であるこ
ともある）が残る。その重大な上記段階における問題を
克服するために、１つの技術がある。それは、上記急勾
配側壁のエッヂ（ｅｄｇｅ）で酸化物の側壁を形成し、
次に堆積される層のために側壁を平坦てする技術である
。酸化物の側壁は、既知の異方性エツチング法により形
成される。
現により、回路素子の構成物のサイズを小さくすること
および記録密度を高くすることが可能となった。異方性
エツチング法は、誘電体層中に開口を作ることを可能に
し、および金属化パターンの形成を可能にする。重要な
垂直側壁を有する上記各ケースにおいて、開口のサイズ
およびパターンの側面寸法を最適に小さくすることがで
きるので、例えば最少線幅がリソグラフィー法により可
能となる。しかしながら、この技術には、付随した不都
合な点を有する。垂直に近い急勾配側壁は、その上を次
の層でおおうことがむずかしく、それら側壁には、層の
エツチング後に残る残留物を有する部位・（リーエント
ラント（ｒｅ −ｅｎｔｒａｎｔ ） 部位であるこ
ともある）が残る。その重大な上記段階における問題を
克服するために、１つの技術がある。それは、上記急勾
配側壁のエッヂ（ｅｄｇｅ）で酸化物の側壁を形成し、
次に堆積される層のために側壁を平坦てする技術である
。酸化物の側壁は、既知の異方性エツチング法により形
成される。
酸化物側壁フイラ’ （ｆＮｌｅｒ ） の有効使用
は、それを防ぐための出願により制限されることを見い
出しだ。例えば、被覆されるべき側壁が酸化物層をその
下に有する場合、従来の酸化物側壁の作成のだめのアプ
ローチは、酸化物下部層の存在において側壁を形成する
ために、酸化物層をエツチングすることを必要とし、製
作段階において実用的でない非常に正確なコントロール
が行なわれない限り、下部層の除去に帰着する。従って
、下部酸化物層をそのままの状態でおくことが必要であ
る場合は、既知の酸化物側壁の作成のためのアプローチ
は有効に使用されることができない。本発明は、上記の
問題を解決するものである。
は、それを防ぐための出願により制限されることを見い
出しだ。例えば、被覆されるべき側壁が酸化物層をその
下に有する場合、従来の酸化物側壁の作成のだめのアプ
ローチは、酸化物下部層の存在において側壁を形成する
ために、酸化物層をエツチングすることを必要とし、製
作段階において実用的でない非常に正確なコントロール
が行なわれない限り、下部層の除去に帰着する。従って
、下部酸化物層をそのままの状態でおくことが必要であ
る場合は、既知の酸化物側壁の作成のためのアプローチ
は有効に使用されることができない。本発明は、上記の
問題を解決するものである。
９ 本発明において、上記重大な上記段階にお
ける問題点に対する新しい解決策を開発した。
ける問題点に対する新しい解決策を開発した。
本発明はステップ（５ｔｅｐ ） により形成された
コーナーにおけるポリシリコン フィレットに基礎をお
くものである。ポリシリコンフィレットは、通常使用さ
れる誘電体材料について有益的に高選択性をもたらす、
異方性エツチング処理によシ形成される。ポリシリコン
フィレットは、ポリシリコンまたは誘電体材料例えば
二酸化ケイ素、窒化ケイ素のステップと連系して使用さ
れることができる。
コーナーにおけるポリシリコン フィレットに基礎をお
くものである。ポリシリコンフィレットは、通常使用さ
れる誘電体材料について有益的に高選択性をもたらす、
異方性エツチング処理によシ形成される。ポリシリコン
フィレットは、ポリシリコンまたは誘電体材料例えば
二酸化ケイ素、窒化ケイ素のステップと連系して使用さ
れることができる。
ポリシリコン フィレットは耐火金属ステップ例えばチ
タン、タングステン、モリブデン、コバルトまだはそれ
ら耐火金属のシリサイド（５ｉｌｉｃｉｄｅ ） 、ま
たはポリサイド（、。Ｌｙｃｉｄｅ）とともに使用され
ることができる。ポリシリコン フィレットは、コンポ
ジット （ｃｏｍｐｏｓｉｔｅ ）の下部層のアンダーカット（
ｕｎｄｅｒｃｕｔ ） がしばしば現われる場合のエ
ツチングされたコンポジット層の側壁にとって特に有用
である。
タン、タングステン、モリブデン、コバルトまだはそれ
ら耐火金属のシリサイド（５ｉｌｉｃｉｄｅ ） 、ま
たはポリサイド（、。Ｌｙｃｉｄｅ）とともに使用され
ることができる。ポリシリコン フィレットは、コンポ
ジット （ｃｏｍｐｏｓｉｔｅ ）の下部層のアンダーカット（
ｕｎｄｅｒｃｕｔ ） がしばしば現われる場合のエ
ツチングされたコンポジット層の側壁にとって特に有用
である。
第１図においては、典型的にシリコンである半導体基板
１１およびその上に形成された典型的な二酸化ケイ素よ
り成る誘電層である第１層１２が示される。装置構成物
１３は基板１１上に形成される。この構成物は種々の機
能素子の１つであり得、種々の材料、例えば、二酸化ケ
イ素、窒化ケイ素、ポリサイド（ｐｏｌｙｃｊｄｅ ）
（ポリシリコンおよび金属シリサイド（５ｉｌｉｃ
ｉｄｅ ）コンポジット）の内のどれでも構成され得る
。典型的にはポリシリコン構成物であり、ゲート電極か
ポリシリコン系統連系である。またそれは誘電層のエッ
ヂ例えばフィルド酸化物（ｆｉｅｌｄ ｏｘｉｄｅ ）
であり得る。それらすべては、次にくる層または他の層
による有効範囲に対する障害物として機能する相対的に
急勾配である側壁とみなされる。
１１およびその上に形成された典型的な二酸化ケイ素よ
り成る誘電層である第１層１２が示される。装置構成物
１３は基板１１上に形成される。この構成物は種々の機
能素子の１つであり得、種々の材料、例えば、二酸化ケ
イ素、窒化ケイ素、ポリサイド（ｐｏｌｙｃｊｄｅ ）
（ポリシリコンおよび金属シリサイド（５ｉｌｉｃ
ｉｄｅ ）コンポジット）の内のどれでも構成され得る
。典型的にはポリシリコン構成物であり、ゲート電極か
ポリシリコン系統連系である。またそれは誘電層のエッ
ヂ例えばフィルド酸化物（ｆｉｅｌｄ ｏｘｉｄｅ ）
であり得る。それらすべては、次にくる層または他の層
による有効範囲に対する障害物として機能する相対的に
急勾配である側壁とみなされる。
ここに記載されたステップの図示された配列には、第１
誘電層１２を含む。記載され、本発明の基礎を形成する
ポリシリコンフィレット（ｆｉｌｌｅｔ ） 構造物
はまた誘電層のエッヂ例えばフィールド酸化物のエッチ
と関連して有用である。それは基板１１上に直接形成さ
れる。フィレット形成層１４ （Ｆｉｇ、２ ）は構成
物の側壁を完全に取り囲むように構造物レベル（１ｅｖ
ｅｌ ） １３上をおおって堆積される。フィレット形
成層の厚さは、おおわれるべき側壁の高さよりも大きい
ことが好ましく、側壁の厚さの１．５〜３．０倍が好ま
しい。層１４は、次いで、異方性的にエツチングされ、
第３図に示されるようにフィレット１４ａを除いた該層
の部分が除去される。ポリシリコンフィレットの有益性
の一つは、作成工程のこの段階において明らかである。
誘電層１２を含む。記載され、本発明の基礎を形成する
ポリシリコンフィレット（ｆｉｌｌｅｔ ） 構造物
はまた誘電層のエッヂ例えばフィールド酸化物のエッチ
と関連して有用である。それは基板１１上に直接形成さ
れる。フィレット形成層１４ （Ｆｉｇ、２ ）は構成
物の側壁を完全に取り囲むように構造物レベル（１ｅｖ
ｅｌ ） １３上をおおって堆積される。フィレット形
成層の厚さは、おおわれるべき側壁の高さよりも大きい
ことが好ましく、側壁の厚さの１．５〜３．０倍が好ま
しい。層１４は、次いで、異方性的にエツチングされ、
第３図に示されるようにフィレット１４ａを除いた該層
の部分が除去される。ポリシリコンフィレットの有益性
の一つは、作成工程のこの段階において明らかである。
層１２は、選択的にエツチングされるポリシリコンと異
なるエツチング特性を有する材料（ここでは二酸化ケイ
素）で構成され得る。層１２は従ってフィレットの形成
の際、完全にもとの４４残る。エツチングを行なうため
に、既知の反応性イオンエツチング法を用いることによ
り例えば、二酸化ケイ素に関連するポリシリコンのエツ
チング選択性は、信頼できるものとなり、ポリシリコン
の効果的パターンニングによりポリシリコン フィレッ
トの形成物は下部構造物のステップで一致する。次の層
１５はこのように得られた構造物上をおおうよう；″ζ
堆積され、第４図に示されるように比較的平面的な形を
形成する。この層は典型的にインターレベル（１ｎｔｅ
ｒｌｅｖｅｌ ） ｍ電体であり、通例、二酸化ケイ
素まだは窒化ケイ素である。
なるエツチング特性を有する材料（ここでは二酸化ケイ
素）で構成され得る。層１２は従ってフィレットの形成
の際、完全にもとの４４残る。エツチングを行なうため
に、既知の反応性イオンエツチング法を用いることによ
り例えば、二酸化ケイ素に関連するポリシリコンのエツ
チング選択性は、信頼できるものとなり、ポリシリコン
の効果的パターンニングによりポリシリコン フィレッ
トの形成物は下部構造物のステップで一致する。次の層
１５はこのように得られた構造物上をおおうよう；″ζ
堆積され、第４図に示されるように比較的平面的な形を
形成する。この層は典型的にインターレベル（１ｎｔｅ
ｒｌｅｖｅｌ ） ｍ電体であり、通例、二酸化ケイ
素まだは窒化ケイ素である。
次にくる層として例えばポリシリコンまたは金属Ｃ層お
よび、追加的誘電層およびパシベーション（ｐａｓｓｉ
ｖａｔｉｏｎ ）層が、典型的に装置を完成させるため
に形成される。これらの層の１つまたはそれ以上が記載
された技術を用いて平面化（ｐｌａｎａｒｉｚｅｄ ）
されることが出来る。上記に記載されたような分離
したフィレットの形成の別法を用いることにより、単一
ステップにおいて、同等の平面化された構造を得ること
ができる。側壁フィレットの構想が存在するのであるが
、その構想には、フィレットが形成されている層中に埋
め込まれることは含まれず、分離素子として存在するも
のでない。これは、第５図における平面化ポリシリコン
層で図示されている。ここで構成物（ＦＯＸ）５３は、
フィールド酸化物層のエッヂであり、フィレット形成層
５４は、いわ、ゆるボリエであシ、すなわち、ダブルポ
リ金属化（ｄｏｕｂｌｅ ｐｏｌｙ ｍｅｔａｌｌｉｚ
ａｔｉｏｎ ）をともなう 装置の第１ポリシリコン層
である。
よび、追加的誘電層およびパシベーション（ｐａｓｓｉ
ｖａｔｉｏｎ ）層が、典型的に装置を完成させるため
に形成される。これらの層の１つまたはそれ以上が記載
された技術を用いて平面化（ｐｌａｎａｒｉｚｅｄ ）
されることが出来る。上記に記載されたような分離
したフィレットの形成の別法を用いることにより、単一
ステップにおいて、同等の平面化された構造を得ること
ができる。側壁フィレットの構想が存在するのであるが
、その構想には、フィレットが形成されている層中に埋
め込まれることは含まれず、分離素子として存在するも
のでない。これは、第５図における平面化ポリシリコン
層で図示されている。ここで構成物（ＦＯＸ）５３は、
フィールド酸化物層のエッヂであり、フィレット形成層
５４は、いわ、ゆるボリエであシ、すなわち、ダブルポ
リ金属化（ｄｏｕｂｌｅ ｐｏｌｙ ｍｅｔａｌｌｉｚ
ａｔｉｏｎ ）をともなう 装置の第１ポリシリコン層
である。
層５４は、所望の厚さよりも実質的に厚く堆積され、部
分的にバックエッチ（ｂａｃｋｅｔｃｈｅｄ）される。
分的にバックエッチ（ｂａｃｋｅｔｃｈｅｄ）される。
結果得られた構造物は、利用されたエッチステップの異
方性のために、５４ａで示されるような、層５４に本来
的に含まれるフィレット領域を有する。
方性のために、５４ａで示されるような、層５４に本来
的に含まれるフィレット領域を有する。
以下は、第６図および第７図に示された構造物に関連し
て記載された製造工程の一例を示すものである。第６図
は、集積回路（ここではランダムアクセス記憶セル）の
領域を位相幾何学的に示すものであり、この場合に本発
明は、有益に使用される。シングルトランジスター記憶
セルの通常のパドル幾何学は、並んだセルのゲート領域
を横切るゲートランナー（ｒ＋ｇ１ｎｅｒ ） で示
される。第７図に示される断面は、示されたこのセル構
造物を貫いて得られる。第７図において、シリコン基板
７０は、従来法により処理され、示されているように、
フィールド酸化物７１およびその下のチャンストップ（
ｃｈａｎ ５ｔｏｐ ） ７２を形成する。数百オング
ストロームのオーダーのゲートＴ酸化物７３および１ｏ
ｏｏ〜３０００Ａのオーダーのポリエが形成される。１
０００〜３０００人のオーダーのインターレベル誘電体
７５（ここでは、二酸化ケイ素）が堆積される。フォト
マスク（ＰＲ）７５は、適所に形成されこの処理ステッ
プは、それらの層が異方性的にエツチングされた直後の
構造物を明らかにするものであり、層７４および７５の
急勾配を有する側壁に帰着するものである。
て記載された製造工程の一例を示すものである。第６図
は、集積回路（ここではランダムアクセス記憶セル）の
領域を位相幾何学的に示すものであり、この場合に本発
明は、有益に使用される。シングルトランジスター記憶
セルの通常のパドル幾何学は、並んだセルのゲート領域
を横切るゲートランナー（ｒ＋ｇ１ｎｅｒ ） で示
される。第７図に示される断面は、示されたこのセル構
造物を貫いて得られる。第７図において、シリコン基板
７０は、従来法により処理され、示されているように、
フィールド酸化物７１およびその下のチャンストップ（
ｃｈａｎ ５ｔｏｐ ） ７２を形成する。数百オング
ストロームのオーダーのゲートＴ酸化物７３および１ｏ
ｏｏ〜３０００Ａのオーダーのポリエが形成される。１
０００〜３０００人のオーダーのインターレベル誘電体
７５（ここでは、二酸化ケイ素）が堆積される。フォト
マスク（ＰＲ）７５は、適所に形成されこの処理ステッ
プは、それらの層が異方性的にエツチングされた直後の
構造物を明らかにするものであり、層７４および７５の
急勾配を有する側壁に帰着するものである。
第８図は、典型的にゲートＩの厚さと等しいかまたはそ
れよりも厚く適所に形成されたゲートｎ酸化物７７を示
す。ポリシリコン平面°化層は次いで堆積され、エツチ
ングされ、上記の技術により、側壁フィレット（ポリ−
Ｓｃフィレット）７８を形成する。ポリシリコンは既知
の技術例えば塩素ガスエツチング剤を用いて異方性的に
エツチングされる。第８図に示されるフィレットを製造
するために使用されるポリシリコンの厚さは、４０００
人のオーダーであった。図かられかるように、この場合
のフィレットは、コンポジット層に接して形成され、単
一層に接して形成されたフィレットと同じ効果を有する
。フィレットをコン、ポジット層の上部に形成すること
は、必ずしも必要なものではなくまた、まったく望まし
くないことは、第８図からも明らかである。
れよりも厚く適所に形成されたゲートｎ酸化物７７を示
す。ポリシリコン平面°化層は次いで堆積され、エツチ
ングされ、上記の技術により、側壁フィレット（ポリ−
Ｓｃフィレット）７８を形成する。ポリシリコンは既知
の技術例えば塩素ガスエツチング剤を用いて異方性的に
エツチングされる。第８図に示されるフィレットを製造
するために使用されるポリシリコンの厚さは、４０００
人のオーダーであった。図かられかるように、この場合
のフィレットは、コンポジット層に接して形成され、単
一層に接して形成されたフィレットと同じ効果を有する
。フィレットをコン、ポジット層の上部に形成すること
は、必ずしも必要なものではなくまた、まったく望まし
くないことは、第８図からも明らかである。
さらにこの場合の側壁は、急勾配であるばかシでなく、
コンポジットの下部層の不完全な異方性エツチングのた
めＫ、下を切り取られた部分を有する。本発明の使用は
、そういつ７’Ｃコ−／ ホジット（例えば、ポリシリ
コンであるポリサイド）の場合に特に有益である。さら
にシングル層の上部にフィレットを広げることは必須の
ことではない。すなわち部分フィレットは、いくつかの
出願において用いられている。またフィレット形成層の
水平表面をむき出すようにエツチングされる必要はない
ことは明らかである。すなわち、エツチングステップは
、第３図において記載されたエツチングステップと第５
図において記載されたエツチングステップの間のトレー
ドオフ（ｔｒａｄｅ ｏｆｆ ）であり得る。
コンポジットの下部層の不完全な異方性エツチングのた
めＫ、下を切り取られた部分を有する。本発明の使用は
、そういつ７’Ｃコ−／ ホジット（例えば、ポリシリ
コンであるポリサイド）の場合に特に有益である。さら
にシングル層の上部にフィレットを広げることは必須の
ことではない。すなわち部分フィレットは、いくつかの
出願において用いられている。またフィレット形成層の
水平表面をむき出すようにエツチングされる必要はない
ことは明らかである。すなわち、エツチングステップは
、第３図において記載されたエツチングステップと第５
図において記載されたエツチングステップの間のトレー
ドオフ（ｔｒａｄｅ ｏｆｆ ）であり得る。
第１図〜第４図は、本発明の有益性を示すために有用な
一連の典型的作成段階の概略図である。 第５図は、本発明の他の態様を示す図であり る
０ 第６図〜第８図は、ＶＬＳＩ記憶装置の作成に関する本
発明の好ましい態様を示す。 く主要部分の符号の説明〉 ｌｌ・・・・・・・・・・・・ 半導体基板１２及び
１３・・・・・・上記基板をおおう層！４ａ・・・・・
・・・・・・・ ポリシリコン フィレット１５・・・
・・・・・・・・・ 追加層出願人 アメリカン
テレフォン アンドテレグラフ カムパニー ＦＩＧ Ｉ ＦＩＧ ２ ＦＩＧ ３ ＦＩＧ ４ ＦＩＧ ５ ！；４ Ｆ”ＩＧ ６
一連の典型的作成段階の概略図である。 第５図は、本発明の他の態様を示す図であり る
０ 第６図〜第８図は、ＶＬＳＩ記憶装置の作成に関する本
発明の好ましい態様を示す。 く主要部分の符号の説明〉 ｌｌ・・・・・・・・・・・・ 半導体基板１２及び
１３・・・・・・上記基板をおおう層！４ａ・・・・・
・・・・・・・ ポリシリコン フィレット１５・・・
・・・・・・・・・ 追加層出願人 アメリカン
テレフォン アンドテレグラフ カムパニー ＦＩＧ Ｉ ＦＩＧ ２ ＦＩＧ ３ ＦＩＧ ４ ＦＩＧ ５ ！；４ Ｆ”ＩＧ ６
Claims (1)
- 【特許請求の範囲】 １、半導体基板（１１）、この基板をおおう複数の層（
１２、１３）（この内少なくとも１つが急勾配の側壁部
を形成するためにパターンニングされている）、急勾配
の側壁とそれを保持する層により形成されたコーナーに
おけるポリシリコンフィレット（１４ａ）、およびパタ
ーンニングされた層とポリシリコンフィレットをおおう
少なくとも１つの追加層（１５）よりなることを特徴と
する半導体デバイス。 ２、基板がシリコンであり、パターンニングされた層が
ポリシリコンで構成されることを特徴とする特許請求の
範囲第１項記載のデバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US66177684A | 1984-10-17 | 1984-10-17 | |
| US661776 | 1991-02-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6196734A true JPS6196734A (ja) | 1986-05-15 |
Family
ID=24655070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23006685A Pending JPS6196734A (ja) | 1984-10-17 | 1985-10-17 | ポリシリコン フイレツト |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6196734A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02332A (ja) * | 1987-11-17 | 1990-01-05 | Mitsubishi Electric Corp | 電荷転送素子の製造方法 |
| JPH02201928A (ja) * | 1989-01-30 | 1990-08-10 | Nec Corp | パターン形成方法 |
| JPH04226054A (ja) * | 1990-03-02 | 1992-08-14 | Toshiba Corp | 多層配線構造を有する半導体装置及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5910226A (ja) * | 1982-07-09 | 1984-01-19 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1985
- 1985-10-17 JP JP23006685A patent/JPS6196734A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5910226A (ja) * | 1982-07-09 | 1984-01-19 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02332A (ja) * | 1987-11-17 | 1990-01-05 | Mitsubishi Electric Corp | 電荷転送素子の製造方法 |
| JPH02201928A (ja) * | 1989-01-30 | 1990-08-10 | Nec Corp | パターン形成方法 |
| JPH04226054A (ja) * | 1990-03-02 | 1992-08-14 | Toshiba Corp | 多層配線構造を有する半導体装置及びその製造方法 |
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