JPS5910226A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ、）　　発明の技術分野 本発明は半導体装置の製造方法のうち、特に多層に積層
する導電配線層の形成方法の改良に関する。

（ｂ）従来技術と問題点 周知のように半導体集積回路装置（ＩＣ）はＬＳＩ。

ＶＬＳＩと高度に集積化されてきたため、素子相互を接
続する導電配線層も多層に形成されるように表ってきた
。また、半導体素子自体においても、例えばダイナミッ
クＲＡＭのメモリ素子（ｌ）ランジヌタｌキャパシタ）
ではダブルポリシリコン構造となって、ゲート電極とキ
ャパシタ電極とが重ね合わされて高密度に形成されてい
る。

そのうち、従来より行われているｌトランジスタｌキャ
パシタのメモリ素子におけるこれら電極形成方法を説明
すると、第１図ないし第４図がその工程順断面図である
。即ち、第１図に示すように半導体基板ｌ上に膜厚５０
０人の二酸化シリコン（ＳｉＯ２）膜２を介して、不純
物を含有させたドープ多結晶シリコン膜８を被着し、そ
の表面を酸化してＳｉ○２膜４を生成し、その上にレジ
スト膜５のマヌクパターンを形成する。この膜厚５００
へのＳ　’１０２膜２はキャパシタ誘電体とガリ、多結
晶シリコン膜３はキャパシタ電極となるものである。

次いで、レジスト膜５をマスクとして弗酸で５ｊ−０２
膜４をエツチングした後、四弗化炭素（ＣＦ４）ガスを
用いてバレル型ドライエツチング装置にて多結晶シリコ
ン膜３をエツチングすると、第２図に示すように特に多
結晶シリコン膜３がサイドエツチングされる。尚、第２
図は露出した余分のＳ　’ｒ−Ｏａ　ｔＩＡ２をも除去
した工程までを示す。

次いで、第３図に示すようにゲート絶縁膜となる膜ｗ４
．ＯＯ人のＳｉｎ、膜６を酸化生成し、その上面に再び
ドープ多結晶シリコン膜７を被着する。

この多結晶シリコン膜７はゲート電極となるものである
。

次いで、第４図に示すように再度レジスト膜８をマスク
として、ＣＣｌ４ガスを用いて、平行平板型ドライエツ
チング装置で多結晶シリコン７をエツチングする。そう
すると、図示のようにサイドエツチングのひさし部内に
不必要な多結晶シリコン７′が残存しやすく、各トラン
ジスタ素子が連続して短絡するという事故の恐れがある
、こくに説明したバレル型ドライエツチング装置では、
等方向にエツチングがす！んで（等方性エツチング）、
サイドエツチングをおこしやすく、平行平板型ドライエ
ツチング装置では、垂直方向にのみエツチングがす＼ん
で（異方性エツチング）、ひさし部内に多結晶シリコン
７′が残存しやすいのであるが、ＴＣを高密度化・高集
積化するためには少くとも上層の多結晶シリコン膜７は
パターン精度の良い異方性エツチングを行う必要がある
。

一方、下層の多結晶シリコン膜３も異方性エツチングを
行う方が精度上すぐれているが、上記工程では下層の多
結晶シリコン膜３をサイドエツチングなしに形成すると
、カバレージのよい減圧気相成長法で、上層の多結晶シ
リコン膜７を被着した時、側面部（第８図における多結
晶シリコン７′の外側隔部分）に多結晶シリコン膜７が
多層に被着し、次いでおこなう異方性エツチングによっ
て完全に除去されずに、その隅部に多結晶シリコンが残
存して、かえって高密度化を妨げることになるため、等
方性エツチング法が採られているものである。

したがって、これらの問題点を解消させるためには、下
層の多結晶シリコン膜３の側面を高精度なテーパー形状
に形成することが最も望ましい方法である。

また、第５図は公知のアルミニウム（Ａｌ）膜からなる
多層配線層の断面図を示しているが、高密度化・微細化
のため下層のＡＩＩＯ２半導体基板ｌ上に５１０２膜１
０を介し、異方性エツチングして導電配線層を形成する
。そうすると、その上に減圧気相成長法で形成した燐シ
リケートガラス（ＰＳＧ）膜■１はカバレージよくて下
層のＡｌ膜配線層９の形状がそのま−にＰＳＧ膜面にあ
られれて、配線層側面の段差が鋭くなり、そのため上層
のＡｌ膜配線層１２をＰＳＧ膜１膜上１上成すると、図
示のように段差部分で亀裂が生じて断線の可能性が高く
なる。

したがって、このような断線の問題をなくするため、下
層のｉｌｌ！９の側面を高精度なテーパー形状に形成す
ることが望ましく、高密度化される程、その要求が強く
なる。

（（３）　　発明の目的 本発明の目的は、上記したような短絡や断線をなくした
高密度化ＩＣの導電配線層を形成する製造方法を提案す
るものである。

口）発明の構成 その特徴は、基板上に第１の導電膜を被着し、異方性エ
ツチングによってエツチングして所望の導電配線層を形
成した後、再び同様の膜厚の第２の導電膜を被着し、再
度異方性エツチングによって全面エツチングして、上記
下層とする導電配線層の側面をテーパー形状にする製造
方法であり、第１の導電膜としてはドープ多結晶シリコ
ン膜又はＡＡ’膜などの何れでもよく、第２の導電膜と
しては例えば多結晶シリコン膜が用いられる。

（ｅ）発明の実施例 以下、図面を参照して実施例によって詳細に説明する。

第６図ないし第１０図はｌトランジヌタｌキャパシタの
メモリ素子における本発明にが−る電極形成の工程順断
面図を示す。先づ、第１図に示すように半導体基板２１
上に膜厚５００Ａの５ｊ−０２１漢２２を熱酸化して生
成し、その上面に化学気相成長（ＣＶＤ）法によって第
１の膜厚４０００人のドープ多結晶シリコン膜２３を被
着し、更にその上にレジスト膜２４をパターンニング形
成する。こ−で、５１０２膜２２はキャパシタ誘電体と
なるものである。

次いで、第７図に示すようにレジスト膜２４１をマヌク
とし、ＣＣｅ４ガスを用いて平行平板型ドライエツチン
グ装置による異方性エツチングにより多結晶シリコン膜
２３をエツチングした後、その上面に同じ（ＣＶＤ法に
よって第２の膜厚４０００人の多結晶シリコン膜２５を
再度被着する。この場合、ＣＶＤ法を減圧気相成長とす
れば、異方性エツチングにより鋭い段差が生じた多結晶
シリコン膜２３の（ｔｉｌ１面隅部分には特に多くの多
結晶シリコンｊ模が積層される。

次いで、第８図に示すように同じく異方性エツチングに
よって第２の多結晶シリコン膜２５を全面的にエツチン
グ除去し、更に露出した５ｉｎ２膜２２ｔｌ−もエツチ
ング除去する。この時、第２の多結晶シリコンｖ！２５
けエツチングＲ間をコントロールして、ちょうど膜厚４
０００人が除去されるようにすれば図示のように多結晶
シリコン膜２３の側面隔部分のみに第２の多結晶シリコ
ン膜２５を残存して、側面をテーパー形状にすることが
できる。このテーパー形状は第２の多結晶シリコン膜の
膜厚と深い関係があり、膜厚の厚い程第１の多結晶シリ
コン膜の側面に゛多量残存しやすくて、なだらかなテー
パー形状となる。

次いで、第９図に示すように高温酸化して、半導体基板
ｌおよび側面がテーパー形状に形成された第１の多結晶
シリコン膜２８の面上に５１０２膜２６を生成する。次
いで、第１０図に示すようにその上に上層の多結晶シリ
コン膜２７をＣＶＤ法で被着し、パターン精度グしてゲ
ート電極とする。

こ＼で、半導体基板１との間の５ｉｏ２膜２６はゲート
絶縁膜となり、多結晶シリコン膜２３けキャパシタ電極
となるのであるが、キャパシタ電極の側［苗がテーパー
形状となって、その上にゲート電極が被覆するため、ゲ
ート電極に断線の心配はなく、ｆたキャパシタ電極は第
１の多結晶シリコン膜２３が精度良く形成されるため高
密度パターンの形成を悪化させるものではない。

更に、第１１図ないし第１４図は本発明にか覧る製造方
法の他の実施例を示しており、Ａｌ膜からなる多層配線
層形成方法の工程順断面図である。

第１１図に示すように半導体基板３１上に５ｉ０２膜３
２を介して、公知の製造方法により異方性エツチングを
おこなってＡＩｊ膜配膜層線層３３成する。次いで、第
１２図に示すようにその上に減圧ＣＶＤ法によって多結
晶シリコン膜３４ｆ：被着する。そうすると、Ａ［膜配
線層３８の側面隔部分に特に多くのＰＳＧ膜が成長する
。次いで第１３図に示すようＶＣシリコン膜；３４を四
弗化炭素（ＣＦ４）ガスを用いて異方性エツチングを行
い、シリコン膜３４・を全面エツチング除去する。

この時、シリコン膜のエツチング時間をコントロールし
て、丁度シリコン１０３４の膜厚分だけエツチング除去
されるようにすれば、Ａｌ膜配線層３３の側面隔部分に
多結晶シリコン膜が残存して、Ａｌ膜配線層の側面をテ
ーパー形状にすることができる。しかる後、第１４図に
示すようにＰＳＧ膜３５をＣＶＤ法で成長し、その上に
上層のＡｌ膜配線層８６を被着すれば、上層のＡｌ膜配
線層が段差部分で断線する問題がなくなる。本実施例で
は、第１の導電膜はＡｌ膜であり、第２の導電膜は多結
晶シリコン膜である。

（ｆ）　　発明の効果 以上の実施例から明らかなように、本発明は導電膜を多
層に積層する際、下層の４電゛膜を２度被着し、且つそ
れぞれ２度異方性エツチングして、側面を精度良くテー
パー形状とする方法であり、このようにすれば工Ｃのパ
ターン精度を悪くすることなく、断線や短絡の事故をな
くすることができる・したがって、本発明により高密度
化ＩＣの信頼性が大きく向上するものである。

【図面の簡単な説明】

第１図ないし第４図は従来の製造方法の工程順断面図、
第５図は従来の多層配線層とその問題点の断面図、第６
図ないし第１０図および第１１図ないし第１４図は何れ
も本発明にか＼る実施例の工程順断面図である。 図中、ｌ、２１．３１は半導体基板、２，４゜６．１０
，２２，２６．３２は５ｉ−０２膜、８，７゜２３．２
５，２７．８４は多結晶シリコン膜、５゜８．２４はレ
ジスト膜、９，１２，８８．８６は１’膜を示している
。 第１図 第２図 第３図 第５図 第６図 第７１項 第８図 第９図 第１０閃 ７

Claims (1)

1. 【特許請求の範囲】 （１〕　　基板上に第１の導電膜を被着し、異方性エツ
   チングによってエツチングして所望の導電配線層を形成
   した後、再び同様の膜厚の第２の導電膜を被着し、再度
   異方性エツチングによって全面エツチングして、上記導
   電配線層の側面をテーパー形状にする工程が含まれて々
   ることを特徴とする半導体装置の製造方法。 （２、特許請求の範囲第１項において、第１の導電膜お
   よび第２の導電膜ともに多結晶シリコン膜とする半導体
   装置の製造方法。 （３）特許請求の範囲第１項において、第１の導”ｔＫ
   　Ｉｌｚをアルミニウム膜とし、第２の導電膜を多結晶
   シリコン膜とする半導体装置の製造方法。