JPH06168941A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH06168941A JPH06168941A JP5164926A JP16492693A JPH06168941A JP H06168941 A JPH06168941 A JP H06168941A JP 5164926 A JP5164926 A JP 5164926A JP 16492693 A JP16492693 A JP 16492693A JP H06168941 A JPH06168941 A JP H06168941A
- Authority
- JP
- Japan
- Prior art keywords
- wirings
- insulating film
- wiring
- semiconductor device
- hillocks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】配線を熱処理したときに、配線の側面に生じる
ラテラルヒロックによる配線の短絡を防止した半導体装
置及びその製造方法を得る。 【構成】微細間隔で配列される配線６，７に、その側面
を被覆する側壁絶縁膜４を設け、この側壁絶縁膜４によ
り配線６，７の熱処理におけるラテラルヒロックの発生
を防止する。この側壁絶縁膜４は、微細間隔で配列され
る配線を形成した後、この配線を覆う絶縁膜を被着し、
かつこの絶縁膜を異方性エッチングして配線の側面にの
み絶縁膜を残して形成する。
ラテラルヒロックによる配線の短絡を防止した半導体装
置及びその製造方法を得る。 【構成】微細間隔で配列される配線６，７に、その側面
を被覆する側壁絶縁膜４を設け、この側壁絶縁膜４によ
り配線６，７の熱処理におけるラテラルヒロックの発生
を防止する。この側壁絶縁膜４は、微細間隔で配列され
る配線を形成した後、この配線を覆う絶縁膜を被着し、
かつこの絶縁膜を異方性エッチングして配線の側面にの
み絶縁膜を残して形成する。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置及びその製
造方法に関し、特に配線間隔の狭い配線を有する半導体
装置及びその製造方法に関する。
造方法に関し、特に配線間隔の狭い配線を有する半導体
装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置の微細化に伴い、トラ
ンジスタ等の素子に加えて配線の微細化も進められてお
り、配線の間隔はサブミクロンにまで狭まってきてい
る。配線の間隔が狭くなることにより今までになかった
問題が発生している。例えば、半導体装置の製造工程に
おいて配線等のオーミック性を高めるために行う水素雰
囲気中の熱処理により上記配線構成用の金属、例えばア
ルミニウム（Ａｌ）は体積膨張を起こし、いわゆるヒロ
ック（ｈｉｌｌｏｃｋ）を発生させる。
ンジスタ等の素子に加えて配線の微細化も進められてお
り、配線の間隔はサブミクロンにまで狭まってきてい
る。配線の間隔が狭くなることにより今までになかった
問題が発生している。例えば、半導体装置の製造工程に
おいて配線等のオーミック性を高めるために行う水素雰
囲気中の熱処理により上記配線構成用の金属、例えばア
ルミニウム（Ａｌ）は体積膨張を起こし、いわゆるヒロ
ック（ｈｉｌｌｏｃｋ）を発生させる。
【０００３】図３（ａ），（ｂ）はその一例を説明する
ための半導体チップの平面図及びＢ−Ｂ線断面図であ
る。シリコン基板１の表面の絶縁膜２上にＡｌ等からな
る幅の細い配線６や幅の太い配線７を形成し、これを熱
処理した時に、これら配線の表面にヒロック５が発生す
る。
ための半導体チップの平面図及びＢ−Ｂ線断面図であ
る。シリコン基板１の表面の絶縁膜２上にＡｌ等からな
る幅の細い配線６や幅の太い配線７を形成し、これを熱
処理した時に、これら配線の表面にヒロック５が発生す
る。
【０００４】このヒロックは配線の上面だけでなく、側
面にもラテラルヒロック８として発生するため、配線間
隔の狭い箇所ではヒロック同士の接触により配線が短絡
されるという問題がある。このヒロックはパッシベーシ
ョン膜の成長時にも発生するため、同様の問題が生ず
る。
面にもラテラルヒロック８として発生するため、配線間
隔の狭い箇所ではヒロック同士の接触により配線が短絡
されるという問題がある。このヒロックはパッシベーシ
ョン膜の成長時にも発生するため、同様の問題が生ず
る。
【０００５】この問題に対し従来では、熱処理時の温度
を例えば４５０℃から４００℃に、また、パッシベーシ
ョン膜形成時の温度を４００℃から３５０℃に下げた
り、更に加熱時間の短縮化でヒロック発生の抑制を行っ
ている。
を例えば４５０℃から４００℃に、また、パッシベーシ
ョン膜形成時の温度を４００℃から３５０℃に下げた
り、更に加熱時間の短縮化でヒロック発生の抑制を行っ
ている。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のヒロック対策では、ある程度の配線間隔まで
はヒロック同士が接触して短絡することはなくなるが、
完全にヒロックの発生を防止できないため、配線の微細
化が更に進められて配線間隔がサブミクロン以下になる
と、前述したようなラテラルヒロックによる短絡の問題
が再び生じることになる。このため、半導体装置の信頼
性及び歩留りが低下する。
うな従来のヒロック対策では、ある程度の配線間隔まで
はヒロック同士が接触して短絡することはなくなるが、
完全にヒロックの発生を防止できないため、配線の微細
化が更に進められて配線間隔がサブミクロン以下になる
と、前述したようなラテラルヒロックによる短絡の問題
が再び生じることになる。このため、半導体装置の信頼
性及び歩留りが低下する。
【０００７】本発明の目的は、ラテラルヒロックによる
配線の短絡を防止し、信頼性及び歩留りの向上した半導
体装置及びその製造方法を提供することにある。
配線の短絡を防止し、信頼性及び歩留りの向上した半導
体装置及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
回路素子が形成された半導体基板上に絶縁膜を介してＡ
ｌからなる配線を微細間隔で形成し、この配線の側面を
絶縁膜で覆い側壁絶縁膜を形成するものである。この側
壁絶縁膜は配線上にＣＶＤ法等により絶縁膜を形成した
のち、この絶縁膜を異方性エッチングし配線の側面にの
み残すことにより形成できる。
回路素子が形成された半導体基板上に絶縁膜を介してＡ
ｌからなる配線を微細間隔で形成し、この配線の側面を
絶縁膜で覆い側壁絶縁膜を形成するものである。この側
壁絶縁膜は配線上にＣＶＤ法等により絶縁膜を形成した
のち、この絶縁膜を異方性エッチングし配線の側面にの
み残すことにより形成できる。
【０００９】上記構造の半導体装置及びその製造方法に
よれば、微細間隔で設けられた配線の側面には側壁絶縁
膜が形成されているため、熱処理を行ってもラテラルヒ
ロックの発生が抑制され、ラテラルヒロックによる配線
の短絡が防止される。
よれば、微細間隔で設けられた配線の側面には側壁絶縁
膜が形成されているため、熱処理を行ってもラテラルヒ
ロックの発生が抑制され、ラテラルヒロックによる配線
の短絡が防止される。
【００１０】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１１】図１（ａ），（ｂ）は本発明の第１の実施
例を示す半導体チップの平面図およびＡ−Ａ線断面図で
ある。
例を示す半導体チップの平面図およびＡ−Ａ線断面図で
ある。
【００１２】図１（ａ）および（ｂ）を参照すると、複
数の回路素子が形成されたシリコン基板１上に酸化シリ
コン等からなる絶縁膜２を形成し、その上にＡｌからな
り幅約１μｍの細い配線４と幅約５μｍの太い配線７と
が約０．５μｍの間隔で並べて配列されている。そし
て、これら配線６，７の側面は酸化膜等からなる側壁絶
縁膜４で覆われている。
数の回路素子が形成されたシリコン基板１上に酸化シリ
コン等からなる絶縁膜２を形成し、その上にＡｌからな
り幅約１μｍの細い配線４と幅約５μｍの太い配線７と
が約０．５μｍの間隔で並べて配列されている。そし
て、これら配線６，７の側面は酸化膜等からなる側壁絶
縁膜４で覆われている。
【００１３】このように微細間隔で並んで配列された細
い配線６と太い配線７の側面に側壁絶縁膜を設けると、
熱処理によりこれら配線の上面にヒロック５が発生した
としても、配線の側面にラテラルヒロックが発生するこ
とはない。これによって、近接する配線がヒロックによ
って相互に短絡することを防止でき、半導体装置の信頼
性および歩留りを向上させることができた。
い配線６と太い配線７の側面に側壁絶縁膜を設けると、
熱処理によりこれら配線の上面にヒロック５が発生した
としても、配線の側面にラテラルヒロックが発生するこ
とはない。これによって、近接する配線がヒロックによ
って相互に短絡することを防止でき、半導体装置の信頼
性および歩留りを向上させることができた。
【００１４】次に図２（ａ）〜（ｄ）を用いて本発明の
第２の実施例の製造方法を二層配線を例として説明す
る。
第２の実施例の製造方法を二層配線を例として説明す
る。
【００１５】まず図２（ａ）に示すように、シリコン基
板１に不純物拡散等により複数の回路素子を形成したの
ち、その表面に酸化シリコン等からなる絶縁膜２を形成
する。次でこの絶縁膜２の上に常法によりＡｌからなる
第１配線９を形成する。次に図２（ｂ）に示すように、
この第１配線９を含む全面に層間絶縁膜１０を形成した
のち、接続を要する部分の層間絶縁膜１０に開孔部を形
成する。
板１に不純物拡散等により複数の回路素子を形成したの
ち、その表面に酸化シリコン等からなる絶縁膜２を形成
する。次でこの絶縁膜２の上に常法によりＡｌからなる
第１配線９を形成する。次に図２（ｂ）に示すように、
この第１配線９を含む全面に層間絶縁膜１０を形成した
のち、接続を要する部分の層間絶縁膜１０に開孔部を形
成する。
【００１６】次に図２（ｃ）に示すように、全面にＡｌ
膜を形成したのちパターニングし第１配線９に接続する
第２配線１１を並べて形成する。この時の第２配線１１
の間隔は狭い部分で約０．５μｍとする。次にこの第２
配線１１上に絶縁膜として、例えばＣＶＤ法により酸化
シリコン膜１２を約１２０ｎｍの厚さに形成する。次
に、第１および第２配線の接続部のオーミック性を高め
るために水素雰囲気で４００℃の熱処理を行なう。この
際、最上層の第２配線１１の表面及び側面は酸化シリコ
ン膜１２で覆われているためヒロックの発生は完全に防
止される。
膜を形成したのちパターニングし第１配線９に接続する
第２配線１１を並べて形成する。この時の第２配線１１
の間隔は狭い部分で約０．５μｍとする。次にこの第２
配線１１上に絶縁膜として、例えばＣＶＤ法により酸化
シリコン膜１２を約１２０ｎｍの厚さに形成する。次
に、第１および第２配線の接続部のオーミック性を高め
るために水素雰囲気で４００℃の熱処理を行なう。この
際、最上層の第２配線１１の表面及び側面は酸化シリコ
ン膜１２で覆われているためヒロックの発生は完全に防
止される。
【００１７】次に図２（ｄ）に示すように、酸化シリコ
ン膜１２を異方性エッチングし、第２配線１１の側面の
みに側壁絶縁膜として残す。その後、必要に応じてパッ
シベーション膜を形成する。
ン膜１２を異方性エッチングし、第２配線１１の側面の
みに側壁絶縁膜として残す。その後、必要に応じてパッ
シベーション膜を形成する。
【００１８】尚、オーミック性を高めるための熱処理
は、酸化シリコン膜１２をエッチングし側壁絶縁膜を形
成してからでもよい。この場合、第２配線１１の側面は
絶縁膜１２で覆われているため、上方向へはヒロックが
発生しても横方向へは発生せず、いわゆるラテラルヒロ
ックが防止でき、第２配線間に短絡を生じることはなく
なる。
は、酸化シリコン膜１２をエッチングし側壁絶縁膜を形
成してからでもよい。この場合、第２配線１１の側面は
絶縁膜１２で覆われているため、上方向へはヒロックが
発生しても横方向へは発生せず、いわゆるラテラルヒロ
ックが防止でき、第２配線間に短絡を生じることはなく
なる。
【００１９】
【発明の効果】以上説明したように本発明は、微細間隔
で配列される配線の側面に側壁絶縁膜を設けて側面を被
覆しているので、配線に対して熱処理を行った場合で
も、ラテラルヒロックを完全に防止することができ、配
線の微細化に伴って配線間隔がサブミクロン以下に狭く
なっても、ラテラルヒロックが原因とされる短絡を防止
でき、半導体装置の高信頼性を得ることができる。
で配列される配線の側面に側壁絶縁膜を設けて側面を被
覆しているので、配線に対して熱処理を行った場合で
も、ラテラルヒロックを完全に防止することができ、配
線の微細化に伴って配線間隔がサブミクロン以下に狭く
なっても、ラテラルヒロックが原因とされる短絡を防止
でき、半導体装置の高信頼性を得ることができる。
【００２０】また、微細間隔で配列される配線を形成し
た後、この配線を覆う絶縁膜を被着し、かつこの絶縁膜
を異方性エッチングして配線の側面にのみ絶縁膜を残し
て側壁絶縁膜を形成することで、前記した側壁絶縁膜を
有する配線を容易に形成することができる。
た後、この配線を覆う絶縁膜を被着し、かつこの絶縁膜
を異方性エッチングして配線の側面にのみ絶縁膜を残し
て側壁絶縁膜を形成することで、前記した側壁絶縁膜を
有する配線を容易に形成することができる。
【図１】本発明の第１の実施例の半導体チップの平面図
及びそのＡ−Ａ線断面図である。
及びそのＡ−Ａ線断面図である。
【図２】本発明の第２の実施例を説明するための半導体
チップの断面図である。
チップの断面図である。
【図３】従来の半導体装置の問題点を説明するための半
導体チップの平面図及びそのＢ−Ｂ線断面図である。
導体チップの平面図及びそのＢ−Ｂ線断面図である。
１ シリコン基板 ２ 絶縁膜 ４ 側壁絶縁膜 ５ ヒロック ６ 幅の狭い配線 ７ 幅の広い配線 ８ ラテラルヒロック ９ 第１配線 １０ 層間絶縁膜 １１ 第２配線 １２ 酸化シリコン膜
Claims (2)
- 【請求項１】 複数の回路素子が形成された半導体基板
と、前記基板の主表面上に絶縁膜を介し微細間隔で形成
された配線と、前記配線の側面を被覆する側壁絶縁膜と
を含むことを特徴とする半導体装置。 - 【請求項２】 複数の回路素子が形成された半導体基板
の主表面上に絶縁膜を形成する工程と、前記絶縁膜上に
微細間隔で配線を形成する工程と、前記配線を覆う絶縁
膜を形成する工程と、前記絶縁膜を異方性エッチングし
て前記配線の側面に残し側壁絶縁膜を形成する工程とを
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5164926A JPH06168941A (ja) | 1992-07-31 | 1993-07-05 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-225178 | 1992-07-31 | ||
| JP22517892 | 1992-07-31 | ||
| JP5164926A JPH06168941A (ja) | 1992-07-31 | 1993-07-05 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06168941A true JPH06168941A (ja) | 1994-06-14 |
Family
ID=26489854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5164926A Pending JPH06168941A (ja) | 1992-07-31 | 1993-07-05 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06168941A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63172444A (ja) * | 1987-01-10 | 1988-07-16 | Toshiba Corp | 半導体装置の製造方法 |
| JPH02332A (ja) * | 1987-11-17 | 1990-01-05 | Mitsubishi Electric Corp | 電荷転送素子の製造方法 |
-
1993
- 1993-07-05 JP JP5164926A patent/JPH06168941A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63172444A (ja) * | 1987-01-10 | 1988-07-16 | Toshiba Corp | 半導体装置の製造方法 |
| JPH02332A (ja) * | 1987-11-17 | 1990-01-05 | Mitsubishi Electric Corp | 電荷転送素子の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19950905 |