JPH09172156A - 固体撮像素子及びその製造方法 - Google Patents
固体撮像素子及びその製造方法Info
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- JPH09172156A JPH09172156A JP7332025A JP33202595A JPH09172156A JP H09172156 A JPH09172156 A JP H09172156A JP 7332025 A JP7332025 A JP 7332025A JP 33202595 A JP33202595 A JP 33202595A JP H09172156 A JPH09172156 A JP H09172156A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
-
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- H01L27/14812—Special geometry or disposition of pixel-elements, address lines or gate-electrodes
-
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42396—Gate electrodes for field effect devices for charge coupled devices
Abstract
(57)【要約】
【課題】従来のＩＬ方式のＣＣＤと同様な２層の転送電
極構造で４相駆動方式全画素読み出しの固体撮像素子及
びその製造方法を提供すること。 【解決手段】フォトダイオードＰＤから信号電荷を取り
出し垂直転送するための転送ゲート電極は、シリコン基
板1 上のゲート絶縁膜2 において、第１層目のポリシリ
コン電極31（31-1，31-2）、第２層目のポリシリコン電
極32（32-1，32-2）それぞれが所定ゲート長を有して接
触するように形成されている。転送ゲート電極31，32は
４相の転送クロックをφ１〜φ4 として、１つの画素
（フォトダイオードＰＤ）に対して、第２層目電極32-1
（φ2 ）→第２層目電極32-2（φ3 ）→第１層目電極31
-2（φ4 ）→第１層目電極31-1（φ1 ）の繰り返し構造
である。
極構造で４相駆動方式全画素読み出しの固体撮像素子及
びその製造方法を提供すること。 【解決手段】フォトダイオードＰＤから信号電荷を取り
出し垂直転送するための転送ゲート電極は、シリコン基
板1 上のゲート絶縁膜2 において、第１層目のポリシリ
コン電極31（31-1，31-2）、第２層目のポリシリコン電
極32（32-1，32-2）それぞれが所定ゲート長を有して接
触するように形成されている。転送ゲート電極31，32は
４相の転送クロックをφ１〜φ4 として、１つの画素
（フォトダイオードＰＤ）に対して、第２層目電極32-1
（φ2 ）→第２層目電極32-2（φ3 ）→第１層目電極31
-2（φ4 ）→第１層目電極31-1（φ1 ）の繰り返し構造
である。
Description
【０００１】
【発明の属する技術分野】この発明は固体撮像素子及び
その製造方法に関わり、特に４相駆動方式全画素読み出
しの２次元エリアセンサの電極構造とその製造方法に関
する。
その製造方法に関わり、特に４相駆動方式全画素読み出
しの２次元エリアセンサの電極構造とその製造方法に関
する。
【０００２】
【従来の技術】従来、民生用のムービーで用いられてき
た固体撮像素子では、最初の１／６０秒で偶数フィール
ドを、次の１／６０秒で奇数フィールドを描画すること
により、１／３０秒で１フレームを形成するインタレー
ス動作を行ってきた。これは現在普及しているテレビの
描画動作に合わせて設計されているためである。
た固体撮像素子では、最初の１／６０秒で偶数フィール
ドを、次の１／６０秒で奇数フィールドを描画すること
により、１／３０秒で１フレームを形成するインタレー
ス動作を行ってきた。これは現在普及しているテレビの
描画動作に合わせて設計されているためである。
【０００３】一方、コンピュータの端末（ディスプレ
イ）ではインタレース動作とは異なり、１フレームを偶
数・奇数フィールドに分けることなしにコンピュータか
らの電気信号を順次ディスプレイ上に走査することによ
って、１／６０秒で１フレームを形成する、いわゆるノ
ンインタレース方式が主流となっている。
イ）ではインタレース動作とは異なり、１フレームを偶
数・奇数フィールドに分けることなしにコンピュータか
らの電気信号を順次ディスプレイ上に走査することによ
って、１／６０秒で１フレームを形成する、いわゆるノ
ンインタレース方式が主流となっている。
【０００４】ノンインタレース方式では、インタレース
方式に比べて１フレームの描画間隔が短いこと、及び、
１フレームを１フィールドで描画するために、ちらつき
のない鮮明な画像を得られることが特徴となっている。
方式に比べて１フレームの描画間隔が短いこと、及び、
１フレームを１フィールドで描画するために、ちらつき
のない鮮明な画像を得られることが特徴となっている。
【０００５】このような特徴を持つノンインタレース方
式を達成するには、全画素読み出しを行う４相駆動方式
の固体撮像素子が用いられる。例えば全画素読み出し動
作する４相駆動ＣＣＤは、コンピュータの画像入力装置
としてのほか、放送用のカメラ等比較的高品位な画像入
力を要求される領域での利用が期待されている。
式を達成するには、全画素読み出しを行う４相駆動方式
の固体撮像素子が用いられる。例えば全画素読み出し動
作する４相駆動ＣＣＤは、コンピュータの画像入力装置
としてのほか、放送用のカメラ等比較的高品位な画像入
力を要求される領域での利用が期待されている。
【０００６】しかし、４相駆動で全画素読み出しできる
ようにインタライントランスファ方式のＣＣＤ（以下、
ＩＴ−ＣＣＤと略記する）を構成するには、ノンインタ
レース方式の動作に適合するように撮像素子自体の構造
を変更する必要があった。
ようにインタライントランスファ方式のＣＣＤ（以下、
ＩＴ−ＣＣＤと略記する）を構成するには、ノンインタ
レース方式の動作に適合するように撮像素子自体の構造
を変更する必要があった。
【０００７】従来、ＩＴ−ＣＣＤではインタレース方式
で動作させる場合、ある１つの画素に蓄えられた信号電
荷を取り出した後の信号電荷の転送は、４相の転送クロ
ックに各対応して、第２層目電極→第１層目電極→第２
層目電極→第１層目電極の繰り返しで達成される。つま
り４相のクロックでみると２画素分にまたがり転送動作
が行われインタレース動作する。このように、ＩＴ−Ｃ
ＣＤでは、ある１つの画素の信号電荷を読み出すために
第１層目と第２層目のポリシリコン電極の対を１組とし
た構造の繰り返しがあれば達成できた。
で動作させる場合、ある１つの画素に蓄えられた信号電
荷を取り出した後の信号電荷の転送は、４相の転送クロ
ックに各対応して、第２層目電極→第１層目電極→第２
層目電極→第１層目電極の繰り返しで達成される。つま
り４相のクロックでみると２画素分にまたがり転送動作
が行われインタレース動作する。このように、ＩＴ−Ｃ
ＣＤでは、ある１つの画素の信号電荷を読み出すために
第１層目と第２層目のポリシリコン電極の対を１組とし
た構造の繰り返しがあれば達成できた。
【０００８】これに対して、ノンインタレース動作させ
るための全画素読み出し用４相駆動方式ＣＣＤを構成す
るには、ある１つの画素の信号電荷を取り出すのに、異
なる４つのパルスを同時に駆けられるようにしなくては
ならない。
るための全画素読み出し用４相駆動方式ＣＣＤを構成す
るには、ある１つの画素の信号電荷を取り出すのに、異
なる４つのパルスを同時に駆けられるようにしなくては
ならない。
【０００９】図２５は４相駆動方式により全画素読み出
し動作するＣＣＤに適用される従来の固体撮像素子の構
成を示す平面図、図２６は図２５のＦ２６−Ｆ２６線に
沿う転送ゲート電極の積層構造を示す断面図、図２７は
図２５のＦ２７−Ｆ２７線に沿う転送ゲート電極の積層
構造を示す断面図である。
し動作するＣＣＤに適用される従来の固体撮像素子の構
成を示す平面図、図２６は図２５のＦ２６−Ｆ２６線に
沿う転送ゲート電極の積層構造を示す断面図、図２７は
図２５のＦ２７−Ｆ２７線に沿う転送ゲート電極の積層
構造を示す断面図である。
【００１０】上記各図において、フォトダイオードＰＤ
から信号電荷を取り出し垂直転送するための転送ゲート
電極は次のように構成されている。シリコン基板11上の
ゲート酸化膜12において第１層目（細かい点線）、第２
層目（破線）、第３層目（実線）のポリシリコン電極13
1 ，132 ，133 それぞれが所定ゲート長を有して接触す
るように形成されている。これら電極131 ，132 ，133
は酸化膜14により互いに絶縁されている。
から信号電荷を取り出し垂直転送するための転送ゲート
電極は次のように構成されている。シリコン基板11上の
ゲート酸化膜12において第１層目（細かい点線）、第２
層目（破線）、第３層目（実線）のポリシリコン電極13
1 ，132 ，133 それぞれが所定ゲート長を有して接触す
るように形成されている。これら電極131 ，132 ，133
は酸化膜14により互いに絶縁されている。
【００１１】４相の転送クロックをφ１〜φ4 として、
１つの画素（フォトダイオードＰＤ）に対して、第２層
目電極132 （φ2 ）→第３層目電極133 （φ3 ）→第２
層目電極132 （φ4 ）→第１層目電極131 （φ1 ）の繰
り返しにより、信号電荷が順次転送されて行く。
１つの画素（フォトダイオードＰＤ）に対して、第２層
目電極132 （φ2 ）→第３層目電極133 （φ3 ）→第２
層目電極132 （φ4 ）→第１層目電極131 （φ1 ）の繰
り返しにより、信号電荷が順次転送されて行く。
【００１２】しかし、このような４相駆動方式全画素読
み出しの撮像素子では、信号電荷の転送に第１層目−第
２層目−第３層目−第２層目のポリシリコン電極を組と
した構造の繰り返しが必要であるために、垂直転送方向
の隣り合うフォトダイオード間に形成される配線は、層
間絶縁膜を介して、３層ポリシリコンの積層構造とな
る。
み出しの撮像素子では、信号電荷の転送に第１層目−第
２層目−第３層目−第２層目のポリシリコン電極を組と
した構造の繰り返しが必要であるために、垂直転送方向
の隣り合うフォトダイオード間に形成される配線は、層
間絶縁膜を介して、３層ポリシリコンの積層構造とな
る。
【００１３】このような構成であると、ゲート電極・配
線形成後に層間絶縁膜を介して上記３層ポリシリコンの
積層構造上に堆積される遮光膜が段差部分で段切れ不良
を起こし、スミア特性を劣化させるという問題がある。
線形成後に層間絶縁膜を介して上記３層ポリシリコンの
積層構造上に堆積される遮光膜が段差部分で段切れ不良
を起こし、スミア特性を劣化させるという問題がある。
【００１４】また、ＩＴ−ＣＣＤにおいて、インタレー
ス方式とノンインタレース方式の構成を比較すると、２
層ポリシリコンで４相駆動ＣＣＤを構成できていた素子
が、３層ポリシリコン積層構造により４相駆動ＣＣＤを
構成する必要があるため、転送ゲートで電極、配線を形
成するための工程が増大し、素子の製造コストが高くな
るという問題点を有している。
ス方式とノンインタレース方式の構成を比較すると、２
層ポリシリコンで４相駆動ＣＣＤを構成できていた素子
が、３層ポリシリコン積層構造により４相駆動ＣＣＤを
構成する必要があるため、転送ゲートで電極、配線を形
成するための工程が増大し、素子の製造コストが高くな
るという問題点を有している。
【００１５】
【発明が解決しようとする課題】このように、従来の４
相駆動方式全画素読み出しの撮像素子では、転送電極が
３層ポリシリコン積層構造となり、この積層構造上に堆
積される遮光膜が段切れ不良を起こし、スミア特性を劣
化させる恐れがあり、また、この積層構造上、製造プロ
セスが増大し、コスト高になるという問題がある。
相駆動方式全画素読み出しの撮像素子では、転送電極が
３層ポリシリコン積層構造となり、この積層構造上に堆
積される遮光膜が段切れ不良を起こし、スミア特性を劣
化させる恐れがあり、また、この積層構造上、製造プロ
セスが増大し、コスト高になるという問題がある。
【００１６】この発明は上記のような事情を考慮してな
されたものであり、その目的は、従来のＩＬ方式のＣＣ
Ｄと同様な２層の転送電極構造で４相駆動方式全画素読
み出しの固体撮像素子及びその製造方法を提供すること
にある。
されたものであり、その目的は、従来のＩＬ方式のＣＣ
Ｄと同様な２層の転送電極構造で４相駆動方式全画素読
み出しの固体撮像素子及びその製造方法を提供すること
にある。
【００１７】
【課題を解決するための手段】この発明では、第１層電
極材、第２層電極材で構成される転送ゲート電極を有す
る４相駆動方式のＣＣＤ構成の固体撮像素子において、
前記ＣＣＤ構成における垂直転送ゲート電極構造が互い
に絶縁された第１層電極−第２層電極−第２層電極−第
１層電極の繰り返しで構成されることを特徴とする。
極材、第２層電極材で構成される転送ゲート電極を有す
る４相駆動方式のＣＣＤ構成の固体撮像素子において、
前記ＣＣＤ構成における垂直転送ゲート電極構造が互い
に絶縁された第１層電極−第２層電極−第２層電極−第
１層電極の繰り返しで構成されることを特徴とする。
【００１８】また、この発明では、２層構造の転送ゲー
ト電極を構成する４相駆動方式のＣＣＤ構成の固体撮像
素子の製造方法において、半導体基板上にゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜上に第１導電層を
堆積する工程と、前記第１導電層のうちフォトダイオー
ドとなる第１領域及び２層目の導電層が形成される第２
領域を異方性エッチングにより取り除くフォトリソグラ
フィ工程と、前記第１導電層を覆う絶縁膜を形成する工
程と、前記第１導電層においてゲート電極として分離す
るためのギャップ形成箇所に３００ｎｍよりも広いピッ
チの第１の開口パターンをフォトレジストで形成し、異
方性エッチングにより前記第１導電層を分断する工程
と、前記第２領域及び前記第１導電層の分断箇所を埋め
る第２導電層を前記第１導電層上を含んで堆積する工程
と、前記第１導電層の分断箇所を中心として前記第１の
開口パターンよりも広い第２の開口パターンをフォトレ
ジストで形成し、この第２の開口パターンで露出した第
２導電層のうち前記第１導電層の分断面側壁にのみ残存
させるように異方性エッチングして、前記第１導電層の
ゲート電極として分離するためのギャップを３００ｎｍ
以下に制御する工程と、前記第２導電層表面を酸化した
後に第１ＣＶＤ膜を堆積する工程と、前記第２導電層に
おいてゲート電極として分離するためのギャップ形成箇
所に３００ｎｍよりも広いピッチの第３の開口パターン
をフォトレジストで形成し、前記第２導電層に対して選
択比の取れる異方性エッチングにより、この第３の開口
パターンに露出した前記第１ＣＶＤ膜及び酸化膜のみを
除去する工程と、前記第３の開口パターンによるエッチ
ング部分及び前記第１ＣＶＤ膜上にこの第１ＣＶＤ膜よ
りも薄い第２ＣＶＤ膜を堆積する工程と、前記第２ＣＶ
Ｄ膜を異方性エッチングして、前記第３の開口パターン
によるエッチング部分に側壁として残存させることによ
り、前記第２導電層がゲート電極として分離されるため
のギャップ形成用のマスクを形成する工程と、前記第１
及び第２ＣＶＤ膜をマスクにして異方性エッチングし、
露出した第２導電層を除去することにより、前記第２導
電層のゲート電極として分離するためのギャップを３０
０ｎｍ以下に制御する工程とを具備したことを特徴とす
る。
ト電極を構成する４相駆動方式のＣＣＤ構成の固体撮像
素子の製造方法において、半導体基板上にゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜上に第１導電層を
堆積する工程と、前記第１導電層のうちフォトダイオー
ドとなる第１領域及び２層目の導電層が形成される第２
領域を異方性エッチングにより取り除くフォトリソグラ
フィ工程と、前記第１導電層を覆う絶縁膜を形成する工
程と、前記第１導電層においてゲート電極として分離す
るためのギャップ形成箇所に３００ｎｍよりも広いピッ
チの第１の開口パターンをフォトレジストで形成し、異
方性エッチングにより前記第１導電層を分断する工程
と、前記第２領域及び前記第１導電層の分断箇所を埋め
る第２導電層を前記第１導電層上を含んで堆積する工程
と、前記第１導電層の分断箇所を中心として前記第１の
開口パターンよりも広い第２の開口パターンをフォトレ
ジストで形成し、この第２の開口パターンで露出した第
２導電層のうち前記第１導電層の分断面側壁にのみ残存
させるように異方性エッチングして、前記第１導電層の
ゲート電極として分離するためのギャップを３００ｎｍ
以下に制御する工程と、前記第２導電層表面を酸化した
後に第１ＣＶＤ膜を堆積する工程と、前記第２導電層に
おいてゲート電極として分離するためのギャップ形成箇
所に３００ｎｍよりも広いピッチの第３の開口パターン
をフォトレジストで形成し、前記第２導電層に対して選
択比の取れる異方性エッチングにより、この第３の開口
パターンに露出した前記第１ＣＶＤ膜及び酸化膜のみを
除去する工程と、前記第３の開口パターンによるエッチ
ング部分及び前記第１ＣＶＤ膜上にこの第１ＣＶＤ膜よ
りも薄い第２ＣＶＤ膜を堆積する工程と、前記第２ＣＶ
Ｄ膜を異方性エッチングして、前記第３の開口パターン
によるエッチング部分に側壁として残存させることによ
り、前記第２導電層がゲート電極として分離されるため
のギャップ形成用のマスクを形成する工程と、前記第１
及び第２ＣＶＤ膜をマスクにして異方性エッチングし、
露出した第２導電層を除去することにより、前記第２導
電層のゲート電極として分離するためのギャップを３０
０ｎｍ以下に制御する工程とを具備したことを特徴とす
る。
【００１９】この発明によれば、転送ゲート電極に同じ
層どうしのポリシリコン電極構成と、異なる層のポリシ
リコン電極構成の配列を混在させることにより、配線密
度を下げずに配線の段差の低減を実現する。
層どうしのポリシリコン電極構成と、異なる層のポリシ
リコン電極構成の配列を混在させることにより、配線密
度を下げずに配線の段差の低減を実現する。
【００２０】
【発明の実施の形態】図１はこの発明の第１の実施形態
に係る４相駆動方式により全画素読み出し動作するＣＣ
Ｄ構成の固体撮像素子の構成を示す平面図、図２は図１
のＦ２−Ｆ２線に沿う転送ゲート電極の積層構造を示す
断面図、図３は図１のＦ３−Ｆ３線に沿う転送ゲート電
極の積層構造を示す断面図である。
に係る４相駆動方式により全画素読み出し動作するＣＣ
Ｄ構成の固体撮像素子の構成を示す平面図、図２は図１
のＦ２−Ｆ２線に沿う転送ゲート電極の積層構造を示す
断面図、図３は図１のＦ３−Ｆ３線に沿う転送ゲート電
極の積層構造を示す断面図である。
【００２１】上記各図において、フォトダイオードＰＤ
から信号電荷を取り出し垂直転送するための転送ゲート
電極が次のように構成されている。シリコン基板1 上の
ゲート絶縁膜2 （シリコン酸化膜）において、第１層目
のポリシリコン電極31（31-1，31-2）、第２層目のポリ
シリコン電極32（32-1，32-2）それぞれが所定ゲート長
を有して接触するように形成されている。電極31，32は
酸化膜4 により絶縁されている。
から信号電荷を取り出し垂直転送するための転送ゲート
電極が次のように構成されている。シリコン基板1 上の
ゲート絶縁膜2 （シリコン酸化膜）において、第１層目
のポリシリコン電極31（31-1，31-2）、第２層目のポリ
シリコン電極32（32-1，32-2）それぞれが所定ゲート長
を有して接触するように形成されている。電極31，32は
酸化膜4 により絶縁されている。
【００２２】すなわち、シリコン基板1 上のゲート絶縁
膜2 において、第１層目のポリシリコン電極材（31）が
相互にフォトダイオードＰＤを平面的に挟んで並行して
配設され、第２層目のポリシリコン電極材（32）が相互
に第１層目のポリシリコン電極材（31）の上に絶縁膜4
を介して並行して配設されると共に相互にフォトダイオ
ードＰＤを平面的に囲むように延在して隣接している。
膜2 において、第１層目のポリシリコン電極材（31）が
相互にフォトダイオードＰＤを平面的に挟んで並行して
配設され、第２層目のポリシリコン電極材（32）が相互
に第１層目のポリシリコン電極材（31）の上に絶縁膜4
を介して並行して配設されると共に相互にフォトダイオ
ードＰＤを平面的に囲むように延在して隣接している。
【００２３】電極31，32は４相の転送クロックをφ１〜
φ4 として、１つの画素（フォトダイオードＰＤ）に対
して、第２層目電極32-1（φ2 ）→第２層目電極32-2
（φ3）→第１層目電極31-2（φ4 ）→第１層目電極31-
1（φ1 ）の繰り返し構造により、信号電荷が順次転送
されて行く（図２）。
φ4 として、１つの画素（フォトダイオードＰＤ）に対
して、第２層目電極32-1（φ2 ）→第２層目電極32-2
（φ3）→第１層目電極31-2（φ4 ）→第１層目電極31-
1（φ1 ）の繰り返し構造により、信号電荷が順次転送
されて行く（図２）。
【００２４】上記構成によれば、転送ゲート電極は２層
構造で４相駆動方式により全画素読み出し動作するＣＣ
Ｄ構成が実現される。この結果、配線形成後に堆積され
る遮光膜は段差部分のカバレッジが良くなり、段切れ不
良が抑えられ、スミア特性の劣化を大幅に低減すること
ができる。
構造で４相駆動方式により全画素読み出し動作するＣＣ
Ｄ構成が実現される。この結果、配線形成後に堆積され
る遮光膜は段差部分のカバレッジが良くなり、段切れ不
良が抑えられ、スミア特性の劣化を大幅に低減すること
ができる。
【００２５】図４〜図１０は上記図１の構成の製造方法
を工程順に示す平面図、図１１〜図２１は図１のＦ１１
−Ｆ１１線に沿う転送ゲート電極の要部の製造方法を工
程順に示す断面図である。これらを用いて上記第１の実
施形態の構成について、以下説明する。
を工程順に示す平面図、図１１〜図２１は図１のＦ１１
−Ｆ１１線に沿う転送ゲート電極の要部の製造方法を工
程順に示す断面図である。これらを用いて上記第１の実
施形態の構成について、以下説明する。
【００２６】まず、図４に示すように、シリコン基板1
上にゲート絶縁膜2 を形成し、ゲート絶縁膜2 上に第１
層目のポリシリコン電極材（31）を堆積し、そのうちフ
ォトダイオードとなる領域（ＰＤ）及び第２層目のポリ
シリコン電極材（32）の形成予定の領域を異方性エッチ
ングにより取り除くフォトリソグラフィ工程が行われる
（図１１）。なお、図１１の101 はフォトレジストであ
る。
上にゲート絶縁膜2 を形成し、ゲート絶縁膜2 上に第１
層目のポリシリコン電極材（31）を堆積し、そのうちフ
ォトダイオードとなる領域（ＰＤ）及び第２層目のポリ
シリコン電極材（32）の形成予定の領域を異方性エッチ
ングにより取り除くフォトリソグラフィ工程が行われる
（図１１）。なお、図１１の101 はフォトレジストであ
る。
【００２７】次に、図５に示すように、第１層目のポリ
シリコン電極材（31）を覆うシリコン酸化膜4 を熱酸化
あるいはＣＶＤにより形成し（図１２）、その後、この
第１層目のポリシリコン電極材（31）においてゲート電
極として分離するためのギャップ形成箇所に３００ｎｍ
よりも広いピッチの開口パターン102 をフォトレジスト
103 で形成し、異方性エッチングによりこの第１層目の
ポリシリコン電極材（31）を分断する（図１３）。この
異方性エッチングは、上記のように酸化膜4 をエッチン
グするときに用いたのと同じフォトレジスト103 をマス
クにするか、このフォトレジスト103 を除去した後の酸
化膜4 をマスクにして行ってもよい。いずれにしてもフ
ォトレジスト103 を除去した構成は図６のようになる。
シリコン電極材（31）を覆うシリコン酸化膜4 を熱酸化
あるいはＣＶＤにより形成し（図１２）、その後、この
第１層目のポリシリコン電極材（31）においてゲート電
極として分離するためのギャップ形成箇所に３００ｎｍ
よりも広いピッチの開口パターン102 をフォトレジスト
103 で形成し、異方性エッチングによりこの第１層目の
ポリシリコン電極材（31）を分断する（図１３）。この
異方性エッチングは、上記のように酸化膜4 をエッチン
グするときに用いたのと同じフォトレジスト103 をマス
クにするか、このフォトレジスト103 を除去した後の酸
化膜4 をマスクにして行ってもよい。いずれにしてもフ
ォトレジスト103 を除去した構成は図６のようになる。
【００２８】次に、図７に示すように、第２層目のポリ
シリコン電極材（32）を全面に形成する。これにより、
第１層目のポリシリコン電極材（31）の分断箇所も埋め
る。その後、上記の分断箇所を中心として上記開口パタ
ーン102 よりも広い開口パターン104 をフォトレジスト
105 で形成し（図１４）、この開口パターン104 により
露出した第２層目のポリシリコン電極材（32）のうち上
記第１層目のポリシリコン電極材（31）の分断面側壁に
のみ残存させるように異方性エッチングする。上記フォ
トリソグラフィ工程により、上記第１層目のポリシリコ
ン電極31をゲート電極として分離するためのギャップを
３００ｎｍ以下に制御する。図１５はフォトレジスト10
5 を取り去った構成であり、第１層目のポリシリコン電
極としてのゲート電極のギャップＧは３００ｎｍ以下と
なる。
シリコン電極材（32）を全面に形成する。これにより、
第１層目のポリシリコン電極材（31）の分断箇所も埋め
る。その後、上記の分断箇所を中心として上記開口パタ
ーン102 よりも広い開口パターン104 をフォトレジスト
105 で形成し（図１４）、この開口パターン104 により
露出した第２層目のポリシリコン電極材（32）のうち上
記第１層目のポリシリコン電極材（31）の分断面側壁に
のみ残存させるように異方性エッチングする。上記フォ
トリソグラフィ工程により、上記第１層目のポリシリコ
ン電極31をゲート電極として分離するためのギャップを
３００ｎｍ以下に制御する。図１５はフォトレジスト10
5 を取り去った構成であり、第１層目のポリシリコン電
極としてのゲート電極のギャップＧは３００ｎｍ以下と
なる。
【００２９】次に、図８に示すように、第２層目のポリ
シリコン電極材（32）表面に酸化膜106 を形成した後に
全面にＣＶＤ膜107 （ＣＶＤ酸化膜）を堆積し（図１
６）、第２層目のポリシリコン電極材（32）においてゲ
ート電極として分離するためのギャップ形成箇所に３０
０ｎｍよりも広いピッチの開口パターン108 をフォトレ
ジスト109 で形成し、第２層目のポリシリコン電極材
（32）に対して選択比の取れる異方性エッチングによ
り、この開口パターン108 に露出したＣＶＤ膜107 及び
酸化膜106 のみを除去する（図１７）。
シリコン電極材（32）表面に酸化膜106 を形成した後に
全面にＣＶＤ膜107 （ＣＶＤ酸化膜）を堆積し（図１
６）、第２層目のポリシリコン電極材（32）においてゲ
ート電極として分離するためのギャップ形成箇所に３０
０ｎｍよりも広いピッチの開口パターン108 をフォトレ
ジスト109 で形成し、第２層目のポリシリコン電極材
（32）に対して選択比の取れる異方性エッチングによ
り、この開口パターン108 に露出したＣＶＤ膜107 及び
酸化膜106 のみを除去する（図１７）。
【００３０】次に、図９に示すように、フォトレジスト
109 を剥離し、開口パターン108 によるエッチング部分
及びＣＶＤ膜107 上にこのＣＶＤ膜107 よりも薄いＣＶ
Ｄ膜110 を堆積する（図１８）。その後、ＣＶＤ膜110
を異方性エッチングすることにより、開口パターン108
によるエッチング部分（すなわちＣＶＤ膜110 及び酸化
膜106 の断面）に側壁として残存させる。このＣＶＤ膜
110 及びＣＶＤ膜107は第２層目のポリシリコン電極材
（32）がゲート電極として分離されるためのギャップＧ
形成用のマスクとなる（図１９）。
109 を剥離し、開口パターン108 によるエッチング部分
及びＣＶＤ膜107 上にこのＣＶＤ膜107 よりも薄いＣＶ
Ｄ膜110 を堆積する（図１８）。その後、ＣＶＤ膜110
を異方性エッチングすることにより、開口パターン108
によるエッチング部分（すなわちＣＶＤ膜110 及び酸化
膜106 の断面）に側壁として残存させる。このＣＶＤ膜
110 及びＣＶＤ膜107は第２層目のポリシリコン電極材
（32）がゲート電極として分離されるためのギャップＧ
形成用のマスクとなる（図１９）。
【００３１】次に、図１０に示すように、ＣＶＤ膜110
，107 をマスクとして異方性エッチングすることによ
り、第２層目のポリシリコン電極32におけるゲート電極
のギャップＧを３００ｎｍ以下に制御する（図２０）。
その後、フォトダイオードＰＤの領域に基板が露出する
ようにフォトリソグラフィ工程を行って、フォトダイオ
ードＰＤとして機能するよう適当なイオン注入工程を経
て、フォトダイオード及び転送ゲート電極上をＰＳＧ膜
111 で覆いリフローする（図２１）。これにより、図１
のような構成を得る。
，107 をマスクとして異方性エッチングすることによ
り、第２層目のポリシリコン電極32におけるゲート電極
のギャップＧを３００ｎｍ以下に制御する（図２０）。
その後、フォトダイオードＰＤの領域に基板が露出する
ようにフォトリソグラフィ工程を行って、フォトダイオ
ードＰＤとして機能するよう適当なイオン注入工程を経
て、フォトダイオード及び転送ゲート電極上をＰＳＧ膜
111 で覆いリフローする（図２１）。これにより、図１
のような構成を得る。
【００３２】上記発明の方法によれば、ＩＴ−ＣＣＤに
おけるインタレース方式４相駆動方式のＣＣＤ構成が、
インタレース方式と同じように２層構造で転送ゲート電
極を構成することができるので、従来の３層構造よりも
工程数が削減され製造コストが低減される。
おけるインタレース方式４相駆動方式のＣＣＤ構成が、
インタレース方式と同じように２層構造で転送ゲート電
極を構成することができるので、従来の３層構造よりも
工程数が削減され製造コストが低減される。
【００３３】図２２はこの発明の第２の実施形態に係る
４相駆動方式により全画素読み出し動作するＣＣＤ構成
の固体撮像素子の構成を示す平面図、図２３は図２２の
Ｆ２３−Ｆ２３線に沿う転送ゲート電極の積層構造を示
す断面図、図２４は図２２のＦ２４−Ｆ２４線に沿う転
送ゲート電極の積層構造を示す断面図である。
４相駆動方式により全画素読み出し動作するＣＣＤ構成
の固体撮像素子の構成を示す平面図、図２３は図２２の
Ｆ２３−Ｆ２３線に沿う転送ゲート電極の積層構造を示
す断面図、図２４は図２２のＦ２４−Ｆ２４線に沿う転
送ゲート電極の積層構造を示す断面図である。
【００３４】上記各図において、フォトダイオードＰＤ
から信号電荷を取り出し垂直転送するための転送ゲート
電極は第２層目のポリシリコン電極材（32）の構成が第
１の実施形態の構成と異なる。すなわち、第２層目のポ
リシリコン電極材（32）が相互に第１層目のポリシリコ
ン電極材（31）の上に酸化膜4 を介して並行して配設さ
れると共に対向する側の第１層目のポリシリコン電極材
（31）の側面を覆って、相互にフォトダイオードＰＤを
平面的に囲むように延在して隣接している。
から信号電荷を取り出し垂直転送するための転送ゲート
電極は第２層目のポリシリコン電極材（32）の構成が第
１の実施形態の構成と異なる。すなわち、第２層目のポ
リシリコン電極材（32）が相互に第１層目のポリシリコ
ン電極材（31）の上に酸化膜4 を介して並行して配設さ
れると共に対向する側の第１層目のポリシリコン電極材
（31）の側面を覆って、相互にフォトダイオードＰＤを
平面的に囲むように延在して隣接している。
【００３５】電極31，32は、第１の実施形態の構成と同
様に、４相の転送クロックをφ１〜φ4 として、１つの
画素（フォトダイオードＰＤ）に対して、第２層目電極
32-1（φ2 ）→第２層目電極32-2（φ3 ）→第１層目電
極31-2（φ4 ）→第１層目電極31-1（φ1 ）の繰り返し
構造により、信号電荷が順次転送されて行く。
様に、４相の転送クロックをφ１〜φ4 として、１つの
画素（フォトダイオードＰＤ）に対して、第２層目電極
32-1（φ2 ）→第２層目電極32-2（φ3 ）→第１層目電
極31-2（φ4 ）→第１層目電極31-1（φ1 ）の繰り返し
構造により、信号電荷が順次転送されて行く。
【００３６】上記構成においても第１の実施形態により
説明した方法と同様工程により実現されるが、図１０に
示すフォトダイオードＰＤの領域に基板が露出するよう
にフォトリソグラフィ工程を行うにあたり、ＰＤの領域
が第１の実施形態に比べ若干小さくなる。その反面フォ
トリソグラフィ工程の精度のマージンが広く取れる。
説明した方法と同様工程により実現されるが、図１０に
示すフォトダイオードＰＤの領域に基板が露出するよう
にフォトリソグラフィ工程を行うにあたり、ＰＤの領域
が第１の実施形態に比べ若干小さくなる。その反面フォ
トリソグラフィ工程の精度のマージンが広く取れる。
【００３７】なお、本発明は、２層構造の４相駆動方式
のＣＣＤ構成の固体撮像素子であって、転送ゲート電極
が第１層電極−第２層電極−第２層電極−第１層電極の
繰り返しで構成されることが最も特徴とする所であるの
で、図３及び図２４に示すようなフォトダイオードＰＤ
を示す拡散領域断面はこれに限るものではない。
のＣＣＤ構成の固体撮像素子であって、転送ゲート電極
が第１層電極−第２層電極−第２層電極−第１層電極の
繰り返しで構成されることが最も特徴とする所であるの
で、図３及び図２４に示すようなフォトダイオードＰＤ
を示す拡散領域断面はこれに限るものではない。
【００３８】
【発明の効果】以上説明したようにこの発明によれば、
転送ゲート電極に同じ層どうしのポリシリコン電極構成
と、異なる層のポリシリコン電極構成の配列を混在させ
ることにより、配線密度を下げずに配線の段差が低減さ
れるので、遮光膜の段切れ不良が大幅に低減され、撮像
素子のスミア特性の向上が期待できる。また、基板上の
配線層の高さが低くなるから、その上に構成されるマイ
クロレンズや色フィルタと、フォトダイオードが形成さ
れている基板間の距離を縮めることができ、色ムラや感
度劣化を防ぐことが可能となる固体撮像素子及びその製
造方法が提供できる。
転送ゲート電極に同じ層どうしのポリシリコン電極構成
と、異なる層のポリシリコン電極構成の配列を混在させ
ることにより、配線密度を下げずに配線の段差が低減さ
れるので、遮光膜の段切れ不良が大幅に低減され、撮像
素子のスミア特性の向上が期待できる。また、基板上の
配線層の高さが低くなるから、その上に構成されるマイ
クロレンズや色フィルタと、フォトダイオードが形成さ
れている基板間の距離を縮めることができ、色ムラや感
度劣化を防ぐことが可能となる固体撮像素子及びその製
造方法が提供できる。
【図１】この発明の第１の実施形態に係る４相駆動方式
により全画素読み出し動作するＣＣＤ構成の固体撮像素
子の構成を示す平面図。
により全画素読み出し動作するＣＣＤ構成の固体撮像素
子の構成を示す平面図。
【図２】図１のＦ２−Ｆ２線に沿う転送ゲート電極の積
層構造を示す断面図。
層構造を示す断面図。
【図３】図１のＦ３−Ｆ３線に沿う転送ゲート電極の積
層構造を示す断面図。
層構造を示す断面図。
【図４】図１の構成の製造方法を工程順に示す第１の平
面図。
面図。
【図５】図４に続く第２の平面図。
【図６】図５に続く第３の平面図。
【図７】図６に続く第４の平面図。
【図８】図７に続く第５の平面図。
【図９】図８に続く第６の平面図。
【図１０】図９に続く第７の平面図。
【図１１】図１のＦ１１−Ｆ１１線に沿う転送ゲート電
極の要部の製造方法を工程順に示す第１の断面図。
極の要部の製造方法を工程順に示す第１の断面図。
【図１２】図１１に続く第２の断面図。
【図１３】図１２に続く第３の断面図。
【図１４】図１３に続く第４の断面図。
【図１５】図１４に続く第５の断面図。
【図１６】図１５に続く第６の断面図。
【図１７】図１６に続く第７の断面図。
【図１８】図１７に続く第８の断面図。
【図１９】図１８に続く第９の断面図。
【図２０】図１９に続く第１０の断面図。
【図２１】図２０に続く第２１の断面図。
【図２２】この発明の第２の実施形態に係る４相駆動方
式により全画素読み出し動作するＣＣＤ構成の固体撮像
素子の構成を示す平面図。
式により全画素読み出し動作するＣＣＤ構成の固体撮像
素子の構成を示す平面図。
【図２３】図２２のＦ２３−Ｆ２３線に沿う転送ゲート
電極の積層構造を示す断面図。
電極の積層構造を示す断面図。
【図２４】図２２のＦ２４−Ｆ２４線に沿う転送ゲート
電極の積層構造を示す断面図。
電極の積層構造を示す断面図。
【図２５】４相駆動方式により全画素読み出し動作する
ＣＣＤに適用される従来の固体撮像素子の構成を示す平
面図。
ＣＣＤに適用される従来の固体撮像素子の構成を示す平
面図。
【図２６】図２５のＦ２６−Ｆ２６線に沿う転送ゲート
電極の積層構造を示す断面図。
電極の積層構造を示す断面図。
【図２７】図２５のＦ２７−Ｆ２７線に沿う転送ゲート
電極の積層構造を示す断面図。
電極の積層構造を示す断面図。
1…シリコン基板、 2…ゲート絶縁膜、 31…第１層目のポリシリコン電極、 32…第２層目のポリシリコン電極、 4…酸化膜、 101，103 ，105 ，109 …フォトレジスト、 102，108 …開口パターン、 106…酸化膜、 107，110 …ＣＶＤ膜、 111…ＰＳＧ膜、 ＰＤ…フォトダイオード。
Claims (10)
- 【請求項１】 第１層電極材、第２層電極材で構成され
る転送ゲート電極を有する４相駆動方式のＣＣＤ構成の
固体撮像素子において、 前記ＣＣＤ構成における垂直転送ゲート電極構造が互い
に絶縁された第１層電極−第２層電極−第２層電極−第
１層電極の繰り返しで構成されることを特徴とする固体
撮像素子。 - 【請求項２】 半導体基板に形成された画素を構成する
受光素子と、 前記受光素子からの信号電荷を転送するために前記半導
体基板上のゲート絶縁膜表面に所定長有して接触する第
１層電極材及び第２層電極材でなる転送ゲート電極を具
備し、 前記第１層電極材が相互に前記受光素子を平面的に挟ん
で並行して配設され、前記第２層電極材が相互に前記第
１層電極の上に絶縁膜を介し並行して配設されると共に
相互に前記受光素子を平面的に囲むように延在して隣接
することにより、前記転送ゲート電極の配列を第１層電
極−第２層電極−第２層電極−第１層電極の繰り返し構
造とし、４相の駆動信号がそれぞれ対応して与えられる
ことを特徴とする固体撮像素子。 - 【請求項３】 半導体基板に形成された画素を構成する
受光素子と、 前記受光素子からの信号電荷を転送するために前記半導
体基板上のゲート絶縁膜表面に所定長有して接触する第
１層電極材及び第２層電極材でなる転送ゲート電極を具
備し、 前記第１層電極材が相互に前記受光素子を平面的に挟ん
で並行して配設され、前記第２層電極材が相互に前記第
１層電極の上に絶縁膜を介して並行して配設されると共
に対向する側の前記第１層電極材の側面を覆い相互に前
記受光素子を平面的に囲むように延在して隣接すること
により、前記転送ゲート電極の配列を第１層電極−第２
層電極−第２層電極−第１層電極の繰り返し構造とし、
４相の駆動信号がそれぞれ対応して与えられることを特
徴とする固体撮像素子。 - 【請求項４】 全画素読み出しを行うインタライントラ
ンスファ方式４相駆動ＣＣＤ構成の固体撮像素子におい
て、 半導体基板と、 前記基板の画素領域を除いて前記基板上に形成されるゲ
ート絶縁膜と、 前記ゲート絶縁膜表面において垂直転送方向の互いに隣
り合う画素領域間に並行して形成される、第１層目の第
１、第２の配線と、前記第１、第２の配線上それぞれに
絶縁膜を介し並行して配設されると共に前記画素領域周
辺の前記ゲート絶縁膜上に延在する、第２層目の第３、
第４の配線とからなる垂直転送ゲート電極とを具備し、 前記第１乃至第４の配線に対し前記画素領域に蓄えられ
た信号電荷の転送用としてそれぞれ対応する４相の駆動
用パルスを与えることを特徴とする固体撮像素子。 - 【請求項５】 全画素読み出しを行うインタライントラ
ンスファ方式４相駆動ＣＣＤ構成の固体撮像素子におい
て、 半導体基板と、 前記基板の画素領域を除いて前記基板上に形成されるゲ
ート絶縁膜と、 前記ゲート絶縁膜表面において垂直転送方向の互いに隣
り合う画素領域間に並行して形成される、第１層目の第
１、第２の配線と、前記第１、第２の配線上それぞれに
絶縁膜を介し並行して配設されると共に前記画素領域周
辺の前記第１、第２の配線を覆って前記画素領域周辺の
前記ゲート絶縁膜上に延在する、第２層目の第３、第４
の配線とからなる垂直転送ゲート電極とを具備し、 前記第１乃至第４の配線に対し前記画素領域に蓄えられ
た信号電荷の転送用としてそれぞれ対応する４相の駆動
用パルスを与えることを特徴とする固体撮像素子。 - 【請求項６】 前記垂直転送方向の隣り合う前記第１層
目どうし及び前記第２層目どうしで構成される同層の転
送ゲート電極間のギャップＧが３００ｎｍ以下であるこ
とを特徴とする請求項４または５記載の固体撮像素子。 - 【請求項７】 ２層構造で転送ゲート電極を構成する４
相駆動方式のＣＣＤ構成の固体撮像素子の製造方法にお
いて、 半導体基板上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に第１導電層を堆積する工程と、 前記第１導電層のうちフォトダイオードとなる第１領域
及び２層目の導電層が形成される第２領域を異方性エッ
チングにより取り除くフォトリソグラフィ工程と、 前記第１導電層を覆う絶縁膜を形成する工程と、 前記第１導電層においてゲート電極として分離するため
のギャップ形成箇所に３００ｎｍよりも広いピッチの第
１の開口パターンをフォトレジストで形成し、異方性エ
ッチングにより前記第１導電層を分断する工程と、 前記第２領域及び前記第１導電層の分断箇所を埋める第
２導電層を前記第１導電層上を含んで堆積する工程と、 前記第１導電層の分断箇所を中心として前記第１の開口
パターンよりも広い第２の開口パターンをフォトレジス
トで形成し、この第２の開口パターンで露出した第２導
電層のうち前記第１導電層の分断面側壁にのみ残存させ
るように異方性エッチングして、前記第１導電層のゲー
ト電極として分離するためのギャップを３００ｎｍ以下
に制御する工程と、 前記第２導電層表面を酸化した後に第１ＣＶＤ膜を堆積
する工程と、 前記第２導電層においてゲート電極として分離するため
のギャップ形成箇所に３００ｎｍよりも広いピッチの第
３の開口パターンをフォトレジストで形成し、前記第２
導電層に対して選択比の取れる異方性エッチングによ
り、この第３の開口パターンに露出した前記第１ＣＶＤ
膜及び酸化膜のみを除去する工程と、 前記第３の開口パターンによるエッチング部分及び前記
第１ＣＶＤ膜上にこの第１ＣＶＤ膜よりも薄い第２ＣＶ
Ｄ膜を堆積する工程と、 前記第２ＣＶＤ膜を異方性エッチングして、前記第３の
開口パターンによるエッチング部分に側壁として残存さ
せることにより、前記第２導電層がゲート電極として分
離されるためのギャップ形成用のマスクを形成する工程
と、 前記第１及び第２ＣＶＤ膜をマスクにして異方性エッチ
ングし、露出した第２導電層を除去することにより、前
記第２導電層のゲート電極として分離するためのギャッ
プを３００ｎｍ以下に制御する工程とを具備したことを
特徴とする固体撮像素子の製造方法。 - 【請求項８】 前記第１導電層を覆う絶縁膜は熱酸化あ
るいは酸化膜堆積によるシリコン酸化膜であり、前記第
１導電層を分断する工程における異方性エッチングは、
前記シリコン酸化膜をエッチングするときに用いたのと
同じフォトレジストをマスクにするか、このフォトレジ
ストを除去した後の前記シリコン酸化膜をマスクにして
行われることを特徴とする請求項７記載の固体撮像素子
の製造方法。 - 【請求項９】 前記第２導電層のゲート電極として分離
するためのギャップを３００ｎｍ以下に制御する工程の
後、前記第１領域において前記基板が露出するフォトリ
ソグラフィ工程をさらに具備し、このフォトリソグラフ
ィ工程では前記第１領域周辺の側壁に第２導電層のみが
露出するようにフォトレジストパターンが形成されるこ
とを特徴とする請求項７記載の固体撮像素子の製造方
法。 - 【請求項１０】 前記第２導電層のゲート電極として分
離するためのギャップを３００ｎｍ以下に制御する工程
の後、前記第１領域において前記基板が露出するフォト
リソグラフィ工程をさらに具備し、このフォトリソグラ
フィ工程では前記第１領域周辺の側壁に前記第１導電層
を覆う絶縁膜と第２導電層とが露出するようにフォトレ
ジストパターンが形成されることを特徴とする請求項７
記載の固体撮像素子の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7332025A JPH09172156A (ja) | 1995-12-20 | 1995-12-20 | 固体撮像素子及びその製造方法 |
| US08/769,380 US5731601A (en) | 1995-12-20 | 1996-12-19 | Four-phase driving CCD solid-state imaging device with a two-layer transfer gate electrode |
| KR1019960067907A KR100228037B1 (ko) | 1995-12-20 | 1996-12-19 | 고체촬상소자 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7332025A JPH09172156A (ja) | 1995-12-20 | 1995-12-20 | 固体撮像素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09172156A true JPH09172156A (ja) | 1997-06-30 |
Family
ID=18250303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7332025A Pending JPH09172156A (ja) | 1995-12-20 | 1995-12-20 | 固体撮像素子及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5731601A (ja) |
| JP (1) | JPH09172156A (ja) |
| KR (1) | KR100228037B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100339294B1 (ko) * | 1998-02-18 | 2002-06-03 | 가네꼬 히사시 | 고체 이미지 센싱 장치와 그 구동방법 |
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| JP4725049B2 (ja) * | 2004-07-29 | 2011-07-13 | ソニー株式会社 | 固体撮像装置およびその製造方法 |
| JP4710305B2 (ja) * | 2004-11-15 | 2011-06-29 | ソニー株式会社 | 固体撮像素子 |
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- 1995-12-20 JP JP7332025A patent/JPH09172156A/ja active Pending
-
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- 1996-12-19 US US08/769,380 patent/US5731601A/en not_active Expired - Fee Related
- 1996-12-19 KR KR1019960067907A patent/KR100228037B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100339294B1 (ko) * | 1998-02-18 | 2002-06-03 | 가네꼬 히사시 | 고체 이미지 센싱 장치와 그 구동방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5731601A (en) | 1998-03-24 |
| KR100228037B1 (ko) | 1999-11-01 |
| KR970054421A (ko) | 1997-07-31 |
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