JPH11204776A - 電荷結合素子及びその製造方法 - Google Patents
電荷結合素子及びその製造方法Info
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- JPH11204776A JPH11204776A JP10020432A JP2043298A JPH11204776A JP H11204776 A JPH11204776 A JP H11204776A JP 10020432 A JP10020432 A JP 10020432A JP 2043298 A JP2043298 A JP 2043298A JP H11204776 A JPH11204776 A JP H11204776A
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Abstract
(57)【要約】
【課題】 信頼性及び歩留りが高く、低電圧駆動や微細
化等も可能な電荷結合素子及びその製造方法を提供す
る。 【解決手段】 ポテンシャル井戸１６の底面とポテンシ
ャル障壁１７の頂面とが電荷の転送方向へ傾斜して低く
なっている。このため、ポテンシャルディップが存在し
ていても転送効率の低下が少なく、電荷を円滑に転送す
ることができる。また、ポテンシャルディップが存在し
ていても転送効率の低下が少ないので、電極１３、１５
や絶縁膜１４等を簡略的に形成することができて、電極
１３、１５同士の短絡や絶縁膜１４の耐圧低下等を少な
くすることができる。
化等も可能な電荷結合素子及びその製造方法を提供す
る。 【解決手段】 ポテンシャル井戸１６の底面とポテンシ
ャル障壁１７の頂面とが電荷の転送方向へ傾斜して低く
なっている。このため、ポテンシャルディップが存在し
ていても転送効率の低下が少なく、電荷を円滑に転送す
ることができる。また、ポテンシャルディップが存在し
ていても転送効率の低下が少ないので、電極１３、１５
や絶縁膜１４等を簡略的に形成することができて、電極
１３、１５同士の短絡や絶縁膜１４の耐圧低下等を少な
くすることができる。
Description
【０００１】
【発明の属する技術分野】本願の発明は、２相の駆動パ
ルスに同期させて電荷を転送する２相駆動方式の電荷結
合素子及びその製造方法に関するものである。
ルスに同期させて電荷を転送する２相駆動方式の電荷結
合素子及びその製造方法に関するものである。
【０００２】
【従来の技術】図４（ａ）は、２相駆動方式の電荷結合
素子を示している。即ち、半導体基体１１の表面に絶縁
膜１２が形成されており、半導体基体１１上の第１層目
の導電膜で第１の電極１３が形成されている。第１の電
極１３は絶縁膜１４に覆われており、第１の電極１３同
士の間に半導体基体１１上の第２層目の導電膜で第２の
電極１５が形成されている。
素子を示している。即ち、半導体基体１１の表面に絶縁
膜１２が形成されており、半導体基体１１上の第１層目
の導電膜で第１の電極１３が形成されている。第１の電
極１３は絶縁膜１４に覆われており、第１の電極１３同
士の間に半導体基体１１上の第２層目の導電膜で第２の
電極１５が形成されている。
【０００３】図６は、本願の発明の一従来例の電荷結合
素子によって電荷が転送される際のポテンシャル図であ
る。この図６から明らかな様に、例えば第１及び第２の
電極１３、１５に対応して半導体基体１１中に夫々ポテ
ンシャル井戸１６及びポテンシャル障壁１７が設けられ
ている。
素子によって電荷が転送される際のポテンシャル図であ
る。この図６から明らかな様に、例えば第１及び第２の
電極１３、１５に対応して半導体基体１１中に夫々ポテ
ンシャル井戸１６及びポテンシャル障壁１７が設けられ
ている。
【０００４】この一従来例の電荷結合素子によって電荷
が転送される際には、互いに隣接している一組の第１及
び第２の電極１３、１５には同相の駆動パルスφ1 が印
加され、その隣の組の第１及び第２の電極１３、１５に
は別の相の駆動パルスφ2 が印加される。そして、これ
ら２相の駆動パルスφ1 、φ2 の極性の反転に伴って、
ポテンシャル井戸１６に蓄積されている電荷１８がポテ
ンシャル障壁１７上を通過して隣接のポテンシャル井戸
１６へ順次に転送される。
が転送される際には、互いに隣接している一組の第１及
び第２の電極１３、１５には同相の駆動パルスφ1 が印
加され、その隣の組の第１及び第２の電極１３、１５に
は別の相の駆動パルスφ2 が印加される。そして、これ
ら２相の駆動パルスφ1 、φ2 の極性の反転に伴って、
ポテンシャル井戸１６に蓄積されている電荷１８がポテ
ンシャル障壁１７上を通過して隣接のポテンシャル井戸
１６へ順次に転送される。
【０００５】ところで、図６に示した様に、一従来例の
電荷結合素子では、ポテンシャル井戸１６の底面とポテ
ンシャル障壁１７の頂面との何れもが電荷１８の転送方
向と平行である。このため、図５に示す様に、ポテンシ
ャルディップ１９が存在していると、電荷１８を転送し
ても電荷１８の一部がポテンシャルディップ１９に取り
残される。この結果、転送効率が悪くなって転送不良が
生じていた。また、電荷を円滑に転送することができな
いために低電圧駆動や微細化が困難であった。
電荷結合素子では、ポテンシャル井戸１６の底面とポテ
ンシャル障壁１７の頂面との何れもが電荷１８の転送方
向と平行である。このため、図５に示す様に、ポテンシ
ャルディップ１９が存在していると、電荷１８を転送し
ても電荷１８の一部がポテンシャルディップ１９に取り
残される。この結果、転送効率が悪くなって転送不良が
生じていた。また、電荷を円滑に転送することができな
いために低電圧駆動や微細化が困難であった。
【０００６】ポテンシャルディップ１９は、電極１３と
電極１５とが互いに離間していて、電極１３、１５から
半導体基体１１中へ十分な電界を及ぼすことができない
場合や、電極１３の側面における絶縁膜１４の影響によ
って、電極１５から半導体基体１１中へ十分な電界を及
ぼすことができない場合や、製造時に絶縁膜１２上にダ
ストが付着して、ポテンシャル井戸１６やポテンシャル
障壁１７を形成するための不純物のイオン注入を良好に
は行うことができない場合等に生じる。
電極１５とが互いに離間していて、電極１３、１５から
半導体基体１１中へ十分な電界を及ぼすことができない
場合や、電極１３の側面における絶縁膜１４の影響によ
って、電極１５から半導体基体１１中へ十分な電界を及
ぼすことができない場合や、製造時に絶縁膜１２上にダ
ストが付着して、ポテンシャル井戸１６やポテンシャル
障壁１７を形成するための不純物のイオン注入を良好に
は行うことができない場合等に生じる。
【０００７】そこで、従来は、電極１３と電極１５との
離間を防止するために電極１３と電極１５との重畳量ａ
を多くしたり、半導体基体１１中へ電界を及ぼし易くす
るために図４（ｂ）に示す様に電極１３の側面を傾斜さ
せたり、絶縁膜１４の厚さを薄くしたりしていた。ま
た、製造時のダストの付着を防止するためには、高度に
クリーンな設備を用いて電荷結合素子を製造する必要が
ある。
離間を防止するために電極１３と電極１５との重畳量ａ
を多くしたり、半導体基体１１中へ電界を及ぼし易くす
るために図４（ｂ）に示す様に電極１３の側面を傾斜さ
せたり、絶縁膜１４の厚さを薄くしたりしていた。ま
た、製造時のダストの付着を防止するためには、高度に
クリーンな設備を用いて電荷結合素子を製造する必要が
ある。
【０００８】
【発明が解決しようとする課題】しかし、電極１３と電
極１５との重畳量ａを多くすると、電極１５同士の間隔
ｃが狭くなり、電極１５同士の短絡が生じ易くなって、
歩留りが低下する。また、電極１３の側面を均一な角度
で傾斜させることは、技術的に容易でないのみならず、
電極１３同士の間隔ｄが狭くなり、電極１３同士の短絡
が生じ易くなって、歩留りが低下する。
極１５との重畳量ａを多くすると、電極１５同士の間隔
ｃが狭くなり、電極１５同士の短絡が生じ易くなって、
歩留りが低下する。また、電極１３の側面を均一な角度
で傾斜させることは、技術的に容易でないのみならず、
電極１３同士の間隔ｄが狭くなり、電極１３同士の短絡
が生じ易くなって、歩留りが低下する。
【０００９】また、絶縁膜１４の厚さを薄くすると、絶
縁膜１４の耐圧が低下し、製造時の静電気等による電極
１３、１５の静電破壊等によって、歩留りが大幅に低下
するおそれがある。また、高度にクリーンな設備を用い
ることは、量産に適していない。
縁膜１４の耐圧が低下し、製造時の静電気等による電極
１３、１５の静電破壊等によって、歩留りが大幅に低下
するおそれがある。また、高度にクリーンな設備を用い
ることは、量産に適していない。
【００１０】従って、本願の発明は、信頼性及び歩留り
が高く、低電圧駆動や微細化が可能であり、更に、開発
コストの低減やチップの縮小が可能な電荷結合素子及び
その製造方法を提供することを目的としている。
が高く、低電圧駆動や微細化が可能であり、更に、開発
コストの低減やチップの縮小が可能な電荷結合素子及び
その製造方法を提供することを目的としている。
【００１１】
【課題を解決するための手段】請求項１に係る電荷結合
素子では、ポテンシャル井戸の底面とポテンシャル障壁
の頂面とが電荷の転送方向へ傾斜して低くなっているの
で、ポテンシャルディップが存在していても転送効率の
低下が少なく、電荷を円滑に転送することができる。
素子では、ポテンシャル井戸の底面とポテンシャル障壁
の頂面とが電荷の転送方向へ傾斜して低くなっているの
で、ポテンシャルディップが存在していても転送効率の
低下が少なく、電荷を円滑に転送することができる。
【００１２】また、ポテンシャルディップが存在してい
ても転送効率の低下が少ないので、半導体基体上の第１
及び第２の電極や絶縁膜等を簡略的に形成することがで
きて、電極同士の短絡や絶縁膜の耐圧低下等を少なくす
ることができる。更に、電荷を円滑に転送することがで
きるので、電荷を円滑に転送するための内部回路を省略
することができる。
ても転送効率の低下が少ないので、半導体基体上の第１
及び第２の電極や絶縁膜等を簡略的に形成することがで
きて、電極同士の短絡や絶縁膜の耐圧低下等を少なくす
ることができる。更に、電荷を円滑に転送することがで
きるので、電荷を円滑に転送するための内部回路を省略
することができる。
【００１３】請求項２に係る電荷結合素子では、この電
荷結合素子が固体撮像素子の水平転送部になっているの
で、固体撮像素子における信号電荷の転送効率が高い。
荷結合素子が固体撮像素子の水平転送部になっているの
で、固体撮像素子における信号電荷の転送効率が高い。
【００１４】請求項３に係る電荷結合素子の製造方法で
は、ポテンシャル井戸の形成予定領域にはポテンシャル
を低くする第１の不純物を導入し、ポテンシャル障壁の
形成予定領域にはポテンシャルを高くする第２の不純物
を導入するので、ポテンシャル井戸の底面とポテンシャ
ル障壁の頂面とを電荷の転送方向へ傾斜させて低くする
にも拘らず、ポテンシャル障壁に対するポテンシャル井
戸の相対的な深さが浅くならない。
は、ポテンシャル井戸の形成予定領域にはポテンシャル
を低くする第１の不純物を導入し、ポテンシャル障壁の
形成予定領域にはポテンシャルを高くする第２の不純物
を導入するので、ポテンシャル井戸の底面とポテンシャ
ル障壁の頂面とを電荷の転送方向へ傾斜させて低くする
にも拘らず、ポテンシャル障壁に対するポテンシャル井
戸の相対的な深さが浅くならない。
【００１５】請求項４に係る電荷結合素子の製造方法で
は、第１及び第２のマスク層を用いた斜め方向からのイ
オン注入によって第１及び第２の不純物を半導体基体に
導入するので、ポテンシャル井戸の底面とポテンシャル
障壁の頂面とを電荷の転送方向へ容易に傾斜させて低く
することができる。
は、第１及び第２のマスク層を用いた斜め方向からのイ
オン注入によって第１及び第２の不純物を半導体基体に
導入するので、ポテンシャル井戸の底面とポテンシャル
障壁の頂面とを電荷の転送方向へ容易に傾斜させて低く
することができる。
【００１６】請求項５に係る電荷結合素子の製造方法で
は、第１及び第２の不純物をイオン注入する際の第１及
び第２のマスク層の一方として第１及び第２の電極の一
方を用いるので、不純物をイオン注入する際のマスク層
の形成工程が少なくてよい。
は、第１及び第２の不純物をイオン注入する際の第１及
び第２のマスク層の一方として第１及び第２の電極の一
方を用いるので、不純物をイオン注入する際のマスク層
の形成工程が少なくてよい。
【００１７】請求項６に係る電荷結合素子の製造方法で
は、第１及び第２の不純物の少なくとも一方を、角度が
互いに異なる複数の斜め方向からイオン注入するので、
ポテンシャル井戸及びポテンシャル障壁の形成予定領域
の各々において第１及び第２の不純物の濃度を容易に傾
斜させることができて、ポテンシャル井戸の底面とポテ
ンシャル障壁の頂面とを電荷の転送方向へ容易に傾斜さ
せて低くすることができる。
は、第１及び第２の不純物の少なくとも一方を、角度が
互いに異なる複数の斜め方向からイオン注入するので、
ポテンシャル井戸及びポテンシャル障壁の形成予定領域
の各々において第１及び第２の不純物の濃度を容易に傾
斜させることができて、ポテンシャル井戸の底面とポテ
ンシャル障壁の頂面とを電荷の転送方向へ容易に傾斜さ
せて低くすることができる。
【００１８】請求項７に係る電荷結合素子の製造方法で
は、この電荷結合素子で固体撮像素子の水平転送部を形
成するので、信号電荷の転送効率が高い固体撮像素子を
製造することができる。
は、この電荷結合素子で固体撮像素子の水平転送部を形
成するので、信号電荷の転送効率が高い固体撮像素子を
製造することができる。
【００１９】
【発明の実施の形態】以下、固体撮像素子の水平転送部
及びその製造方法に適用した本願の発明の一実施形態
を、図１〜３を参照しながら説明する。本実施形態の電
荷結合素子を製造するためには、図１（ａ）に示す様
に、Ｓｉ基板等である半導体基体１１の表面に酸化また
はＣＶＤで絶縁膜１２を形成する。この状態における半
導体基体１１中のポテンシャルが、図１（ａ）中の右側
に実線で示されている。
及びその製造方法に適用した本願の発明の一実施形態
を、図１〜３を参照しながら説明する。本実施形態の電
荷結合素子を製造するためには、図１（ａ）に示す様
に、Ｓｉ基板等である半導体基体１１の表面に酸化また
はＣＶＤで絶縁膜１２を形成する。この状態における半
導体基体１１中のポテンシャルが、図１（ａ）中の右側
に実線で示されている。
【００２０】次に、図１（ｂ）に示す様に、電荷転送部
の形成予定領域の全面にＡｓやＰ等のＮ型の不純物２１
をイオン注入する。この結果、図１（ｂ）中の右側に点
線で示されている様に、図１（ａ）の状態に比べて、半
導体基体１１中のポテンシャルが低くなる。
の形成予定領域の全面にＡｓやＰ等のＮ型の不純物２１
をイオン注入する。この結果、図１（ｂ）中の右側に点
線で示されている様に、図１（ａ）の状態に比べて、半
導体基体１１中のポテンシャルが低くなる。
【００２１】次に、図１（ｃ）に示す様に、第１の電極
１３の形成予定領域上に開口を有するフォトレジスト２
２をフォトリソグラフィで絶縁膜１２上に形成し、この
フォトレジスト２２をマスクにして、電荷１８の転送方
向の上流側がフォトレジスト２２の陰になる斜め方向か
らＮ型の不純物２３を半導体基体１１にイオン注入す
る。
１３の形成予定領域上に開口を有するフォトレジスト２
２をフォトリソグラフィで絶縁膜１２上に形成し、この
フォトレジスト２２をマスクにして、電荷１８の転送方
向の上流側がフォトレジスト２２の陰になる斜め方向か
らＮ型の不純物２３を半導体基体１１にイオン注入す
る。
【００２２】このイオン注入では、不純物２３は、第１
の電極１３の形成予定領域のうちで電荷１８の転送方向
の上流側には相対的に少なく導入され、下流側には相対
的に多く導入される。この結果、図１（ｃ）中の右側に
示されている様に、図１（ｂ）の状態に比べて、第１の
電極１３の形成予定領域における半導体基体１１中のポ
テンシャルが電荷１８の転送方向へ傾斜して低くなる。
の電極１３の形成予定領域のうちで電荷１８の転送方向
の上流側には相対的に少なく導入され、下流側には相対
的に多く導入される。この結果、図１（ｃ）中の右側に
示されている様に、図１（ｂ）の状態に比べて、第１の
電極１３の形成予定領域における半導体基体１１中のポ
テンシャルが電荷１８の転送方向へ傾斜して低くなる。
【００２３】次に、不純物が添加された多結晶Ｓｉ膜等
である導電膜を絶縁膜１２上に堆積させ、フォトリソグ
ラフィで第１の電極１３のパターンのフォトレジスト
（図示せず）を導電膜上に形成する。そして、このフォ
トレジストをマスクにして等方性エッチングまたは異方
性エッチングを導電膜に施して、図１（ｄ）に示す様
に、第１の電極１３を形成する。
である導電膜を絶縁膜１２上に堆積させ、フォトリソグ
ラフィで第１の電極１３のパターンのフォトレジスト
（図示せず）を導電膜上に形成する。そして、このフォ
トレジストをマスクにして等方性エッチングまたは異方
性エッチングを導電膜に施して、図１（ｄ）に示す様
に、第１の電極１３を形成する。
【００２４】その後、電極１３をマスクにして、Ｂ等の
Ｐ型の不純物２４を半導体基体１１にイオン注入する。
この結果、図１（ｄ）中の右側に示されている様に、図
１（ｃ）の状態に比べて、第２の電極１５の形成予定領
域における半導体基体１１中のポテンシャルが高くな
る。
Ｐ型の不純物２４を半導体基体１１にイオン注入する。
この結果、図１（ｄ）中の右側に示されている様に、図
１（ｃ）の状態に比べて、第２の電極１５の形成予定領
域における半導体基体１１中のポテンシャルが高くな
る。
【００２５】次に、図１（ｅ）に示す様に、再び電極１
３をマスクにして、今度は電荷１８の転送方向の下流側
が電極１３の陰になる斜め方向からＰ型の不純物２５を
半導体基体１１にイオン注入する。このイオン注入で
は、不純物２５は、第２の電極１５の形成予定領域のう
ちで電荷１８の転送方向の下流側には相対的に少なく導
入され、上流側には相対的に多く導入される。
３をマスクにして、今度は電荷１８の転送方向の下流側
が電極１３の陰になる斜め方向からＰ型の不純物２５を
半導体基体１１にイオン注入する。このイオン注入で
は、不純物２５は、第２の電極１５の形成予定領域のう
ちで電荷１８の転送方向の下流側には相対的に少なく導
入され、上流側には相対的に多く導入される。
【００２６】この結果、図１（ｅ）中の右側に示されて
いる様に、図１（ｄ）の状態に比べて、第２の電極１５
の形成予定領域における半導体基体１１中のポテンシャ
ルが電荷１８の転送方向とは反対の方向へ傾斜して高く
なる。
いる様に、図１（ｄ）の状態に比べて、第２の電極１５
の形成予定領域における半導体基体１１中のポテンシャ
ルが電荷１８の転送方向とは反対の方向へ傾斜して高く
なる。
【００２７】次に、図１（ｆ）に示す様に、少なくとも
電極１３の表面に酸化またはＣＶＤで絶縁膜１４を形成
する。そして、第１の電極１３を形成した場合と同様の
工程で第２の電極１５を形成し、更に、従来公知の工程
を実行して、本実施形態の電荷結合素子を完成させる。
電極１３の表面に酸化またはＣＶＤで絶縁膜１４を形成
する。そして、第１の電極１３を形成した場合と同様の
工程で第２の電極１５を形成し、更に、従来公知の工程
を実行して、本実施形態の電荷結合素子を完成させる。
【００２８】以上の様な本実施形態の電荷結合素子で
は、図１（ｅ）中の右側に示されている様に、半導体基
体１１中のポテンシャル井戸１６の底面とポテンシャル
障壁１７の頂面との何れもが電荷１８の転送方向へ傾斜
して低くなっている。このため、図２に示されている様
に、ポテンシャルディップ１９が軽微であれば、ポテン
シャル井戸１６の底面またはポテンシャル障壁１７の頂
面が電荷１８の転送方向とせいぜい平行になる程度であ
る。
は、図１（ｅ）中の右側に示されている様に、半導体基
体１１中のポテンシャル井戸１６の底面とポテンシャル
障壁１７の頂面との何れもが電荷１８の転送方向へ傾斜
して低くなっている。このため、図２に示されている様
に、ポテンシャルディップ１９が軽微であれば、ポテン
シャル井戸１６の底面またはポテンシャル障壁１７の頂
面が電荷１８の転送方向とせいぜい平行になる程度であ
る。
【００２９】この結果、図３に示されている様に、本実
施形態の電荷結合素子でも既述の一従来例の電荷結合素
子と同様の動作によって電荷１８が転送されるが、本実
施形態の電荷結合素子では、ポテンシャルディップ１９
が存在していても転送効率の低下が少なく、電荷１８を
円滑に転送することができる。
施形態の電荷結合素子でも既述の一従来例の電荷結合素
子と同様の動作によって電荷１８が転送されるが、本実
施形態の電荷結合素子では、ポテンシャルディップ１９
が存在していても転送効率の低下が少なく、電荷１８を
円滑に転送することができる。
【００３０】従って、本実施形態の電荷結合素子では、
電極１３と電極１５との重畳量ａを多くしたり、電極１
３の側面を傾斜させたり、絶縁膜１２の厚さｂ自体を薄
くしたり、高度にクリーンな設備を用いて電荷結合素子
を製造したりする必要がなく、電荷１８を円滑に転送す
るための内部回路を省略することもできる。
電極１３と電極１５との重畳量ａを多くしたり、電極１
３の側面を傾斜させたり、絶縁膜１２の厚さｂ自体を薄
くしたり、高度にクリーンな設備を用いて電荷結合素子
を製造したりする必要がなく、電荷１８を円滑に転送す
るための内部回路を省略することもできる。
【００３１】なお、以上の実施形態では、不純物２３、
２５を１回ずつしかイオン注入していないが、これらの
不純物２３、２５の少なくとも一方を、角度が互いに異
なる複数の斜め方向からイオン注入してもよい。また、
不純物２３、２５の斜めイオン注入以外の方法で、電極
１３、１５の形成予定領域における不純物２３、２５の
導入量を分布させてもよい。
２５を１回ずつしかイオン注入していないが、これらの
不純物２３、２５の少なくとも一方を、角度が互いに異
なる複数の斜め方向からイオン注入してもよい。また、
不純物２３、２５の斜めイオン注入以外の方法で、電極
１３、１５の形成予定領域における不純物２３、２５の
導入量を分布させてもよい。
【００３２】更に、以上の実施形態は固体撮像素子の水
平転送部及びその製造方法に本願の発明を適用したもの
であるが、本願の発明はメモリ素子及びその製造方法等
にも適用することができる。
平転送部及びその製造方法に本願の発明を適用したもの
であるが、本願の発明はメモリ素子及びその製造方法等
にも適用することができる。
【００３３】
【発明の効果】請求項１に係る電荷結合素子では、ポテ
ンシャルディップが存在していても転送効率の低下が少
なく、電極同士の短絡や絶縁膜の耐圧低下等を少なくす
ることもできるので、信頼性及び歩留りが高い。また、
電荷を円滑に転送することができるので、低電圧駆動や
微細化が可能であり、更に、内部回路を省略することが
できるので、開発コストの低減やチップの縮小が可能で
ある。
ンシャルディップが存在していても転送効率の低下が少
なく、電極同士の短絡や絶縁膜の耐圧低下等を少なくす
ることもできるので、信頼性及び歩留りが高い。また、
電荷を円滑に転送することができるので、低電圧駆動や
微細化が可能であり、更に、内部回路を省略することが
できるので、開発コストの低減やチップの縮小が可能で
ある。
【００３４】請求項２に係る電荷結合素子では、固体撮
像素子における信号電荷の転送効率が高いので、高画質
の固体撮像素子を実現することができる。
像素子における信号電荷の転送効率が高いので、高画質
の固体撮像素子を実現することができる。
【００３５】請求項３に係る電荷結合素子の製造方法で
は、ポテンシャル井戸の底面とポテンシャル障壁の頂面
とを電荷の転送方向へ傾斜させて低くするにも拘らず、
ポテンシャル障壁に対するポテンシャル井戸の相対的な
深さが浅くならないので、取扱い電荷量を減少させるこ
となく、信頼性が高い電荷結合素子を高い歩留りで製造
することができる。
は、ポテンシャル井戸の底面とポテンシャル障壁の頂面
とを電荷の転送方向へ傾斜させて低くするにも拘らず、
ポテンシャル障壁に対するポテンシャル井戸の相対的な
深さが浅くならないので、取扱い電荷量を減少させるこ
となく、信頼性が高い電荷結合素子を高い歩留りで製造
することができる。
【００３６】請求項４に係る電荷結合素子の製造方法で
は、ポテンシャル井戸の底面とポテンシャル障壁の頂面
とを電荷の転送方向へ容易に傾斜させて低くすることが
できるので、信頼性が高い電荷結合素子を低コストで製
造することができる。
は、ポテンシャル井戸の底面とポテンシャル障壁の頂面
とを電荷の転送方向へ容易に傾斜させて低くすることが
できるので、信頼性が高い電荷結合素子を低コストで製
造することができる。
【００３７】請求項５に係る電荷結合素子の製造方法で
は、不純物をイオン注入する際のマスク層の形成工程が
少なくてよいので、信頼性が高い電荷結合素子を低コス
トで製造することができる。
は、不純物をイオン注入する際のマスク層の形成工程が
少なくてよいので、信頼性が高い電荷結合素子を低コス
トで製造することができる。
【００３８】請求項６に係る電荷結合素子の製造方法で
は、ポテンシャル井戸の底面とポテンシャル障壁の頂面
とを電荷の転送方向へ容易に傾斜させて低くすることが
できるので、信頼性が高い電荷結合素子を低コストで製
造することができる。
は、ポテンシャル井戸の底面とポテンシャル障壁の頂面
とを電荷の転送方向へ容易に傾斜させて低くすることが
できるので、信頼性が高い電荷結合素子を低コストで製
造することができる。
【００３９】請求項７に係る電荷結合素子の製造方法で
は、信号電荷の転送効率が高い固体撮像素子を製造する
ことができるので、高画質の固体撮像素子を製造するこ
とができる。
は、信号電荷の転送効率が高い固体撮像素子を製造する
ことができるので、高画質の固体撮像素子を製造するこ
とができる。
【図１】本願の発明の一実施形態の製造方法を工程順に
示す側断面図及び各々の工程に対応するポテンシャル図
である。
示す側断面図及び各々の工程に対応するポテンシャル図
である。
【図２】本願の発明の原理を説明するためのポテンシャ
ル図である。
ル図である。
【図３】一実施形態による電荷の転送動作を説明するた
めのポテンシャル図である。
めのポテンシャル図である。
【図４】（ａ）は２相駆動方式の電荷結合素子の側断面
図、（ｂ）は第１の電極の側面を傾斜させた場合の側断
面図である。
図、（ｂ）は第１の電極の側面を傾斜させた場合の側断
面図である。
【図５】本願の発明の一従来例による課題を説明するた
めのポテンシャル図である。
めのポテンシャル図である。
【図６】一従来例による電荷の転送動作を説明するため
のポテンシャル図である。
のポテンシャル図である。
１１…半導体基体、１３…電極（第１の電極、第２のマ
スク層）、１４…絶縁膜、１５…電極（第２の電極）、
１６…ポテンシャル井戸、１７…ポテンシャル障壁、１
８…電荷、２２…フォトレジスト（第１のマスク層）、
２３…不純物（第１の不純物）、２５…不純物（第２の
不純物）
スク層）、１４…絶縁膜、１５…電極（第２の電極）、
１６…ポテンシャル井戸、１７…ポテンシャル障壁、１
８…電荷、２２…フォトレジスト（第１のマスク層）、
２３…不純物（第１の不純物）、２５…不純物（第２の
不純物）
Claims (7)
- 【請求項１】 半導体基体上で第１の電極と第２の電極
とが絶縁膜を介して交互に配列されており、前記第１及
び第２の電極に対応して前記半導体基体中に夫々ポテン
シャル井戸及びポテンシャル障壁が設けられており、前
記ポテンシャル井戸に蓄積されている電荷が隣接の前記
ポテンシャル井戸へ順次に転送される電荷結合素子にお
いて、 前記ポテンシャル井戸の底面と前記ポテンシャル障壁の
頂面とが前記転送方向へ傾斜して低くなっていることを
特徴とする電荷結合素子。 - 【請求項２】 固体撮像素子の水平転送部になっている
ことを特徴とする請求項１記載の電荷結合素子。 - 【請求項３】 半導体基体上で第１の電極と第２の電極
とが絶縁膜を介して交互に配列されており、前記第１及
び第２の電極に対応して前記半導体基体中に夫々ポテン
シャル井戸及びポテンシャル障壁が設けられており、前
記ポテンシャル井戸に蓄積されている電荷が隣接の前記
ポテンシャル井戸へ順次に転送される電荷結合素子の製
造方法において、 前記半導体基体のうちで前記ポテンシャル井戸の形成予
定領域の各々に、ポテンシャルを低くする第１の不純物
を前記転送方向の上流側では相対的に少なく下流側では
相対的に多く導入する工程と、 前記半導体基体のうちで前記ポテンシャル障壁の形成予
定領域の各々に、ポテンシャルを高くする第２の不純物
を前記転送方向の上流側では相対的に多く下流側では相
対的に少なく導入する工程とを具備することを特徴とす
る電荷結合素子の製造方法。 - 【請求項４】 前記ポテンシャル井戸の形成予定領域上
に開口を有する第１のマスク層を前記半導体基体上に形
成する工程と、 前記第１のマスク層をマスクにして、前記上流側が前記
第１のマスク層の陰になる斜め方向から前記第１の不純
物を前記半導体基体にイオン注入する工程と、 前記ポテンシャル障壁の形成予定領域上に開口を有する
第２のマスク層を前記半導体基体上に形成する工程と、 前記第２のマスク層をマスクにして、前記下流側が前記
第２のマスク層の陰になる斜め方向から前記第２の不純
物を前記半導体基体にイオン注入する工程とを具備する
ことを特徴とする請求項３記載の電荷結合素子の製造方
法。 - 【請求項５】 前記第１及び第２の電極の一方を前記第
１及び第２のマスク層の一方として用いることを特徴と
する請求項４記載の電荷結合素子の製造方法。 - 【請求項６】 前記第１及び第２の不純物の少なくとも
一方を、角度が互いに異なる複数の前記斜め方向からイ
オン注入することを特徴とする請求項４記載の電荷結合
素子の製造方法。 - 【請求項７】 固体撮像素子の水平転送部を形成するこ
とを特徴とする請求項３記載の電荷結合素子の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10020432A JPH11204776A (ja) | 1998-01-16 | 1998-01-16 | 電荷結合素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10020432A JPH11204776A (ja) | 1998-01-16 | 1998-01-16 | 電荷結合素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11204776A true JPH11204776A (ja) | 1999-07-30 |
Family
ID=12026894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10020432A Pending JPH11204776A (ja) | 1998-01-16 | 1998-01-16 | 電荷結合素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11204776A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6987294B2 (en) | 2002-03-22 | 2006-01-17 | Sanyo Electric Co., Ltd. | Charge-coupled device and method of fabricating the same |
-
1998
- 1998-01-16 JP JP10020432A patent/JPH11204776A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6987294B2 (en) | 2002-03-22 | 2006-01-17 | Sanyo Electric Co., Ltd. | Charge-coupled device and method of fabricating the same |
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