CN1877796A - 深结结构的形成方法 - Google Patents
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Abstract
本发明涉及深结结构的形成方法。公开了一种用于形成深结结构的自对准高能注入工艺。通过一掩模结构露出一半导体基底的一既定区，该掩模结构包括一栅极层、一位于栅极层上的硬掩模层、及局部覆盖半导体基底、栅极层及硬掩模层的一光阻层。硬掩模层的厚度大于350埃的范围。利用掩模结构进行离子注入，以在具有第一导电性的半导体基底的既定区中形成一具有第二导电性的掺杂区，该离子注入能量大于70keV。
Description
技术领域
本发明涉及一种半导体制造方法，特别涉及一种用于半导体基底中形成深结结构的自对准高能注入工艺。
背景技术
高能注入工艺(high-energy implantation)对于在基底深处形成掺杂层或是透过上方的厚膜将掺杂层形成于基底中而言是相当重要的。对于VLSI应用中的CMOS图像传感器技术而言，高能注入工艺也是在p型与n型扩散区(作为光电二极管区)之间形成深结结构的关键技术。高能注入工艺也有助于在场氧化(field oxidation)高温步骤之后形成n型阱或p型阱，例如有效抑制侧向扩散而减少所需的阱区布局。高能注入工艺同样可用于取代传统中随机存取存储器(RAM)或只读存储器(ROM)单元的埋入层。
当装置尺寸缩小至下一代尺寸时，高能注入工艺的对准控制也变的更为重要。在传统的半导体装置中，深结区与栅极结构或绝缘结构之间的对准利用一厚光阻层定义的非自对准方式，且形成于制作多晶硅栅极结构之前。依上述方式难以控制宽度及距离，且高能注入工艺期间发生误对准(misalignment)会降低装置可靠度。另外，注入能量越高，光阻剂耗损越快。在传统的半导体装置中，采用多晶硅栅极掩模来降低装置的制造成本。然而，当高能注入能量大于40keV并增加至几MeV时，多晶硅栅极掩模便不再有效，因为掺杂物会贯穿多晶硅栅极掩模而影响装置效能，例如沟道长度，因而扩大装置尺寸并降低晶体管密度。上述问题在多晶硅栅极层的厚度因缩小装置尺寸而减少时，会变的更加严重。
发明内容
因此，本发明的目的是提供一种用以定义深结结构的自对准高能注入工艺，以提供晶片均匀的电特性并加强装置效能。
根据上述的目的，本发明提供一种掩模结构，其包括一栅极层、一位于栅极层上的硬掩模层及局部覆盖半导体基底、栅极层及硬掩模层的一光阻层，以露出具有第一导电性的半导体基底的一既定区。硬掩模层的厚度大于350埃。利用此掩模结构进行离子注入，以在半导体基底的既定区中形成一具有第二导电性的掺杂区，离子注入能量大于70keV。
又根据上述的目的，本发明提供一种掩模结构，其包括一栅极层、一位于栅极层上的硬掩模层及局部覆盖半导体基底、栅极层及硬掩模层的一光阻层，以露出半导体基底上图像传感单元的一既定光感区。硬掩模层的厚度大于350埃。利用此掩模结构进行离子注入，以在图像传感单元的既定光感区中形成一掺杂区，离子注入能量大于70keV。
又根据上述的目的，本发明提供一种掩模结构，其包括一栅极层、一位于栅极层上的硬掩模层及局部覆盖半导体基底、栅极层及硬掩模层的一光阻层，以露出半导体基底上存储单元的一既定储存节点区。硬掩模层的厚度大于350埃。利用此掩模结构进行离子注入，以在存储单元的既定储存节点区中形成一掺杂区，离子注入能量大于70keV。
为了让本发明的上述和其他目的、特征、和优点能更明显易懂，下文并配合附图详细说明一较佳实施例。
附图说明
图1A至图1B示出根据本发明实施例的用于形成深结结构的自对准高能注入工艺剖面示意图。
图2示出根据本发明实施例的用于形成铰接光电二极管(pinnedphotodiode)深n型阱的自对准高能注入工艺剖面示意图。
图3示出根据本发明实施例的用以在沟槽隔离下方改善型光电二极管中形成双重扩散源极区的自对准高能注入工艺剖面示意图。
其中，附图标记说明如下：
10基底 11p型阱 12栅极介电层；
14栅极层 16硬掩模层 18光阻层
20高能注入工艺 22掺杂区 22a深n型阱
22b重掺杂区 24p型区 30浅掺杂n型区
32重掺杂p型区 33沟槽 34隔离结构
具体实施方式
本发明提供一种用以定义深结结构的自对准高能注入工艺，以提供晶片均匀的电特性并加强装置效能。特别是提供一掩模结构，其包括一栅极层、一厚硬掩模层及一图案化的光阻层，用以定义自对准于栅极层的掺杂区，其克服了上述公知技术中使用光阻掩模或单一多晶硅掩模所引发的问题。此自对准高能注入工艺能使制造者更加容易地控制且使制造者减少掩蔽步骤次数，降低装置制造时间及成本。在此掩模结构中，形成于栅极层上方的厚硬掩模所需厚度必须能防止掺杂物贯穿多晶硅栅极，用以有效控制晶片的侧向扩散现象。厚硬掩模亦作为栅极进行光刻时的抗反射层，因此需进一步计算其厚度，以维持基底反射率而达到良好的光效能。对于硬掩模层周围的材料(例如，氧化硅、氧化硅基材料、氮化硅或其他相似物)具有高蚀刻选择比的任何材料都可用来形成硬掩模层，以在后续去除硬掩模层期间防止栅极氧化层、硅基底或栅极侧壁间隙壁受到损害。
本实施例所述的“高能注入工艺”指注入能量高于70keV的离子注入工艺并在半导体基底中形成离子掺杂区。“深结结构”指形成于半导体基底深处的结区，例如形成于n型区(n型阱)与p型区(p型阱)之间的深PN结，其可广泛应用于铰接光电二极管(pinned photodiode)、CMOS图像传感器、光传感装置、静态随机存取存储单元(SRAM cell)、动态随机存取存储单元(DRAM cell)、随机存取存储单元(RAM cell)、只读存储单元(ROMcell)或其他相似物。以下配合附图详细说明本发明实施例，而附图中对于相同或类似的部分使用相同的标号。为了清晰及方便起见，附图中的外观及厚度均有所放大。
此处，图1A至图1B示出根据本发明实施例的用于形成深结结构的自对准高能注入工艺剖面示意图。基底10包括元素半导体，例如硅、锗及钻石或是化合物半导体，例如碳化硅、砷化镓、砷化铟及磷化铟。基底10可具有单晶结构且基底10表面具有一特定晶向(orientation)，例如，上表面晶向为(100)、(110)或(111)。基底10可包括半导体块材上方覆盖磊晶层、硅块材上方覆盖硅锗层、硅锗块材上方覆盖一硅层或绝缘层上覆盖半导体(SOI)结构。基底10可包括一p型掺杂区及/或n型掺杂区，其可通过离子注入形成。基底10可通过绝缘物分开形成于基底10上的不同装置。此绝缘物可包括不同结构且通过不同工艺技术形成。举例而言，绝缘物包括一介电绝缘，如局部硅氧化(LOCOS)、浅沟槽隔离(STI)、结绝缘、场绝缘、及/或其他适合的绝缘结构。
栅极介电层12形成于基底10的有源区上。在一实施例中，栅极介电层12可为一氧化硅层，其厚度取决于MOSFET装置尺寸要求，其可通过如热氧化工艺或是化学气相沉积(CVD)形成。其他常用的栅极介电材料亦可作为栅极介电层12，例如氧化物、氮化物、高介电常数(high-k)材料、或其组合。至少一栅极结构经由沉积、光刻掩蔽技术及干蚀刻技术而形成于有源区中栅极介电层12上方。如图1A所示，一栅极材料及一硬掩模材料依序沉积并图案化，以形成一栅极层14，其上方叠置一硬掩模层16。图案化的步骤可通过光刻及蚀刻将掩模图案转移至硬掩模层16及栅极层14。光刻工艺包括光阻剂涂覆、软烤、掩模对准、曝光、曝光后烘烤、光阻剂显影、硬烤及光阻剂剥除。蚀刻工艺包括湿蚀刻、干蚀刻、反应离子蚀刻(RIE)及其他适合的工艺。可在图案化栅极结构之后进行清洁工艺。在一实施例中，栅极层14可为多晶硅，其栅极长度取决MOSFET装置尺寸要求，且可通过适当的硅原材料利用低压化学气相沉积(LPCVD)、化学气相沉积(CVD)或物理气相沉积(PVD)形成。若有必要，亦可通过离子注入，在多晶硅层形成所需的导电性。其他常用的栅极材料亦可作为栅极层14，例如金属、金属合金、单晶硅、或其组合。
在对栅极进行光刻工艺时，硬掩模层16作为光阻剂下方的抗反射层，因而硬掩模层16的材料选择及厚度控制较为严谨，以维持基底反射率而达到良好的光效能。然而，硬掩模16亦作为后续高能注入工艺的厚硬掩模，因而硬掩模层16的厚度控制应进一步考虑，以防止掺杂物穿透。顾及后续硬掩模层16的去除，硬掩模层16材料的选择亦需进一步考虑，以避免栅极介电层12或基底10的损害。在其他实施例中，氮氧化物、氮氧化硅(SiON)或任何其他氮氧化硅基(SiON-based)材料可用于形成硬掩模层16并通过如化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(atomic layerdeposition，ALD)。可使用氮氧化硅基(SiON-based)材料的原因在于其蚀刻速率可增加至一百且为二氧化硅的五十倍，在液态蚀刻时为氮化硅的七倍，而在等离子体蚀刻中为二氧化硅的四十倍。在其他实施例中，对于硬掩模层16周围的材料(例如，氧化硅、氧化硅基材料、氮化硅或其他相似物)具有高蚀刻选择比的任何材料都可用来形成硬掩模层16，以在后续去除硬掩模层16期间防止栅极氧化层12、基底10或栅极侧壁间隙壁受到损害。在蚀刻溶液包括氢氟酸(HF)及磷酸(H3PO4)时，对于二氧化硅具有高蚀刻选择比的硬掩模层材料可用于形成硬掩模层16。举例而言，在后续以氢氟酸(HF)及磷酸(H3PO4)去除硬掩模层16期间，厚度为50埃的栅极氧化层只会局部去除，而在基底上留下9至10埃以上的栅极氧化层。硬掩模层16厚度取决于光刻工艺所需的反射率且能适时地阻挡所注入掺杂物的穿透。举例而言，硬掩模层16的厚度可大于350埃。在其他实施例中，可取决于所需的反射率，改变硬掩模层16的厚度，其范围为350埃至500埃。在其他实施例中，硬掩模层16的厚度范围为800埃至900埃。在其他实施例中，硬掩模层16的厚度范围为2000埃至2500埃。
请参照图1B，提供一图案化的光阻层18以局部覆盖硬掩模层16、栅极层14及基底10，而为后续高能注入工艺露出基底10的一既定区域。用于光阻层18图案化工艺包括光阻涂覆、软烤、掩模对准、曝光、曝光后烘烤、光阻显影及硬烤。此既定区域可为图像传感单元的光感区、存储单元的储存节点区等等。在其他实施例中，图案化的光阻层18可露出局部的栅极层14及硬掩模层16。本发明的用于高能注入的掩模结构由图案化的光阻层18、硬掩模层16及栅极层14所构成。
进行高能注入工艺20，例如垂直注入或斜角注入，以在基底10中形成一掺杂区22。在通过使用包括栅极层14、硬掩模层16及光阻层18的掩模结构的自对准方式中，掺杂区22自对准于栅极层14且侧向延伸至栅极层14的边缘。由于硬掩模层16具有足够厚度以防止掺杂物贯穿栅极层14，本发明的自对准高能注入工艺可提供晶片均匀的电特性并加强装置效能。高能注入工艺20的较佳的注入能量大于70keV(例如，80keV、160keV、460keV)且剂量在1×1013至1×1015ions/cm2的范围。此注入工艺20在基底10中形成了具有一导电性的掺杂区22且其深度大体深于后续所形成的源极/汲极区，因而在基底10中形成一深结结构。举例而言，当基底10为p型基底，掺杂区22则为一n型阱，以在其间形成深PN结。取决于阻止掺杂物穿透所需厚度，当注入工艺20的注入能量在80至460keV的范围或以上时，硬掩模层16的厚度在350至2500埃的范围。在一实施例中，当注入工艺20的注入能量约在80keV时，硬掩模层16的厚度不低于400埃。在一实施例中，当注入工艺20的注入能量约在160keV时，硬掩模层16的厚度不低于800埃。在一实施例中，当注入工艺20的注入能量约在460keV时，硬掩模层16的厚度不低于2000埃。在其他实施例中，所进行的高能注入工艺20，其注入能量在100至200keV的范围，以形成一掺杂区22作为一存储单元的储存节点区。在进行高能注入工艺20之后，剥除图案化的光阻层18。接着去除栅极层14上的硬掩模层16，以进行其他半导体工艺。举例而言，以HF及H3PO4溶液进行湿蚀刻工艺而去除氮氧化硅基(SiON-based)材料。在此步骤中，厚50埃的栅极氧化层被局部除去，而在基底上留下超过9至10埃的栅极氧化层。
本发明的高能注入工艺可应用于不同设计的图像传感器(imager)。目前半导体工业使用不同类型的半导体图像传感器，例如CMOS图像传感器的光电二极管阵列。CMOS图像传感电路包括像素单元阵列，每一像素单元包括一光电二极管、一光栅极或位于基底掺杂区上方的光导体(photoconductor)，以在下方的基底累积光生电荷(photo-generated charge)。一读出电路连接至每一像素单元且其包括一电荷移转部，形成于基底上且邻近于光电二极管、光栅极或具有连接至源极跟随输出晶体管(source followeroutput transistor)的传感节点(典型为一浮置扩散节点(floating diffusionnode))的光导体。图像传感器包括至少一晶体管用以将电荷自基底的电荷累积区移转至浮置扩散区，以及一晶体管用以在电荷移转之前将扩散节点回复至既定电荷电平(charge level)。
以下说明本发明实施例的用于光电二极管的自对准高能注入工艺。请参照图2，其示出一实施例的用于形成铰接光电二极管深n型阱的自对准高能注入工艺剖面示意图。此处，省略相同或类似于图1A及图1B的说明。以一p型基底10作为范例，高能注入工艺20可采用n型掺杂物，例如砷、锑或磷，以形成一自对准于像素单元光感区中栅极层14的深n型阱22a，构成一深PN结。深n型阱22a形成一光感电荷储存区，用以收集光生电子。在去除图案化光阻层18及硬掩模层16之前，可进行另一注入工艺，以在基底10的n型阱22a上方并邻近栅极层14处形成一p型区24，因而构成一p型铰接表面层(例如，p+型铰接区)。当光电二极管完全损耗时，其电位铰接至一常数值。铰接光电二极管的电子容量通常取决于图像传感器的掺杂程度及注入有源层的掺杂物。此p-n-p结构在基底10中形成一铰接光电二极管。同时，本发明亦适用于具有n-p-n结构的铰接光电二极管。
请参照图3，其示出根据本发明实施例的用以在沟槽隔离下方改进型光电二极管中形成双重扩散源极(double diffused source，DDS)区的自对准高能注入工艺剖面示意图。此DDS区形成于复位晶体管(reset transistor)的源极区下方，且此源极区耦接至光电二极管的一端，以形成每一像素的浮置节点。此处，省略相同或类似于图1A及图1B的说明。以一p型基底10作为范例，其包括隔离结构34，用以定义有源区。在一实施例中，隔离结构34为浅沟槽隔离(STI)结构，其可通过公知方法形成，包括在基底10中蚀刻沟槽33、在沟槽33中沉积隔离材料(氧化物、氮化物、或其组合)、磨除多余的隔离材料、及平坦化该隔离结构以进行下一层的制作。在其他实施例中，在沟槽33中沉积隔离材料之后，可进行光刻工艺及离子注入工艺，以在基底10中的隔离结构34下方形成一浅掺杂n型区30，接着在隔离结构34下方且在n型区30上方形成一重掺杂p型区32。在其他实施例中，可在沟槽33中沉积隔离材料之前，依序在沟槽33下方形成n型区30及p型区32。如此可在隔离结构34下方形成PNP铰接光电二极管。接着，可进行另一次光刻工艺及离子注入工艺，以形成一p型阱11，用以形成像素单元中的n沟道晶体管。接着通过图1A至图1B所述的方法来图案化p型阱11上的栅极介电层12、多晶硅栅极层14及硬掩模层16。栅极层14可供CMOS图像传感器的复位晶体管之用。
为了在一源极区下形成双重扩散源极(DDS)区，提供一图案化的光阻层18，以露出p型阱11的一既定区域，而光阻层18、硬掩模层16及栅极层14作为后续自对准高能注入工艺的掩模。接着进行高能注入工艺20，其注入能量大于70keV(例如，80keV、130keV、460keV)且剂量在3×1013至5×1014ions/cm2的范围，以在复位晶体管的源极处形成重掺杂区22b，其为p型阱11的反掺杂(counter-doped)区。重掺杂区22b深度大体深于源极区，该源极区于后续工艺将侧向邻近栅极层14。作为像素中复位晶体管的DDS区的重掺杂区22b一重掺杂n型区。此DDS区的深度大体深于STI缺陷所在之处，用以修正漏电效应。
虽然以上已经公开本发明的较佳实施例，但其并非用以限定本发明，在不脱离本发明的精神和范围的情况下，任何本领域的技术人员可作改变与修改，因此本发明的保护范围应以后附的权利要求所限定的范围为准。
Claims (14)
1.一种深结结构形成方法，包括：
提供一半导体基底，其具有第一导电性；
在该半导体基板上形成一掩模结构，以露出该半导体基底的一既定区，该掩模结构包括一栅极层、一位于该栅极层上的硬掩模层、及一局部覆盖该半导体基底、该栅极层及该硬掩模层的光阻层，其中该硬掩模层的厚度大于350埃；以及
利用该掩模结构进行离子注入，以在该半导体基底的该既定区中形成一具有第二导电性的掺杂区，该离子注入能量大于70keV。
2.如权利要求1所述的深结结构形成方法，其中该掺杂区作为一图像传感单元的光感区。
3.如权利要求1所述的深结结构形成方法，其中该掺杂区作为一存储单元的储存节点区。
4.如权利要求1所述的深结结构形成方法，其中该半导体基底的该既定区邻近于该栅极层，且该掺杂区自对准于该栅极层。
5.如权利要求1所述的深结结构形成方法，其中该栅极层包括多晶硅。
6.如权利要求1所述的深结结构形成方法，其中该硬掩模层包括氮氧化硅或氮氧化硅基材料。
7.如权利要求1所述的深结结构形成方法，其中该硬掩模层作为图案化该栅极层的抗反射层。
8.一种图像传感单元的光感区形成方法，包括：
提供一半导体基底，其具有第一导电性；
在该半导体基板上形成一栅极介电层；
在该栅极介电层上形成一栅极层及叠置于上方的一硬掩模层，其中该硬掩模层作为图案化该栅极层的抗反射层且厚度大于350埃；
形成一光阻层，以局部覆盖该半导体基底、该栅极层及该硬掩模层而露出该半导体基底的一既定光感区；以及
进行离子注入，以在该半导体基底的该既定光感区中形成一具有第二导电性的掺杂区，该离子注入能量大于70keV。
9.如权利要求8所述的图像传感单元的光感区形成方法，其中该半导体基底的该既定区邻近于该栅极层，且该掺杂区自对准于该栅极层。
10.如权利要求8所述的图像传感单元的光感区形成方法，其中该栅极层包括多晶硅。
11.如权利要求8所述的图像传感单元的光感区形成方法，其中该硬掩模层包括氮氧化硅或氮氧化硅基材料。
12.一种存储单元的储存节点形成方法，包括：
提供一半导体基底，其具有第一导电性；
在该半导体基板上形成一栅极介电层；
在该栅极介电层上形成一栅极层及叠置于上方的一硬掩模层，其中该硬掩模层作为图案化该栅极层的抗反射层且厚度大于350埃；
形成一光阻层，以局部覆盖该半导体基底、该栅极层及该硬掩模层而露出该半导体基底的一既定储存节点区；以及
进行离子注入，以在该半导体基底的该既定储存节点区中形成一具有第二导电性的掺杂区，该离子注入能量大于70 keV。
13.如权利要求12所述的存储单元的储存节点形成方法，其中该半导体基底的该既定区邻近于该栅极层，且该掺杂区自对准于该栅极层。
14.如权利要求12所述的存储单元的储存节点形成方法，其中该硬掩模层包括氮氧化硅或氮氧化硅基材料。
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