JP3014026B2 - 電荷結合素子の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、固体撮像素子やメモリ
素子等に利用される電荷結合素子（チャージ・カップル
ド・デバイス、以下ＣＣＤと略す）、更に詳しくは２層
電極２相駆動のＣＣＤの製造方法に関する。

【０００２】

【従来の技術】最近、固体撮像素子の多画素化、高速駆
動化が非常に進んでおり、特に駆動周波数の高い水平Ｃ
ＣＤにおいて、駆動電圧の低減や転送効率の向上が必要
となっている。

【０００３】図４は、従来の２層電極２相駆動ＣＣＤの
製造方法を説明するための図であり、ＣＣＤの転送方向
に沿った断面図である。以下、半導体基板がＮ型、ウェ
ルがＰ型、埋込チャネル層がＮ型で構成されている場合
について説明する。従来の製造工程は、例えばＮ型半導
体基板１にＰ型不純物とＮ型不純物を導入することで、
Ｐ型ウェル２及びＮ型埋込チャネル層３を形成し、表面
には、例えば熱酸化膜や酸化膜−窒化膜−酸化膜の３層
構造の膜（ＯＮＯ膜）等の絶縁膜４を形成し、さらに絶
縁膜４の上に、例えばＣＶＤ法等により多結晶シリコン
等の電極層５を形成する（図４（ａ））。次に、この電
極層５をパターニングし、第１電極６を形成する（図４
（ｂ））。続いて第１電極６をマスクとして自己整合的
に、例えばボロンイオン等のＰ型不純物７をイオン注入
法等で導入し、Ｎ型埋込チャネル層３内にＮ^- 型電位障
壁層８を形成する（図４（ｃ））。その後、第１電極６
を熱酸化することにより絶縁膜９を形成し、絶縁膜４及
び絶縁膜９の上に、例えばＣＶＤ法により多結晶シリコ
ン等の電極層１０を形成する（図４（ｄ））。最後に電
極層１０をパターニングし、第１電極６の隙間を覆う様
に第２電極１１を形成する（図４（ｅ））。

【０００４】以上の製造工程によって、第１電極６と第
２電極１１が交互に並び、第１電極６の下に電荷蓄積領
域２４、第２電極１１の下に電位障壁領域２５を有する
２層電極２相駆動のＣＣＤが完成する。

【０００５】図５は、形成されたＣＣＤにおいて、電荷
転送の原理を説明するための模式的電位分布図である。
図５（ａ）に示すように、２つの信号線にＶ_L 及びＶ_H
の電位が印加されている時、信号電荷１２は、Ｖ_H の電
圧が印加されている第１電極６の下の電荷蓄積領域２４
に蓄積される。その状態から、２つの信号線の電圧Ｖ_L
及びＶ_H が入れ替わると、図５（ｂ）に示すようにＮ型
埋込チャネル層内部の電位の高い部分が移動し、それに
伴って信号電荷１２も転送される。以下、同様に２つの
信号線の電圧Ｖ_L 及びＶ_H を繰り返し入れ替えることに
より、信号電荷１２を次々と転送していくことが可能と
なる。

【０００６】

【発明が解決しようとする課題】しかしながら従来の２
層電極２相駆動ＣＣＤでは、特に低駆動電圧で信号電荷
を転送させようとした時に、第１電極６と第２電極１１
の間の絶縁膜直下において電位の窪み（ディップまたは
ポケットとも称される）が発生しやすく、低駆動電圧で
信号を完全に転送することが困難であるという問題があ
った。

【０００７】図６は、従来の製造方法の問題点を説明す
るための図であり、Ｎ^- 型電位障壁層８の近傍の断面図
と模式的な電位分布図である。従来の製造工程では、ボ
ロンイオン等のＰ型不純物７を、第１電極６をマスクと
して自己整合的にイオン注入法等により注入する（図６
（ａ））。次に第１電極６を熱酸化して、絶縁膜９を
０．２μm 程度形成するが、この時、第１電極側面の位
置１３は熱酸化により後退し、第１電極６の電極長は短
くなってしまう（図６（ｂ））。その後、第１電極６の
隙間を覆うように第２電極１１を形成する（図６
（ｃ））。このような製造工程で形成されたＣＣＤで
は、第１電極側面の位置１３は、Ｐ型不純物の注入領域
端の位置１４から離れてしまうため、第１電極６と第２
電極１１の間の絶縁膜直下において、電位の窪み１５が
発生しやすくなる（図６（ｄ））。特に第１電極６及び
第２電極１１下の絶縁膜４がＯＮＯ膜で形成されている
場合、第１電極６を熱酸化した時の電極側面の位置１３
は、熱酸化による絶縁膜９の膜厚とほぼ等しい量だけ後
退するため、結果としてＰ型不純物の注入領域端の位置
１４は、第２電極側面の位置１６とほぼ一致するように
なる（図６（ｃ））。

【０００８】図７は、従来の製造方法で形成されたＣＣ
Ｄについて、通常の製造工程で行われるＰ型不純物７
（ここではボロン）の注入後の典型的な熱処理による拡
散を考慮してシミュレーションを行い、Ｎ型埋込チャネ
ル層内部に形成される電位分布を、ボロンイオンの注入
量をパラメータとして調べた結果である。図７では、第
１電極６と第２電極１１の間隔は０．２μm とし、ボロ
ンイオンの注入領域端の位置１４は、第２電極側面の位
置１６と一致させた状態でシミュレーションを行ってい
る。ボロンイオン注入量が少量の時は、Ｖ_L が印加され
ている電極下の電荷蓄積領域２４と電位障壁領域２５の
間に電位の窪み１７が発生する。一方、ボロンイオン注
入量が多くなると、電位の窪み１７は消滅していくが、
今度はＶ_Lが印加されている電極下の電荷蓄積領域２４
と、Ｖ_H が印加されている電極下の電位障壁領域２５の
間に電位の窪み１８が発生する。電荷の転送進路に電位
の窪み１７及び１８が生じている場合、信号電荷の一部
が窪みに取り残されて転送効率が劣化してしまう。これ
を避けるためには、ボロンイオンの注入量を電位の窪み
１７及び１８が発生しない条件で決める必要がある。Ｖ
_L ＝０Ｖ，Ｖ_H ＝５Ｖの場合には、ボロンイオンの注入
量が５×１０¹¹cm^-2〜１×１０¹²cm^-2の範囲では、電位
の窪み１７及び１８はいずれも発生しておらず、転送効
率の劣化を防止することが可能である（図７（ａ））。
Ｖ_L ＝０Ｖ、Ｖ_H ＝３Ｖの場合では、ボロンイオンの注
入量が５×１０¹¹cm^-2の時には、電位の窪み１７及び１
８はいずれも発生していないが、工程のばらつきでボロ
ンイオンの注入量が変動すると、電位の窪み１７及び１
８が発生し、転送効率の劣化が生じる可能性がある（図
７（ｂ））。Ｖ_L ＝０Ｖ、Ｖ_H ＝２Ｖの場合には、ボロ
ンイオンの注入量をいかなる値にしても、常に電位の窪
み１７及び１８の片方又は両方が発生し、転送効率が劣
化する（図７（ｃ））。

【０００９】このように、従来の製造方法で形成された
ＣＣＤでは、駆動電圧が３Ｖ以上の時には、Ｐ型不純物
７のイオン注入量を適切に決めることにより、第１電極
６と第２電極１１の間の絶縁膜直下において、電位の窪
み１７及び１８が発生しないため、転送効率の劣化を防
ぐことが可能である。しかし、駆動電圧が３Ｖよりも小
さい時には、Ｐ型不純物７の注入量をいかなる値にして
も電位の窪み１７及び１８が発生してしまうため、完全
な電荷の転送が行えないという問題があった。

【００１０】本発明の目的は、上記のような従来の問題
点を解決して、低駆動電圧でも転送効率の劣化を防止す
ることが可能な電荷結合素子の製造方法を提供すること
にある。

【００１１】

【課題を解決するための手段】本発明は、第１導電型半
導体基板上に設けられた第２導電型ウェル上もしくは第
２導電型半導体基板上に、第１導電型埋込チャネル層を
形成し、前記第１導電型埋込チャネル層の上に絶縁膜を
形成し、前記絶縁膜上にストライプ状に並んだ第１の電
極を形成し、前記第１の電極をマスクとして自己整合的
に第２導電型不純物の注入を行い、前記第１の電極の側
面にのみ側壁を形成し、熱酸化によって前記第１の電極
の上面及び側面が導電性である場合には前記側壁の全部
を絶縁化した後、前記第１の電極の隙間の前記絶縁膜上
に第２の電極を形成することを特徴とする電荷結合素子
の製造方法である。

【００１２】

【作用】第１電極６と第２電極１１の間の絶縁膜直下に
おいて電位の窪み１７及び１８が発生し易いのは、次の
ように説明することができる。すなわち、ボロンイオン
等のＰ型不純物７は、Ｎ^- 型電位障壁層８を形成するた
めに第１電極６をマスクとして自己整合的にイオン注入
される。しかしその後、第１電極６は熱酸化されて電極
長が短くなるため、第１電極側面の位置１３は、Ｐ型不
純物の注入領域端の位置１４から離れる。その結果、第
１電極６と第２電極１１の間の絶縁膜直下のＮ型埋込チ
ャネル層内部に存在するＰ型不純物は、イオン注入後の
熱処理によって拡散してきたＰ型不純物しか存在してい
ないため、電位の窪みが発生し易くなっている。

【００１３】本発明においては、第１電極６を形成し、
この第１電極６をマスクとして自己整合的にＰ型不純物
７をイオン注入した後、第１電極６に導電性の側壁２
０、又は絶縁性の側壁２２を形成する。このように第１
電極６に導電性の側壁２０、又は絶縁性の側壁２２を設
けることにより、その後の熱酸化の工程で、側壁が導電
性の場合には、導電性の側壁２０及び第１電極上面のみ
が熱酸化され、側壁が絶縁性の場合には、第１電極上面
のみが熱酸化されるため、第１電極側面の位置１３は後
退しない。従って、熱酸化終了後の第１電極側面の位置
１３とＰ型不純物の注入領域端の位置１４はほぼ一致
し、第１電極６と第２電極１１の間の絶縁膜直下のＮ型
埋込チャネル層内部においても、Ｐ型不純物が十分に存
在するようにＮ^- 型電位障壁層８が形成されるため、電
位の窪み１７及び１８は発生しにくくなり、転送効率の
劣化が防止できる。

【００１４】

【実施例】

（実施例１）図１（ａ）〜（ｅ）は、本発明の一実施例
を示す断面図である。図１（ａ）は、従来の製造方法に
おける図４（ｃ）に対応するものであり、そこまでの製
造方法は従来と同一であるのでここでは説明を省略す
る。但し図１（ａ）の第１電極６は、後の工程で側面に
導電性の側壁２０を設けることを考慮して、図４（ｃ）
の第１電極６よりも電極長が短く形成されている。第１
電極６を形成し、Ｎ^- 型電位障壁層８を形成した後、第
１電極６及び絶縁膜４の上に、例えばＣＶＤ法等により
多結晶シリコン等の導電性膜１９を形成する（図１
（ｂ））。導電性膜１９の膜厚は、第１電極６と第２電
極１１の間に形成しようとする絶縁膜９の膜厚によって
変わるが、例えば絶縁膜４がＯＮＯ膜で形成されてお
り、絶縁膜９の膜厚を０．２μm にする場合には、導電
性膜１９は０．２μm 程度の膜厚とする。さらに導電性
膜１９に対して異方性エッチングを行い、第１電極６の
側面に導電性の側壁２０を形成する（図１（ｃ））。こ
こで導電性の側壁２０は、第１電極６と電気的に導通し
ている。その後、第１電極上面及び導電性の側壁２０を
熱酸化させて絶縁膜９を形成し、さらに絶縁膜４及び絶
縁膜９の上に、例えばＣＶＤ法等により多結晶シリコン
等の電極層１０を形成する（図１（ｄ））。最後に電極
層１０をパターニングし、第１電極の隙間を覆う第２電
極１１を形成する（図１（ｅ））。以上の工程により形
成されたＣＣＤでは、第１電極６と第２電極１１の間の
絶縁膜９を形成する際に、第１電極側面の位置１３が熱
酸化により後退しないため、第１電極側面の位置１３と
Ｐ型不純物の注入領域端の位置１４が一致している。

【００１５】上記のような工程で形成されたＣＣＤにつ
いて、通常の製造工程で行われるＰ型不純物（ここでは
ボロン）の注入後の典型的な熱処理による拡散を考慮し
てシミュレーションを行い、Ｎ型埋込チャネル層内部に
形成される電位分布を、ボロンイオンの注入量をパラメ
ータとして調べた。その結果を図２に示す。図２では、
第１電極６と第２電極１１の間隔は０．２μm とし、ボ
ロンイオンの注入領域端の位置１４は、第１電極側面の
位置１３と一致させた状態でシミュレーションを行って
いる。ボロンイオンの注入量が少量の時には電位の窪み
１７が発生し、注入量が多くなると電位の窪み１８が発
生するという傾向は、従来の製造方法で形成されたＣＣ
Ｄと同じである。しかし、Ｎ^- 型電位障壁層８を形成し
ているボロンの注入領域の位置１４が、第１電極側面の
位置１３まで広がることにより、電位の窪み１７及び１
８の発生が抑制されていることが分かる。Ｖ_L ＝０，Ｖ
_H ＝５Ｖの場合には、ボロンイオンの注入量が３×１０
¹¹cm^-2〜１．２×１０¹²cm^-2の範囲で、電位の窪み１７
及び１８はいずれも発生しない（図２（ａ））。Ｖ_L ＝
０，Ｖ_H ＝３Ｖの場合には、ボロンイオンの注入量が３
×１０¹¹cm^-2〜８×１０¹¹cm^-2の範囲で、電位の窪み１
７及び１８はいずれも発生しない（図２（ｂ））。Ｖ_L
＝０Ｖ，Ｖ_H ＝２Ｖの場合においても、ボロンイオンの
注入量が３×１０¹¹cm^-2〜５×１０¹¹cm^-2の範囲で、電
位の窪み１７及び１８はいずれも発生しない。

【００１６】以上のシミュレーション結果から、上記実
施例の製造方法によれば、ＣＣＤの駆動電圧が３Ｖ以下
であっても、電荷の転送経路に電位の窪み１７及び１８
が発生するのを抑制することが可能となるため、低駆動
電圧でも転送効率の劣化を防止することができる。さら
に同一の電圧で駆動した場合には、従来の製造方法で形
成されたＣＣＤよりも電荷の転送に寄与する電界が強く
なり、短時間で電荷転送を行うことができるため、より
高速でＣＣＤを駆動させることが可能となる。又、上記
実施例の製造方法によれば、電位の窪み１７及び１８の
発生しないＰ型不純物７の注入量の許容範囲は、従来の
製造方法よりも広がるため、工程のばらつきによりＰ型
不純物７の注入量が変動しても、電位の窪み１７及び１
８が発生しにくくなるという効果が得られる。

【００１７】（実施例２）図３（ａ）〜（ｅ）は、本発
明の第２の実施例を示す断面図である。図３（ａ）は、
従来の製造方法における図４（ｃ）に対応するものであ
り、そこまでの製造方法は従来と同一であるのでここで
は説明を省略する。但し図３（ａ）の第１電極６は、後
の工程で側面に絶縁性の側壁２２を設けることを考慮し
て、図４（ｃ）の第１電極６よりも電極長が短く形成さ
れている。第１電極６を形成し、Ｎ^- 型電位障壁層８を
形成した後、第１電極６及び絶縁膜４の上に、例えばＣ
ＶＤ法等により酸化膜や窒化膜等の絶縁性膜２１を形成
する（図３（ｂ））。絶縁性膜２１の膜厚は、第１電極
６と第２電極１１の間隔によって変わるが、間隔を０．
２μm にする場合には、絶縁膜膜２１は０．２μm 程度
の膜厚とする。さらに絶縁性膜２１に対して異方性エッ
チングを行い、第１電極６の側面に絶縁性の側壁２２を
形成する（図３（ｃ））。その後、第１電極６上面を熱
酸化させて絶縁膜２３を形成し、絶縁膜４、絶縁膜２３
及び絶縁性の側壁２２の上に、例えばＣＶＤ法等により
多結晶シリコン等の電極層１０を形成する（図３
（ｄ））。最後に電極層１０をパターニングし、第１電
極の隙間を覆う第２電極１１を形成する（図３
（ｅ））。以上の工程により形成されたＣＣＤでは、第
１電極６と第２電極１１の間の絶縁膜２３を形成する際
に、第１電極側面の位置１３は熱酸化によってほとんど
後退しないため、第１電極側面の位置１３とＰ型不純物
の注入領域端の位置１４が一致している。

【００１８】上記実施例の製造方法によってＣＣＤを形
成すれば、実施例１の製造方法によってＣＣＤを形成し
た場合と同様に、低駆動電圧でも転送効率の劣化を防止
することができ、さらに同一の電圧で駆動した場合に
は、高速でＣＣＤを駆動させることが可能となる。又、
工程のばらつきによりＰ型不純物７の注入量が変動して
も、電位の窪み１７及び１８が発生しにくくなるという
効果が得られる。

【００１９】

【発明の効果】以上詳細に説明したように、本発明によ
れば、２層電極２相駆動のＣＣＤにおいて、第１電極を
マスクとして自己整合的にＰ型不純物をイオン注入した
後、第１電極に導電性もしくは絶縁性の側壁を形成する
製造方法を利用することにより、従来の製造方法を利用
する場合に比べて、電荷の転送経路に電位の窪みが発生
するのを抑制することができる。従って、本発明によれ
ば、従来よりも転送効率を劣化させることなく、低電圧
でＣＣＤを駆動させることが可能となる。又、同一の電
圧で駆動した場合には、従来の製造方法で形成されたＣ
ＣＤよりも電荷の転送に寄与する電界が強くなり、短時
間で電荷転送が行えるため、より高速でＣＣＤを駆動さ
せることが可能となる。

【図面の簡単な説明】

【図１】本願の第１の発明の一実施例である２層電極２
相駆動ＣＣＤの製造工程を示す断面図である。

【図２】本願の第１の発明の一実施例に示した２層電極
２相駆動ＣＣＤにおける、ボロンの注入量と埋込チャネ
ル層内の電位分布の関係を示す図である。

【図３】本願の第２の発明の一実施例である２層電極２
相駆動のＣＣＤの製造工程を示す断面図である。

【図４】従来の２層電極２相駆動ＣＣＤの製造工程を示
す断面図である。

【図５】２層電極２相駆動ＣＣＤにおいて、電荷が転送
される原理を示す模式的電位分布図である。

【図６】従来の２層電極２相駆動ＣＣＤにおける、電位
障壁領域近傍の断面図と模式的電位分布図である。

【図７】従来の２層電極２相駆動ＣＣＤにおける、ボロ
ンの注入量と埋込チャネル層内の電位分布の関係を示す
図である。

【符号の説明】

１ Ｎ型半導体基板 ２ Ｐ型ウェル ３ Ｎ型埋込チャネル層 ４ 絶縁膜 ５ 電極層 ６ 第１電極 ７ Ｐ型不純物 ８ Ｎ^- 型電位障壁層 ９ 絶縁膜 １０ 電極層 １１ 第２電極 １２ 信号電荷 １３ 第１電極側面の位置 １４ Ｐ型不純物の注入領域端の位置 １５ 電位の窪み １６ 第２電極側面の位置 １７ 電位の窪み １８ 電位の窪み １９ 導電性膜 ２０ 導電性の側壁 ２１ 絶縁性膜 ２２ 絶縁性の側壁 ２３ 絶縁膜 ２４ 電荷蓄積領域 ２５ 電位障壁領域

フロントページの続き (72)発明者 中野 隆 東京都港区芝五丁目７番１号 日本電気 株式会社内 (56)参考文献 特開 平１−276668（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】第１導電型半導体基板上に設けられた第２
   導電型ウェル上もしくは第２導電型半導体基板上に、第
   １導電型埋込チャネル層を形成し、前記第１導電型埋込
   チャネル層の上に絶縁膜を形成し、前記絶縁膜上にスト
   ライプ状に並んだ第１の電極を形成し、前記第１の電極
   をマスクとして自己整合的に第２導電型不純物の注入を
   行い、前記第１の電極の側面にのみ側壁を形成し、熱酸
   化によって前記第１の電極の上面及び側面が導電性であ
   る場合には前記側壁の全部を、絶縁化した後、前記第１
   の電極の隙間の前記絶縁膜上に第２の電極を形成するこ
   とを特徴とする電荷結合素子の製造方法。