JP3119619B2 - 電荷結合素子及びその製造方法 - Google Patents
電荷結合素子及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、固体撮像素子やメ
モリ素子等に利用される電荷結合素子（チャージ・カッ
プルド・デバイス、以下ＣＣＤと略す）、更に詳しくは
２層電極２相駆動のＣＣＤおよびその製造方法に関す
る。
モリ素子等に利用される電荷結合素子（チャージ・カッ
プルド・デバイス、以下ＣＣＤと略す）、更に詳しくは
２層電極２相駆動のＣＣＤおよびその製造方法に関す
る。
【０００２】
【従来の技術】最近、固体撮像素子の多画素化、高速駆
動化が非常に進んでおり、特に駆動周波数の高い水平Ｃ
ＣＤにおいて、駆動電圧の低減や転送効率の向上が必要
となっている。
動化が非常に進んでおり、特に駆動周波数の高い水平Ｃ
ＣＤにおいて、駆動電圧の低減や転送効率の向上が必要
となっている。
【０００３】図４は、従来の２層電極２相駆動ＣＣＤの
製造方法及び構造を説明するための図であり、ＣＣＤの
転送方向に沿った断面図である。以下、半導体基板がＮ
型、ウェルがＰ型、埋込チャネル層がＮ型で構成されて
いる場合について説明する。従来の製造工程は、例えば
Ｎ型半導体基板１にＰ型不純物とＮ型不純物を導入する
ことで、Ｐ型ウェル２及びＮ型埋込チャネル層３を形成
し、表面には、例えば熱酸化膜や酸化膜−窒化膜−酸化
膜の３層構造の膜（ＯＮＯ膜）等の絶縁膜４を形成し、
さらに絶縁膜４の上に、例えばＣＶＤ法等により多結晶
シリコン等の電極層５を形成する（図４（ａ））。次
に、この電極層５をパターニングし、第１電極６を形成
する（図４（ｂ））。続いて第１電極６をマスクとして
自己整合的に、例えばボロンイオン等のＰ型不純物７を
イオン注入法等で導入し、Ｎ型埋込チャネル層３内にＮ
- 型電位障壁層８を形成する（図４（ｃ））。その後、
第１電極６を熱酸化することにより絶縁膜９を形成し、
絶縁膜４及び絶縁膜９の上に、例えばＣＶＤ法により多
結晶シリコン等の電極層１０を形成する（図４
（ｄ））。最後に電極層１０をパターニングし、第１電
極６の隙間を覆う様に第２電極１１を形成する（図４
（ｅ））。
製造方法及び構造を説明するための図であり、ＣＣＤの
転送方向に沿った断面図である。以下、半導体基板がＮ
型、ウェルがＰ型、埋込チャネル層がＮ型で構成されて
いる場合について説明する。従来の製造工程は、例えば
Ｎ型半導体基板１にＰ型不純物とＮ型不純物を導入する
ことで、Ｐ型ウェル２及びＮ型埋込チャネル層３を形成
し、表面には、例えば熱酸化膜や酸化膜−窒化膜−酸化
膜の３層構造の膜（ＯＮＯ膜）等の絶縁膜４を形成し、
さらに絶縁膜４の上に、例えばＣＶＤ法等により多結晶
シリコン等の電極層５を形成する（図４（ａ））。次
に、この電極層５をパターニングし、第１電極６を形成
する（図４（ｂ））。続いて第１電極６をマスクとして
自己整合的に、例えばボロンイオン等のＰ型不純物７を
イオン注入法等で導入し、Ｎ型埋込チャネル層３内にＮ
- 型電位障壁層８を形成する（図４（ｃ））。その後、
第１電極６を熱酸化することにより絶縁膜９を形成し、
絶縁膜４及び絶縁膜９の上に、例えばＣＶＤ法により多
結晶シリコン等の電極層１０を形成する（図４
（ｄ））。最後に電極層１０をパターニングし、第１電
極６の隙間を覆う様に第２電極１１を形成する（図４
（ｅ））。
【０００４】以上の製造工程によって、第１電極６と第
２電極１１が交互に並び、第１電極６の下に電荷蓄積領
域２４、第２電極１１の下に電位障壁領域２５を有する
２層電極２相駆動のＣＣＤが完成する。
２電極１１が交互に並び、第１電極６の下に電荷蓄積領
域２４、第２電極１１の下に電位障壁領域２５を有する
２層電極２相駆動のＣＣＤが完成する。
【０００５】図５は、形成されたＣＣＤにおいて、電荷
転送の原理を説明するための模式的電位分布図である。
図５（ａ）に示すように、２つの信号線にＶL 及びＶH
の電位が印加されている時、信号電荷１２は、ＶH の電
圧が印加されている第１電極６の下の電荷蓄積領域２４
に蓄積される。その状態から、２つの信号線の電圧ＶL
及びＶH が入れ替わると、図５（ｂ）に示すようにＮ型
埋込チャネル層内部の電位の高い部分が移動し、それに
伴って信号電荷１２も転送される。以下、同様に２つの
信号線の電圧ＶL 及びＶH を繰り返し入れ替えることに
より、信号電荷１２を次々と転送していくことが可能と
なる。
転送の原理を説明するための模式的電位分布図である。
図５（ａ）に示すように、２つの信号線にＶL 及びＶH
の電位が印加されている時、信号電荷１２は、ＶH の電
圧が印加されている第１電極６の下の電荷蓄積領域２４
に蓄積される。その状態から、２つの信号線の電圧ＶL
及びＶH が入れ替わると、図５（ｂ）に示すようにＮ型
埋込チャネル層内部の電位の高い部分が移動し、それに
伴って信号電荷１２も転送される。以下、同様に２つの
信号線の電圧ＶL 及びＶH を繰り返し入れ替えることに
より、信号電荷１２を次々と転送していくことが可能と
なる。
【０００６】
【発明が解決しようとする課題】しかしながら従来の２
層電極２相駆動ＣＣＤでは、特に低駆動電圧で信号電荷
を転送させようとした時に、第１電極６と第２電極１１
の間の絶縁膜直下において電位の窪み（ディップまたは
ポケットとも称される）が発生しやすく、低駆動電圧で
信号を完全に転送することが困難であるという問題があ
った。
層電極２相駆動ＣＣＤでは、特に低駆動電圧で信号電荷
を転送させようとした時に、第１電極６と第２電極１１
の間の絶縁膜直下において電位の窪み（ディップまたは
ポケットとも称される）が発生しやすく、低駆動電圧で
信号を完全に転送することが困難であるという問題があ
った。
【０００７】図６は、従来の製造方法で形成されたＣＣ
Ｄの問題点を説明するための図であり、Ｎ- 型電位障壁
層８の近傍の断面図と模式的な電位分布図である。従来
の製造工程では、ボロンイオン等のＰ型不純物７を、第
１電極６をマスクとして自己整合的にイオン注入法等に
より注入する（図６（ａ））。次に第１電極６を熱酸化
して、絶縁膜９を０．２μm 程度形成するが、この時、
第１電極側面の位置１３は熱酸化により後退し、第１電
極６の電極長は短くなってしまう（図６（ｂ））。その
後、第１電極６の隙間を覆うように第２電極１１を形成
する（図６（ｃ））。このような製造工程で形成された
ＣＣＤでは、第１電極側面の位置１３は、Ｐ型不純物の
注入領域端の位置１４から離れてしまうため、第１電極
６と第２電極１１の間の絶縁膜直下において、電位の窪
み１５が発生しやすくなる（図６（ｄ））。特に第１電
極６及び第２電極１１下の絶縁膜４がＯＮＯ膜で形成さ
れている場合、第１電極６を熱酸化した時の電極側面の
位置１３は、熱酸化による絶縁膜９の膜厚とほぼ等しい
量だけ後退するため、結果としてＰ型不純物の注入領域
端の位置１４は、第２電極側面の位置１６とほぼ一致す
るようになる（図６（ｃ））。
Ｄの問題点を説明するための図であり、Ｎ- 型電位障壁
層８の近傍の断面図と模式的な電位分布図である。従来
の製造工程では、ボロンイオン等のＰ型不純物７を、第
１電極６をマスクとして自己整合的にイオン注入法等に
より注入する（図６（ａ））。次に第１電極６を熱酸化
して、絶縁膜９を０．２μm 程度形成するが、この時、
第１電極側面の位置１３は熱酸化により後退し、第１電
極６の電極長は短くなってしまう（図６（ｂ））。その
後、第１電極６の隙間を覆うように第２電極１１を形成
する（図６（ｃ））。このような製造工程で形成された
ＣＣＤでは、第１電極側面の位置１３は、Ｐ型不純物の
注入領域端の位置１４から離れてしまうため、第１電極
６と第２電極１１の間の絶縁膜直下において、電位の窪
み１５が発生しやすくなる（図６（ｄ））。特に第１電
極６及び第２電極１１下の絶縁膜４がＯＮＯ膜で形成さ
れている場合、第１電極６を熱酸化した時の電極側面の
位置１３は、熱酸化による絶縁膜９の膜厚とほぼ等しい
量だけ後退するため、結果としてＰ型不純物の注入領域
端の位置１４は、第２電極側面の位置１６とほぼ一致す
るようになる（図６（ｃ））。
【０００８】図７は、従来の製造方法で形成されたＣＣ
Ｄについて、通常の製造工程で行われるＰ型不純物７
（ここではボロン）の注入後の典型的な熱処理による拡
散を考慮してシミュレーションを行い、Ｎ型埋込チャネ
ル層内部に形成される電位分布を、ボロンイオンの注入
量をパラメータとして調べた結果である。図７では、第
１電極６と第２電極１１の間隔は０．２μm とし、ボロ
ンイオンの注入領域端の位置１４は、第２電極側面の位
置１６と一致させた状態でシミュレーションを行ってい
る。ボロンイオン注入量が少量の時は、ＶL が印加され
ている電極下の電荷蓄積領域２４と電位障壁領域２５の
間に電位の窪み１７が発生する。一方、ボロンイオン注
入量が多くなると、電位の窪み１７は消滅していくが、
今度はＶLが印加されている電極下の電荷蓄積領域２４
と、ＶH が印加されている電極下の電位障壁領域２５の
間に電位の窪み１８が発生する。電荷の転送進路に電位
の窪み１７及び１８が生じている場合、信号電荷の一部
が窪みに取り残されて転送効率が劣化してしまう。これ
を避けるためには、ボロンイオンの注入量を電位の窪み
１７及び１８が発生しない条件で決める必要がある。Ｖ
L ＝０Ｖ，ＶH ＝５Ｖの場合には、ボロンイオンの注入
量が５×１０11cm-2〜１×１０12cm-2の範囲では、電位
の窪み１７及び１８はいずれも発生しておらず、転送効
率の劣化を防止することが可能である（図７（ａ））。
ＶL ＝０Ｖ、ＶH ＝３Ｖの場合では、ボロンイオンの注
入量が５×１０11cm-2の時には、電位の窪み１７及び１
８はいずれも発生していないが、工程のばらつきでボロ
ンイオンの注入量が変動すると、電位の窪み１７及び１
８が発生し、転送効率の劣化が生じる可能性がある（図
７（ｂ））。ＶL ＝０Ｖ、ＶH ＝２Ｖの場合には、ボロ
ンイオンの注入量をいかなる値にしても、常に電位の窪
み１７及び１８の片方又は両方が発生し、転送効率が劣
化する（図７（ｃ））。
Ｄについて、通常の製造工程で行われるＰ型不純物７
（ここではボロン）の注入後の典型的な熱処理による拡
散を考慮してシミュレーションを行い、Ｎ型埋込チャネ
ル層内部に形成される電位分布を、ボロンイオンの注入
量をパラメータとして調べた結果である。図７では、第
１電極６と第２電極１１の間隔は０．２μm とし、ボロ
ンイオンの注入領域端の位置１４は、第２電極側面の位
置１６と一致させた状態でシミュレーションを行ってい
る。ボロンイオン注入量が少量の時は、ＶL が印加され
ている電極下の電荷蓄積領域２４と電位障壁領域２５の
間に電位の窪み１７が発生する。一方、ボロンイオン注
入量が多くなると、電位の窪み１７は消滅していくが、
今度はＶLが印加されている電極下の電荷蓄積領域２４
と、ＶH が印加されている電極下の電位障壁領域２５の
間に電位の窪み１８が発生する。電荷の転送進路に電位
の窪み１７及び１８が生じている場合、信号電荷の一部
が窪みに取り残されて転送効率が劣化してしまう。これ
を避けるためには、ボロンイオンの注入量を電位の窪み
１７及び１８が発生しない条件で決める必要がある。Ｖ
L ＝０Ｖ，ＶH ＝５Ｖの場合には、ボロンイオンの注入
量が５×１０11cm-2〜１×１０12cm-2の範囲では、電位
の窪み１７及び１８はいずれも発生しておらず、転送効
率の劣化を防止することが可能である（図７（ａ））。
ＶL ＝０Ｖ、ＶH ＝３Ｖの場合では、ボロンイオンの注
入量が５×１０11cm-2の時には、電位の窪み１７及び１
８はいずれも発生していないが、工程のばらつきでボロ
ンイオンの注入量が変動すると、電位の窪み１７及び１
８が発生し、転送効率の劣化が生じる可能性がある（図
７（ｂ））。ＶL ＝０Ｖ、ＶH ＝２Ｖの場合には、ボロ
ンイオンの注入量をいかなる値にしても、常に電位の窪
み１７及び１８の片方又は両方が発生し、転送効率が劣
化する（図７（ｃ））。
【０００９】このように、従来の製造方法で形成された
ＣＣＤでは、駆動電圧が３Ｖ以上の時には、Ｐ型不純物
７のイオン注入量を適切に決めることにより、第１電極
６と第２電極１１の間の絶縁膜直下において、電位の窪
み１７及び１８が発生しないため、転送効率の劣化を防
ぐことが可能である。しかし、駆動電圧が３Ｖよりも小
さい時には、Ｐ型不純物７の注入量をいかなる値にして
も電位の窪み１７及び１８が発生してしまうため、完全
な電荷の転送が行えないという問題があった。
ＣＣＤでは、駆動電圧が３Ｖ以上の時には、Ｐ型不純物
７のイオン注入量を適切に決めることにより、第１電極
６と第２電極１１の間の絶縁膜直下において、電位の窪
み１７及び１８が発生しないため、転送効率の劣化を防
ぐことが可能である。しかし、駆動電圧が３Ｖよりも小
さい時には、Ｐ型不純物７の注入量をいかなる値にして
も電位の窪み１７及び１８が発生してしまうため、完全
な電荷の転送が行えないという問題があった。
【００１０】本発明の目的は、上記のような従来の問題
点を解決して、低駆動電圧でも転送効率の劣化を防止す
ることが可能な電荷結合素子およびその製造方法を提供
することにある。
点を解決して、低駆動電圧でも転送効率の劣化を防止す
ることが可能な電荷結合素子およびその製造方法を提供
することにある。
【００１１】
【課題を解決するための手段】本発明の電荷結合素子
は、第１導電型半導体基板上の第２導電型ウェル上もし
くは第２導電型半導体基板上に形成された第１導電型埋
込チャネル層と、前記第１導電型埋込チャネル層の上に
形成された絶縁膜と、前記絶縁膜上に形成された第１の
電極と、前記第１の電極をマスクとして自己整合的に形
成された第２導電型領域と、前記第１の電極の隙間に形
成された前記絶縁膜と接している第２の電極とを有する
電荷結合素子であって、前記第２導電型領域端の位置が
前記第１の電極側面の位置と一致していることを特徴と
している。また、本発明の電荷結合素子は、第１導電型
半導体基板上の第２導電型ウェル上もしくは第２導電型
半導体基板上に形成された第１導電型埋込チャネル層
と、前記第１導電型埋込チャネル層の上に形成された絶
縁膜と、前記絶縁膜上に形成された第１の電極と、前記
第１の電極をマスクとして自己整合的に形成された第２
導電型領域と、前記第１の電極の隙間に形成された第２
の電極とを有する電荷結合素子であって、前記第１の電
極の、上面の酸化膜と側面の酸化膜の膜質が異なるこ
と、或いは前記絶縁膜が酸化膜−窒化膜−酸化膜の三層
構造の膜（ＯＮＯ膜）からなることを特徴としている。
は、第１導電型半導体基板上の第２導電型ウェル上もし
くは第２導電型半導体基板上に形成された第１導電型埋
込チャネル層と、前記第１導電型埋込チャネル層の上に
形成された絶縁膜と、前記絶縁膜上に形成された第１の
電極と、前記第１の電極をマスクとして自己整合的に形
成された第２導電型領域と、前記第１の電極の隙間に形
成された前記絶縁膜と接している第２の電極とを有する
電荷結合素子であって、前記第２導電型領域端の位置が
前記第１の電極側面の位置と一致していることを特徴と
している。また、本発明の電荷結合素子は、第１導電型
半導体基板上の第２導電型ウェル上もしくは第２導電型
半導体基板上に形成された第１導電型埋込チャネル層
と、前記第１導電型埋込チャネル層の上に形成された絶
縁膜と、前記絶縁膜上に形成された第１の電極と、前記
第１の電極をマスクとして自己整合的に形成された第２
導電型領域と、前記第１の電極の隙間に形成された第２
の電極とを有する電荷結合素子であって、前記第１の電
極の、上面の酸化膜と側面の酸化膜の膜質が異なるこ
と、或いは前記絶縁膜が酸化膜−窒化膜−酸化膜の三層
構造の膜（ＯＮＯ膜）からなることを特徴としている。
【００１２】また本発明の電荷結合素子の製造方法は、
第１導電型半導体基板上に設けられた第２導電型ウェル
上もしくは第２導電型半導体基板上に、第１導電型埋込
チャネル層を形成する工程と、前記第１導電型埋込チャ
ネル層の上に絶縁膜を形成する工程と、前記絶縁膜上に
第１の電極層を形成する工程と、前記絶縁膜を残したま
ま前記第１の電極層の一部をエッチング除去して第１の
電極を形成する工程と、前記第１の電極をマスクとして
自己整合的に第２導電型不純物を注入する工程と、前記
絶縁膜の表面、前記第１の電極の上面および側面を覆う
ように絶縁薄膜或いは導電性薄膜を形成する工程と、前
記絶縁膜の表面上及び前記第１の電極の上面の前記薄膜
をエッチング除去することによって前記第１の電極の側
面に絶縁性あるいは導電性の側壁を形成する工程と、熱
酸化によって前記第１の電極の上面、或いは上面と側壁
を絶縁化する工程と、前記第１の電極の隙間に第２の電
極を形成する工程を有することを特徴としている。
第１導電型半導体基板上に設けられた第２導電型ウェル
上もしくは第２導電型半導体基板上に、第１導電型埋込
チャネル層を形成する工程と、前記第１導電型埋込チャ
ネル層の上に絶縁膜を形成する工程と、前記絶縁膜上に
第１の電極層を形成する工程と、前記絶縁膜を残したま
ま前記第１の電極層の一部をエッチング除去して第１の
電極を形成する工程と、前記第１の電極をマスクとして
自己整合的に第２導電型不純物を注入する工程と、前記
絶縁膜の表面、前記第１の電極の上面および側面を覆う
ように絶縁薄膜或いは導電性薄膜を形成する工程と、前
記絶縁膜の表面上及び前記第１の電極の上面の前記薄膜
をエッチング除去することによって前記第１の電極の側
面に絶縁性あるいは導電性の側壁を形成する工程と、熱
酸化によって前記第１の電極の上面、或いは上面と側壁
を絶縁化する工程と、前記第１の電極の隙間に第２の電
極を形成する工程を有することを特徴としている。
【００１３】第１電極６と第２電極１１の間の絶縁膜直
下において電位の窪み１７及び１８が発生し易いのは、
次のように説明することができる。すなわち、ボロンイ
オン等のＰ型不純物７は、Ｎ- 型電位障壁層８を形成す
るために第１電極６をマスクとして自己整合的にイオン
注入される。しかしその後、第１電極６は熱酸化されて
電極長が短くなるため、第１電極側面の位置１３は、Ｐ
型不純物の注入領域端の位置１４から離れる。その結
果、第１電極６と第２電極１１の間の絶縁膜直下のＮ型
埋込チャネル層内部に存在するＰ型不純物は、イオン注
入後の熱処理によって拡散してきたＰ型不純物しか存在
していないため、電位の窪みが発生し易くなっている。
下において電位の窪み１７及び１８が発生し易いのは、
次のように説明することができる。すなわち、ボロンイ
オン等のＰ型不純物７は、Ｎ- 型電位障壁層８を形成す
るために第１電極６をマスクとして自己整合的にイオン
注入される。しかしその後、第１電極６は熱酸化されて
電極長が短くなるため、第１電極側面の位置１３は、Ｐ
型不純物の注入領域端の位置１４から離れる。その結
果、第１電極６と第２電極１１の間の絶縁膜直下のＮ型
埋込チャネル層内部に存在するＰ型不純物は、イオン注
入後の熱処理によって拡散してきたＰ型不純物しか存在
していないため、電位の窪みが発生し易くなっている。
【００１４】本発明においては、第１電極６を形成し、
この第１電極６をマスクとして自己整合的にＰ型不純物
７をイオン注入した後、第１電極６に導電性の側壁２
０、又は絶縁性の側壁２２を形成する。このように第１
電極６に導電性の側壁２０、又は絶縁性の側壁２２を設
けることにより、その後の熱酸化の工程で、側壁が導電
性の場合には、導電性の側壁２０及び第１電極上面のみ
が熱酸化され、側壁が絶縁性の場合には、第１電極上面
のみが熱酸化されるため、第１電極側面の位置１３は後
退しない。従って、熱酸化終了後の第１電極側面の位置
１３とＰ型不純物の注入領域端の位置１４はほぼ一致
し、第１電極６と第２電極１１の間の絶縁膜直下のＮ型
埋込チャネル層内部においても、Ｐ型不純物が十分に存
在するようにＮ- 型電位障壁層８が形成されるため、電
位の窪み１７及び１８は発生しにくくなり、転送効率の
劣化が防止できる。
この第１電極６をマスクとして自己整合的にＰ型不純物
７をイオン注入した後、第１電極６に導電性の側壁２
０、又は絶縁性の側壁２２を形成する。このように第１
電極６に導電性の側壁２０、又は絶縁性の側壁２２を設
けることにより、その後の熱酸化の工程で、側壁が導電
性の場合には、導電性の側壁２０及び第１電極上面のみ
が熱酸化され、側壁が絶縁性の場合には、第１電極上面
のみが熱酸化されるため、第１電極側面の位置１３は後
退しない。従って、熱酸化終了後の第１電極側面の位置
１３とＰ型不純物の注入領域端の位置１４はほぼ一致
し、第１電極６と第２電極１１の間の絶縁膜直下のＮ型
埋込チャネル層内部においても、Ｐ型不純物が十分に存
在するようにＮ- 型電位障壁層８が形成されるため、電
位の窪み１７及び１８は発生しにくくなり、転送効率の
劣化が防止できる。
【００１５】
（実施例１）図１（ａ）〜（ｅ）は、本発明の一実施例
を示す断面図である。図１（ａ）は、従来の製造方法に
おける図４（ｃ）に対応し、ここまでの製造方法は従来
の製造方法と同様である。つまりＮ型半導体基板１にＰ
型不純物とＮ型不純物を導入することで、Ｐ型ウェル２
及びＮ型埋込チャネル層３を形成し、表面には、例えば
熱酸化膜や酸化膜−窒化膜−酸化膜の３層構造の膜（Ｏ
ＮＯ膜）等の絶縁膜４を形成し、さらに絶縁膜４の上
に、例えばＣＶＤ法等により多結晶シリコン等の電極層
５を形成する。次に、この電極層５を絶縁膜４を残した
ままパターニングし、第１電極６を形成する。続いて第
１電極６をマスクとして自己整合的に、例えばボロンイ
オン等のＰ型不純物７をイオン注入法等で導入し、Ｎ型
埋込チャネル層３内にＮ- 型電位障壁層８を形成する。
但し図１（ａ）の第１電極６は、後の工程で側面に導電
性の側壁２０を設けることを考慮して、従来技術である
図４（ｃ）の第１電極６よりも電極長が短く形成されて
いる。
を示す断面図である。図１（ａ）は、従来の製造方法に
おける図４（ｃ）に対応し、ここまでの製造方法は従来
の製造方法と同様である。つまりＮ型半導体基板１にＰ
型不純物とＮ型不純物を導入することで、Ｐ型ウェル２
及びＮ型埋込チャネル層３を形成し、表面には、例えば
熱酸化膜や酸化膜−窒化膜−酸化膜の３層構造の膜（Ｏ
ＮＯ膜）等の絶縁膜４を形成し、さらに絶縁膜４の上
に、例えばＣＶＤ法等により多結晶シリコン等の電極層
５を形成する。次に、この電極層５を絶縁膜４を残した
ままパターニングし、第１電極６を形成する。続いて第
１電極６をマスクとして自己整合的に、例えばボロンイ
オン等のＰ型不純物７をイオン注入法等で導入し、Ｎ型
埋込チャネル層３内にＮ- 型電位障壁層８を形成する。
但し図１（ａ）の第１電極６は、後の工程で側面に導電
性の側壁２０を設けることを考慮して、従来技術である
図４（ｃ）の第１電極６よりも電極長が短く形成されて
いる。
【００１６】第１電極６を形成し、Ｎ- 型電位障壁層８
を形成した後、第１電極６及び絶縁膜４の上に、例えば
ＣＶＤ法等により多結晶シリコン等の導電性膜１９を形
成する（図１（ｂ））。導電性膜１９の膜厚は、第１電
極６と第２電極１１の間に形成しようとする絶縁膜９の
膜厚によって変わるが、例えば絶縁膜４がＯＮＯ膜で形
成されており、絶縁膜９の膜厚を０．２μm にする場合
には、導電性膜１９は０．２μm 程度の膜厚とする。さ
らに導電性膜１９に対して異方性エッチングを行い、第
１電極６の側面に導電性の側壁２０を形成する（図１
（ｃ））。ここで導電性の側壁２０は、第１電極６と電
気的に導通している。その後、第１電極上面及び導電性
の側壁２０を熱酸化させて絶縁膜９を形成し、さらに絶
縁膜４及び絶縁膜９の上に、例えばＣＶＤ法等により多
結晶シリコン等の電極層１０を形成する（図１
（ｄ））。最後に電極層１０をパターニングし、第１電
極の隙間を覆う第２電極１１を形成する（図１
（ｅ））。以上の製造方法により形成されたＣＣＤで
は、第１電極６と第２電極１１の間の絶縁膜９を形成す
る際に、第１電極側面の位置１３が熱酸化により後退し
ないため、第１電極側面の位置１３とＰ型不純物の注入
領域端の位置１４が一致している構造となる。
を形成した後、第１電極６及び絶縁膜４の上に、例えば
ＣＶＤ法等により多結晶シリコン等の導電性膜１９を形
成する（図１（ｂ））。導電性膜１９の膜厚は、第１電
極６と第２電極１１の間に形成しようとする絶縁膜９の
膜厚によって変わるが、例えば絶縁膜４がＯＮＯ膜で形
成されており、絶縁膜９の膜厚を０．２μm にする場合
には、導電性膜１９は０．２μm 程度の膜厚とする。さ
らに導電性膜１９に対して異方性エッチングを行い、第
１電極６の側面に導電性の側壁２０を形成する（図１
（ｃ））。ここで導電性の側壁２０は、第１電極６と電
気的に導通している。その後、第１電極上面及び導電性
の側壁２０を熱酸化させて絶縁膜９を形成し、さらに絶
縁膜４及び絶縁膜９の上に、例えばＣＶＤ法等により多
結晶シリコン等の電極層１０を形成する（図１
（ｄ））。最後に電極層１０をパターニングし、第１電
極の隙間を覆う第２電極１１を形成する（図１
（ｅ））。以上の製造方法により形成されたＣＣＤで
は、第１電極６と第２電極１１の間の絶縁膜９を形成す
る際に、第１電極側面の位置１３が熱酸化により後退し
ないため、第１電極側面の位置１３とＰ型不純物の注入
領域端の位置１４が一致している構造となる。
【００１７】上記のような構造を有するＣＣＤについ
て、通常の製造工程で行われるＰ型不純物（ここではボ
ロン）の注入後の典型的な熱処理による拡散を考慮して
シミュレーションを行い、Ｎ型埋込チャネル層内部に形
成される電位分布を、ボロンイオンの注入量をパラメー
タとして調べた。その結果を図２に示す。図２では、第
１電極６と第２電極１１の間隔は０．２μm とし、ボロ
ンイオンの注入領域端の位置１４は、第１電極側面の位
置１３と一致させた状態でシミュレーションを行ってい
る。ボロンイオンの注入量が少量の時には電位の窪み１
７が発生し、注入量が多くなると電位の窪み１８が発生
するという傾向は、従来の製造方法で形成されたＣＣＤ
と同じである。しかし、Ｎ- 型電位障壁層８を形成して
いるボロンの注入領域の位置１４が、第１電極側面の位
置１３まで広がることにより、電位の窪み１７及び１８
の発生が抑制されていることが分かる。ＶL ＝０，ＶH
＝５Ｖの場合には、ボロンイオンの注入量が３×１０11
cm-2〜１．２×１０12cm-2の範囲で、電位の窪み１７及
び１８はいずれも発生しない（図２（ａ））。ＶL ＝
０，ＶH ＝３Ｖの場合には、ボロンイオンの注入量が３
×１０11cm-2〜８×１０11cm-2の範囲で、電位の窪み１
７及び１８はいずれも発生しない（図２（ｂ））。ＶL
＝０Ｖ，ＶH ＝２Ｖの場合においても、ボロンイオンの
注入量が３×１０11cm-2〜５×１０11cm-2の範囲で、電
位の窪み１７及び１８はいずれも発生しない。
て、通常の製造工程で行われるＰ型不純物（ここではボ
ロン）の注入後の典型的な熱処理による拡散を考慮して
シミュレーションを行い、Ｎ型埋込チャネル層内部に形
成される電位分布を、ボロンイオンの注入量をパラメー
タとして調べた。その結果を図２に示す。図２では、第
１電極６と第２電極１１の間隔は０．２μm とし、ボロ
ンイオンの注入領域端の位置１４は、第１電極側面の位
置１３と一致させた状態でシミュレーションを行ってい
る。ボロンイオンの注入量が少量の時には電位の窪み１
７が発生し、注入量が多くなると電位の窪み１８が発生
するという傾向は、従来の製造方法で形成されたＣＣＤ
と同じである。しかし、Ｎ- 型電位障壁層８を形成して
いるボロンの注入領域の位置１４が、第１電極側面の位
置１３まで広がることにより、電位の窪み１７及び１８
の発生が抑制されていることが分かる。ＶL ＝０，ＶH
＝５Ｖの場合には、ボロンイオンの注入量が３×１０11
cm-2〜１．２×１０12cm-2の範囲で、電位の窪み１７及
び１８はいずれも発生しない（図２（ａ））。ＶL ＝
０，ＶH ＝３Ｖの場合には、ボロンイオンの注入量が３
×１０11cm-2〜８×１０11cm-2の範囲で、電位の窪み１
７及び１８はいずれも発生しない（図２（ｂ））。ＶL
＝０Ｖ，ＶH ＝２Ｖの場合においても、ボロンイオンの
注入量が３×１０11cm-2〜５×１０11cm-2の範囲で、電
位の窪み１７及び１８はいずれも発生しない。
【００１８】以上のシミュレーション結果から、第１電
極側面の位置１３とＰ型不純物の注入領域端の位置１４
が一致している構造を特徴とするＣＣＤは駆動電圧が３
Ｖ以下であっても、電荷の転送経路に電位の窪み１７及
び１８が発生するのを抑制することが可能となるため、
低駆動電圧でも転送効率の劣化を防止することができ
る。さらに同一の電圧で駆動した場合には、従来の製造
方法で形成されたＣＣＤよりも電荷の転送に寄与する電
界が強くなり、短時間で電荷転送を行うことができるた
め、より高速でＣＣＤを駆動させることが可能となる。
又、上記構造のＣＣＤでは、電位の窪み１７及び１８の
発生しないＰ型不純物７の注入量の許容範囲は、従来の
製造方法よりも広がるため、工程のばらつきによりＰ型
不純物７の注入量が変動しても、電位の窪み１７及び１
８が発生しにくくなるという効果が得られる。
極側面の位置１３とＰ型不純物の注入領域端の位置１４
が一致している構造を特徴とするＣＣＤは駆動電圧が３
Ｖ以下であっても、電荷の転送経路に電位の窪み１７及
び１８が発生するのを抑制することが可能となるため、
低駆動電圧でも転送効率の劣化を防止することができ
る。さらに同一の電圧で駆動した場合には、従来の製造
方法で形成されたＣＣＤよりも電荷の転送に寄与する電
界が強くなり、短時間で電荷転送を行うことができるた
め、より高速でＣＣＤを駆動させることが可能となる。
又、上記構造のＣＣＤでは、電位の窪み１７及び１８の
発生しないＰ型不純物７の注入量の許容範囲は、従来の
製造方法よりも広がるため、工程のばらつきによりＰ型
不純物７の注入量が変動しても、電位の窪み１７及び１
８が発生しにくくなるという効果が得られる。
【００１９】（実施例２）図３（ａ）〜（ｅ）は、本発
明の第２の実施例を示す断面図である。図３（ａ）は、
従来の製造方法における図４（ｃ）に対応するものであ
り、そこまでの製造方法は従来と同一であるのでここで
は説明を省略する。但し図３（ａ）の第１電極６は、後
の工程で側面に絶縁性の側壁２２を設けることを考慮し
て、図４（ｃ）の第１電極６よりも電極長が短く形成さ
れている。第１電極６を形成し、Ｎ- 型電位障壁層８を
形成した後、第１電極６及び絶縁膜４の上に、例えばＣ
ＶＤ法等により酸化膜や窒化膜等の絶縁性膜２１を形成
する（図３（ｂ））。絶縁性膜２１の膜厚は、第１電極
６と第２電極１１の間隔によって変わるが、間隔を０．
２μm にする場合には、絶縁膜膜２１は０．２μm 程度
の膜厚とする。さらに絶縁性膜２１に対して異方性エッ
チングを行い、第１電極６の側面に絶縁性の側壁２２を
形成する（図３（ｃ））。その後、第１電極６上面を熱
酸化させて絶縁膜２３を形成し、絶縁膜４、絶縁膜２３
及び絶縁性の側壁２２の上に、例えばＣＶＤ法等により
多結晶シリコン等の電極層１０を形成する（図３
（ｄ））。最後に電極層１０をパターニングし、第１電
極の隙間を覆う第２電極１１を形成する（図３
（ｅ））。以上の製造方法により形成されたＣＣＤで
は、第１電極６と第２電極１１の間の絶縁膜２３を形成
する際に、第１電極側面の位置１３は熱酸化によってほ
とんど後退しないため、第１電極側面の位置１３とＰ型
不純物の注入領域端の位置１４が一致している。
明の第２の実施例を示す断面図である。図３（ａ）は、
従来の製造方法における図４（ｃ）に対応するものであ
り、そこまでの製造方法は従来と同一であるのでここで
は説明を省略する。但し図３（ａ）の第１電極６は、後
の工程で側面に絶縁性の側壁２２を設けることを考慮し
て、図４（ｃ）の第１電極６よりも電極長が短く形成さ
れている。第１電極６を形成し、Ｎ- 型電位障壁層８を
形成した後、第１電極６及び絶縁膜４の上に、例えばＣ
ＶＤ法等により酸化膜や窒化膜等の絶縁性膜２１を形成
する（図３（ｂ））。絶縁性膜２１の膜厚は、第１電極
６と第２電極１１の間隔によって変わるが、間隔を０．
２μm にする場合には、絶縁膜膜２１は０．２μm 程度
の膜厚とする。さらに絶縁性膜２１に対して異方性エッ
チングを行い、第１電極６の側面に絶縁性の側壁２２を
形成する（図３（ｃ））。その後、第１電極６上面を熱
酸化させて絶縁膜２３を形成し、絶縁膜４、絶縁膜２３
及び絶縁性の側壁２２の上に、例えばＣＶＤ法等により
多結晶シリコン等の電極層１０を形成する（図３
（ｄ））。最後に電極層１０をパターニングし、第１電
極の隙間を覆う第２電極１１を形成する（図３
（ｅ））。以上の製造方法により形成されたＣＣＤで
は、第１電極６と第２電極１１の間の絶縁膜２３を形成
する際に、第１電極側面の位置１３は熱酸化によってほ
とんど後退しないため、第１電極側面の位置１３とＰ型
不純物の注入領域端の位置１４が一致している。
【００２０】上記実施例の製造方法によってＣＣＤを形
成すれば、実施例１の製造方法によってＣＣＤを形成し
た場合と同様に、第１電極側面の位置１３とＰ型不純物
注入領域の位置１４が一致している構造を実現すること
が可能なため、低駆動電圧でも転送効率の劣化を防止す
ることができ、さらに同一の電圧で駆動した場合には、
高速でＣＣＤを駆動させることが可能となる。又、工程
のばらつきによりＰ型不純物７の注入量が変動しても、
電位の窪み１７及び１８が発生しにくくなるという効果
が得られる。
成すれば、実施例１の製造方法によってＣＣＤを形成し
た場合と同様に、第１電極側面の位置１３とＰ型不純物
注入領域の位置１４が一致している構造を実現すること
が可能なため、低駆動電圧でも転送効率の劣化を防止す
ることができ、さらに同一の電圧で駆動した場合には、
高速でＣＣＤを駆動させることが可能となる。又、工程
のばらつきによりＰ型不純物７の注入量が変動しても、
電位の窪み１７及び１８が発生しにくくなるという効果
が得られる。
【００２１】
【発明の効果】以上詳細に説明したように、本発明によ
れば、２層電極２相駆動のＣＣＤにおいて、第１電極を
マスクとして自己整合的にＰ型不純物をイオン注入した
後、第１電極に導電性もしくは絶縁性の側壁を形成する
製造方法を利用することにより、第１電極側面の位置と
Ｐ型不純物注入領域の位置が一致するという構造を実現
することが可能となる。このような構造を有するＣＣＤ
は従来の製造方法で形成されたＣＣＤに比べて、電荷の
転送経路に電位の窪みが発生しにくくなる。従って、本
発明によれば、従来よりも転送効率を劣化させることな
く、低電圧でＣＣＤを駆動させることが可能となる。
又、同一の電圧で駆動した場合には、従来の製造方法で
形成されたＣＣＤよりも電荷の転送に寄与する電界が強
くなり、短時間で電荷転送が行えるため、より高速でＣ
ＣＤを駆動させることが可能となる。
れば、２層電極２相駆動のＣＣＤにおいて、第１電極を
マスクとして自己整合的にＰ型不純物をイオン注入した
後、第１電極に導電性もしくは絶縁性の側壁を形成する
製造方法を利用することにより、第１電極側面の位置と
Ｐ型不純物注入領域の位置が一致するという構造を実現
することが可能となる。このような構造を有するＣＣＤ
は従来の製造方法で形成されたＣＣＤに比べて、電荷の
転送経路に電位の窪みが発生しにくくなる。従って、本
発明によれば、従来よりも転送効率を劣化させることな
く、低電圧でＣＣＤを駆動させることが可能となる。
又、同一の電圧で駆動した場合には、従来の製造方法で
形成されたＣＣＤよりも電荷の転送に寄与する電界が強
くなり、短時間で電荷転送が行えるため、より高速でＣ
ＣＤを駆動させることが可能となる。
【図１】本願の第１の発明の一実施例である２層電極２
相駆動ＣＣＤの製造工程及び構造を示す断面図である。
相駆動ＣＣＤの製造工程及び構造を示す断面図である。
【図２】本願の第１の発明の一実施例に示した２層電極
２相駆動ＣＣＤにおける、ボロンの注入量と埋込チャネ
ル層内の電位分布の関係を示す図である。
２相駆動ＣＣＤにおける、ボロンの注入量と埋込チャネ
ル層内の電位分布の関係を示す図である。
【図３】本願の第２の発明の一実施例である２層電極２
相駆動のＣＣＤの製造工程及び構造を示す断面図であ
る。
相駆動のＣＣＤの製造工程及び構造を示す断面図であ
る。
【図４】従来の２層電極２相駆動ＣＣＤの製造工程及び
構造を示す断面図である。
構造を示す断面図である。
【図５】２層電極２相駆動ＣＣＤにおいて、電荷が転送
される原理を示す模式的電位分布図である。
される原理を示す模式的電位分布図である。
【図６】従来の２層電極２相駆動ＣＣＤにおける、電位
障壁領域近傍の断面図と模式的電位分布図である。
障壁領域近傍の断面図と模式的電位分布図である。
【図７】従来の２層電極２相駆動ＣＣＤにおける、ボロ
ンの注入量と埋込チャネル層内の電位分布の関係を示す
図である。
ンの注入量と埋込チャネル層内の電位分布の関係を示す
図である。
１ Ｎ型半導体基板 ２ Ｐ型ウェル ３ Ｎ型埋込チャネル層 ４ 絶縁膜 ５ 電極層 ６ 第１電極 ７ Ｐ型不純物 ８ Ｎ- 型電位障壁層 ９ 絶縁膜 １０ 電極層 １１ 第２電極 １２ 信号電荷 １３ 第１電極側面の位置 １４ Ｐ型不純物の注入領域端の位置 １５ 電位の窪み １６ 第２電極側面の位置 １７ 電位の窪み １８ 電位の窪み １９ 導電性膜 ２０ 導電性の側壁 ２１ 絶縁性膜 ２２ 絶縁性の側壁 ２３ 絶縁膜 ２４ 電荷蓄積領域 ２５ 電位障壁領域
フロントページの続き (72)発明者 中野 隆 東京都港区芝五丁目７番１号 日本電気 株式会社内 (56)参考文献 特開 平１−276668（ＪＰ，Ａ) 特開 平３−291945（ＪＰ，Ａ)
Claims (4)
- 【請求項１】第１導電型半導体基板上の第２導電型ウェ
ル上もしくは第２導電型半導体基板上に形成された第１
導電型埋込チャネル層と、前記第１導電型埋込チャネル
層の上に形成された絶縁膜と、前記絶縁膜上に形成され
た第１の電極と、前記第１の電極をマスクとして自己整
合的に形成された第２導電型領域と、前記第１の電極の
隙間に形成された第２の電極とを有する電荷結合素子で
あって、前記第２導電型領域の両端の位置が前記第１の電極側面
の位置と一致しており、 前記第１の電極はその上面及び
側面に絶縁層を有し、かつ上面の絶縁層は前記第１の電
極上面を熱酸化することで形成されたものであることを
特徴とする電荷結合素子。 - 【請求項２】第１導電型半導体基板上の第２導電型ウェ
ル上もしくは第２導電型半導体基板上に形成された第１
導電型埋込チャネル層と、前記第１導電型埋込チャネル
層の上に形成された絶縁膜と、前記絶縁膜上に形成され
た第１の電極と、前記第１の電極をマスクとして自己整
合的に形成された第２導電型領域と、前記第１の電極の
隙間に形成された前記絶縁膜と接している第２の電極と
を有する電荷結合素子であって、前記第２導電型領域の
両端の位置が前記第１の電極側面の位置と一致してお
り、前記絶縁膜が酸化膜−窒化膜−酸化膜の三層構造の
膜（ＯＮＯ膜）からなることを特徴とする電荷結合素
子。 - 【請求項３】第１導電型半導体基板上に設けられた第２
導電型ウェル上もしくは第２導電型半導体基板上に、第
１導電型埋込チャネル層を形成する工程と、前記第１導
電型埋込チャネル層の上に絶縁膜を形成する工程と、前
記絶縁膜上に第１の電極層を形成する工程と、前記絶縁
膜を残したまま前記第１の電極層の一部をエッチング除
去して第１の電極を形成する工程と、前記第１の電極を
マスクとして自己整合的に第２導電型不純物を注入する
工程と、前記絶縁膜の表面、前記第１の電極の上面およ
び側面を覆うように絶縁薄膜を形成する工程と、前記絶
縁膜の表面上及び前記第１の電極の上面の前記薄膜をエ
ッチング除去することによって前記第１の電極の側面に
絶縁性の側壁を形成する工程と、熱酸化によって前記第
１の電極の上面を絶縁化する工程と、前記第１の電極の
隙間に第２の電極を形成する工程を有することを特徴と
する電荷結合素子の製造方法。 - 【請求項４】第１導電型半導体基板上に設けられた第２
導電型ウェル上もしくは第２導電型半導体基板上に、第
１導電型埋込チャネル層を形成する工程と、前記第１導
電型埋込チャネル層の上に絶縁膜を形成する工程と、前
記絶縁膜上に第１の電極層を形成する工程と、前記絶縁
膜を残したまま前記第１の電極層の一部をエッチング除
去して第１の電極を形成する工程と、前記第１の電極を
マスクとして自己整合的に第２導電型不純物を注入する
工程と、前記絶縁膜の表面、前記第１の電極の上面およ
び側面を覆うように導電性薄膜を形成する工程と、前記
絶縁膜の表面上及び前記第１の電極の上面の前記導電性
薄膜をエッチング除去することによって前記第１の電極
の側面に導電性の側壁を形成する工程と、熱酸化によっ
て前記第１の電極の上面と側壁を絶縁化する工程と、前
記第１の電極の隙間に第２の電極を形成する工程を有す
ることを特徴とする電荷結合素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10024133A JP3119619B2 (ja) | 1998-02-05 | 1998-02-05 | 電荷結合素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10024133A JP3119619B2 (ja) | 1998-02-05 | 1998-02-05 | 電荷結合素子及びその製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7078789A Division JP3014026B2 (ja) | 1995-04-04 | 1995-04-04 | 電荷結合素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10233498A JPH10233498A (ja) | 1998-09-02 |
| JP3119619B2 true JP3119619B2 (ja) | 2000-12-25 |
Family
ID=12129822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10024133A Expired - Fee Related JP3119619B2 (ja) | 1998-02-05 | 1998-02-05 | 電荷結合素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3119619B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200492939Y1 (ko) | 2019-02-25 | 2021-01-06 | 전남과학대학교 산학협력단 | 딸기 육묘용 트레이 |
-
1998
- 1998-02-05 JP JP10024133A patent/JP3119619B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200492939Y1 (ko) | 2019-02-25 | 2021-01-06 | 전남과학대학교 산학협력단 | 딸기 육묘용 트레이 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10233498A (ja) | 1998-09-02 |
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| Date | Code | Title | Description |
|---|---|---|---|
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