JPS60195977A - 薄膜トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）発明の技術分野 本発明はセルフ１アライメント法によるコプラナー型薄
膜トランジスタの製造方法に関する。

（ｂ）技術の背景 本発明は、近時の極薄型、広面積の平面ディスプレイ騎
竺として着目される液晶ディスプレイデバイスに係り、
特にガラス基板上に形成されるマトリックス構成表示電
極（ＩＴＯ膜電極）を駆動する水素化アモルファス半導
体からなる能動スイン、チ素□子あ形成手段に就き提示
したものである。

（ｃ）従来技術と問題点 、従来、この種の第菖表示デバイスには、半導体活性層
としアモルファスシリコン層を形成した薄−トランジス
タが使用されている。該トランジスタは、半導体膜のチ
ャンネル形成になる界面とは逆の界面にソース・ドレイ
ン電極が形成される所謂、スタガー型で構成されている
（第１図）。

又、他の報告によればアモルファス半導体層（真性ａ−
３ｔ層）とソース・ドレイン電極間とのオ−ミンク抵抗
を低減Ｔる（電極間の直列抵抗を低減する）意図でコブ
シナ−型薄膜トランジスタ構成、とされや事例シあや（
第２図参照）。

’ｍｘｒｍ’は、前記ス多ガー型薄膜トランジスタ形Ａ
プロセスを説明する図ぎ・各図共に断面図）である、（
イ）図中、■は表示デバイスの基体をなすり、ラス基板
、３２はガラス基板夷にパイーン蒸着されたＮｉＣｒ組
成のゲート電極である。（ロ）図中。

３はゲート電極２を覆って成膜された５ｉ０２絶縁膜、
４は絶縁膜３の表面に成膜された真性ａ−５ｔ層である
。又、（ハ）図は（ロ）図ａ−Ｓｔ層４のパターニング
後、半導体素子４部５章成形した状態。

更に（ニ）図は（ハ）図に続き゛金属薄膜からなるソｉ
スとドレイン各電極をバターニングしてスタガー型トラ
ンジスタグ得られた完成状態図、である、尚図中、６は
ソース電極、又７璧ドレイン電極である。

第２図はイオン注入法によるコブラナー型薄膜トランジ
スタ成形のプロセス説明図である。

（イ）図は真性ａ−Ｓｔ層４と、窒化シリコン絶縁膜（
ＳｉＮ：Ｈ）とをガラス基板１に順次被着した図、（ロ
）図は（イ）図窒化シリコン膜（ＳｉＮ：Ｈ）８の表面
側レジストパターン９を用いて。

゛ソース・ドレイン形成のための穴明け１０と、続いて
イオン注入（矢印参照）をなしてイオン注入層、が生成
される図である。図中、１１は生成のイオン注入層であ
る。（ハ）はリフトオフ法により（ロ）図のレジストパ
ターンを剥離した図、及び（ニ）図は（ハ）の前記イオ
ン注入層１１への電極配線を行いソース電極６とドレイ
ン電極７．及びゲート、電極２を夫々成形してコプラナ
ー型薄膜トランジスタ１２が成形された断面図である。

ところで、第１図構成トランジスタの形成方法は、プラ
ズマＣＶＤ法による絶縁膜３．　ａ−５ｔ半導体層４の
連続成膜が可能なことからよく用いられ、るが、セルフ
アライメント法（自己整合法）による製造が困難である
。又、第２図はイオン注入法によるソース電極６．ドレ
イン電極７の配線成形に若干の試作例があるも配線接続
の信頼性に問題がある。然し、セルフアライメント法は
採用可能であるが、大型基板への適用は難しい。

本発明の目−は、前記の問題点を解消することである。

、本卑明は大面積のディスプレイデバイス基板を駆動す
るスイッチングアーイを、セルファ引イメント法により
鹸記デノンイス基“板上にｉ′精細化して（ｅ）発−の
構成 前記目的は、半導体活性層をａ−３ｉ　Ｊｌ”′で形成
する薄膜トランジスタに於いて、基板上にゲート電極パ
ターンとこれを覆う′フう辷゛ゲ盲絶縁麟を形露光及９
パターニングによりｎ”　ａ−Ｓｉ層被ｉのソース・ド
レイン電極を形成する工程と、こりに続き前記のａ−３
ｉ’層ア成膜をなす工程と、を用いて形成される薄膜ト
ランジスタの製造方法として達成される。

（ｆ）発明の実施例 本発明は前記コプラナー型構成トランジスタの実現ｉ当
り、ガラス基板にゲート電極とゲート絶縁膜を予形成し
たー、該電極をマスクとする基板背面からの露光手段に
より以後生成されるソースとドレインの各蝋極配置′あ
自己整合を行い、その後、露光を吸収するａ−Ｓｉ層を
生成する。

第３図は、前記構成薄膜トランジスタの形成実施例を示
すプロセス図である。

□　以下、第３図（イ）乃至（ト）のプロセス図を参照
して本発明の詳細な説明する。

（イ）“は基板１上にニッケルクローム（ＮｉＣｒ）か
らなるゲート電極パターン２を約７００人の厚さ形成し
た図。

（ロ）はゲート絶縁膜３として１例えば酸化シリコン膜
（ＳｉＯ’ｚ　；　、又は窒化シリコン膜をプラ女マＣ
ＶＤ　（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉ
ｔｉｏｎの略）法により厚さ２０００〜５ｏｏｏ人成膜
しに図である。

（ハ）はく口）絶縁成膜面にスピンコード法でポジ型レ
ジスト１３を厚さ１．５μｍ塗着した後、基板背面から
前記のゲート電極パターンをマスクとして露光（図中の
矢印は露光光）、且つ該露光後の現像処理をした図であ
る。

（ニ）は（ハ）固視像処理に続き、　ＮｉＣｒ等の金属
薄膜を厚さ約７００大破着゛シ、その表面にｎ”　ａ−
５ｉ層を厚さ１００〜３００人被着した図大破る。但し
、１６は金属薄膜、又、１７は前記のｎ”　ａ−Ｓｉ層
である。

（ホ）はりフトオフ法により（ニ）図のレジスト１３を
除去してソース電極６．ドレイン電極７を分離形成した
図。次に、（へ）図はｎ”　ａ−Ｓｔ層１７表面の自然
酸化膜をウェットエツチングで取り除いた後、真空中で
前記分離のｎ”　ａ−５ｉ電極膜表面及びチャンネル部
となるゲート電極２上の絶縁膜表面１５を清浄化処理す
る。該処理は計、ＩＩ□、０□とＣＦ、の何れか単体ガ
スあるいは混合ガス雰囲気中でプラズマ処理する。且つ
前記゛プラズマ処理−同じ真空槽内でアモルファスシリ
コン（ａ−３ｉ　）層４をＣＶＤ法で厚さ約５０００人
成膜した図である。

（ト）は前記（へ）の成膜基板面上ａ−３ｉ膜をバター
ニングした薄膜トランジスタ形成の断面図である。

第４図は１本発明？アモルファスシリコン薄膜を半導体
活性層とする薄膜トランジスタを形成する他の実施例に
なるてロセス要部を示す断面図である。

図（イ）は第３図プロセス（イ）と同じ。

図（ロ）、＋よゲート！極絶縁ｌＩ３として、窒化シリ
コン膜（ＳｉＮ：Ｈ）をプラズマＣＶＤ法により厚さ２
０００〜５０００人成膜し、続いて透明導電膜１８を厚
さ１０００人、更にｎ”　ａ−３ｉ層１７をそれぞれ成
膜した図である。但し、前記成膜されるｎ”　ａ−３ｉ
層１７は（ハ）図矢印の基板背面側からの光を吸収する
為、１００〜３００　人の極薄膜とする必要がある。

第４図（ハ）は（ロ）成膜基板に対してネガ型レジスト
１９を厚さ１．５μｍスピンコードした後。

該コート基板背面からの露光をなす図である。

図（ニ）は前記レジスト１９コート基板露光後の現像処
理によりゲート電極部２の穴明け２０後、穴２０を用い
てエンチング処理によりｎ”　ａ−３ｉ層１７と透明導
電性膜１８とを除去してソース・ドレイン電極間を分離
する図である。この場合、第３図金属電極膜１６と等価
な透明導電性膜１８がソース電極６とドレイン電極７と
なる。“　′ 図（ホ）は（ニ）図のネガレジスト１９を除去したとこ
ろである。

・第４図に示す（へ）と（ト）の各図は前第３図実施例
により説明したプロゼス′”Ｃへ）及び（ホ）のプロセ
スと同じ、但しくホ）で分離されたｎ＋ａ−５！電極膜
表面笈びチャイネルＳ１５と、なるゲート電極絶縁膜表
面は＋　Ａｒ＋　Ｈ２＠ｏ２．とｃｐ、Φ単体又は混合
ガス雰囲気中でプラズマに譲る清浄化処理がされる。そ
の後前記プラズマ処理の同じ真空内でアモルファスシリ
コン（・’ａ−５ｉ　’）層４４ＣνＤ法で厚さ約５０
００人成膜して図（へ）となる。

第４図実施例は、第３図実施例で説明したリフトオフ法
のかわりにエツチング決意用りるため段差被覆性（ステ
ップカバーリヮジ）の良いｎ”　ａ−５ｉ膜パターニン
グが生成されること、また高温でのｎ”　ａ−３ｉ成膜
が可能となる等特有の効果とが期待される。斯くして、
真性半導体層ａ−Ｓｉ層とソース・ドレイン各電極との
良好なオーミックコンタクトが取得される。

（ｇ）発明の効果 以上、実施例により詳細に説明した本発明の薄膜トラン
ジスタによれば、ソース・ドレイン電極に対するコ、ン
タクト及びａ−３ｉ半導体層４と絶縁膜３の接合界面が
良好なアモルファスシリコンの薄膜トランジスタ示前記
せるセルフアライメント法により形成されることになる
。しだがって信転性の高い高精細化されたマトリックス
配列のスイッチング素子が大型デバイス基板に形成可能
となる。

【図面の簡単な説明】

第１図は、従来のスタガー型トランジスタの成形プロセ
スを説明する断面図、第２図はコプラナ、−型トランジ
スン成形のプロセス説明図である。 第３図は本発明の実施例とする薄膜トランジスタ形感の
要部プロセス図１及び第４図は本発明の他実轡例とする
薄膜トランジスタ形成の要部プロセス図である。 図中、１はガラス基板、２はゲート電極、３はゲート絶
縁膜、４は真性ａ−３ｉ層、６はソース電極、７はドレ
イン電極、８は窒化シリコン膜、９はレジストパターン
、１１はイオン注入層、１２はコプラナー型トランジス
タ、１３はレジストパターン。 １５はチャンネル形成部、１６は電極（金属）膜、１７
はｎ”　ａ−５ｉ層、１８は透明導電性膜、１９はネガ
レ革１図　不２図

Claims (2)

【特許請求の範囲】
1. （１）半導体活性層、、シモル１７アスシリン（、ａ−
   Ｓｔ　）で形成する薄膜トラン、ジスタに竺いて。 基板上にゲート電極パターン清９れを覆うようにゲート
   絶縁膜を形成する。工程、と、！形成絶縁−上に前記ゲ
   ート電極パターンをアスクとした基板背面からのレジス
   ト露、、光及びパターニングによりｎ十　ａ−３ｉ層被
   着のソース・ドレイン、、＠、極を形成する工程と、こ
   りに続き前、記の、ａ−３ｉ層の成膜をなす工程と、を
   用いて形成されることを！徴と、する薄膜トランジスタ
   の製造方法。
2. （２）前記のａ−Ｓ、一層を成膜Ｔる工程の直前に。 ａ−３ｉ層成膜時へ同じ真字中で、　、４．ｒ＋、Ｈｚ
   　、ｏ２とＣＦ゛′□　・のプラズマガスを用いて。・
   ソース・ドレイン電極の表面とチャンネル畔Φ清浄化処
   理を行うことを特徴とする特許請求の範囲第１項記載の
   薄膜トランジスタの製造方法。