JP2838943B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JP2838943B2 JP2838943B2 JP17951992A JP17951992A JP2838943B2 JP 2838943 B2 JP2838943 B2 JP 2838943B2 JP 17951992 A JP17951992 A JP 17951992A JP 17951992 A JP17951992 A JP 17951992A JP 2838943 B2 JP2838943 B2 JP 2838943B2
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Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタ装置の
製造方法に関し、特に膜中のチャネル部分を形成する薄
膜トランジスタの製造方法に関する。
製造方法に関し、特に膜中のチャネル部分を形成する薄
膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】従来の薄膜トランジスタ装置において
は、チャネル領域を形成する方法として、導電膜上に形
成したＣｒ膜をパターニングしてソース・ドレイン電極
を形成した後、Ｃｒ膜をマスクとしてチャネル領域の導
電膜をドライエッチングにより所定膜厚分除去するとい
う方法をとっていた。
は、チャネル領域を形成する方法として、導電膜上に形
成したＣｒ膜をパターニングしてソース・ドレイン電極
を形成した後、Ｃｒ膜をマスクとしてチャネル領域の導
電膜をドライエッチングにより所定膜厚分除去するとい
う方法をとっていた。
【０００３】図３（ａ）〜（ｄ）は、従来の薄膜トラン
ジスタの製造方法を説明するための工程順に示した断面
図である。
ジスタの製造方法を説明するための工程順に示した断面
図である。
【０００４】図３（ａ）に示すように、ガラス基板１の
上に、Ｃｒ膜からなるゲート電極２を選択的に形成した
後、プラズマＣＶＤ法により、ゲート絶縁膜としての窒
化シリコン膜３，導電膜としてのアモルファスシリコン
膜（以下ａ−Ｓｉ膜と記す）４，ｎ+ 型アモルファスシ
リコン膜（以下ｎ+ −ａ−Ｓｉ膜と記す）７を順次堆積
する。次に、ｎ+ −ａ−Ｓｉ膜７の上にフォオレジスト
膜１２を塗布してパターニングする。
上に、Ｃｒ膜からなるゲート電極２を選択的に形成した
後、プラズマＣＶＤ法により、ゲート絶縁膜としての窒
化シリコン膜３，導電膜としてのアモルファスシリコン
膜（以下ａ−Ｓｉ膜と記す）４，ｎ+ 型アモルファスシ
リコン膜（以下ｎ+ −ａ−Ｓｉ膜と記す）７を順次堆積
する。次に、ｎ+ −ａ−Ｓｉ膜７の上にフォオレジスト
膜１２を塗布してパターニングする。
【０００５】次に、図３（ｂ）に示すように、フォトレ
ジスト膜１２をマスクにして、フッ素系の反応性ガスを
用いてｎ+ −ａ−Ｓｉ膜７及びａ−Ｓｉ膜４を順次ドラ
イエッチングし、フォトレジスト膜１２を剥離除去して
能動領域を形成する。
ジスト膜１２をマスクにして、フッ素系の反応性ガスを
用いてｎ+ −ａ−Ｓｉ膜７及びａ−Ｓｉ膜４を順次ドラ
イエッチングし、フォトレジスト膜１２を剥離除去して
能動領域を形成する。
【０００６】次に、図３（ｃ）に示すように、能動領域
を含む表面にＣｒ膜１１をスパッタ法により堆積した
後、フォトレジスト膜１３を塗布してターニングし、フ
ォトレジスト膜１３をマスクとして、反応性ガスＣｌ2
を用いたドライエッチングによりＣｒ膜１１を除去す
る。
を含む表面にＣｒ膜１１をスパッタ法により堆積した
後、フォトレジスト膜１３を塗布してターニングし、フ
ォトレジスト膜１３をマスクとして、反応性ガスＣｌ2
を用いたドライエッチングによりＣｒ膜１１を除去す
る。
【０００７】次に、図３（ｄ）に示すように、同じフォ
トレジスト膜１３をマスクにして、反応性ガスをフッ素
系のガスに切り換え、チャネル部分のｎ+ −ａ−Ｓｉ膜
７及びａ−Ｓｉ膜４の一部をドライエッチングにより除
去した後、フォトレジスト膜１３を剥離除去して薄膜ト
ランジスタを構成する。
トレジスト膜１３をマスクにして、反応性ガスをフッ素
系のガスに切り換え、チャネル部分のｎ+ −ａ−Ｓｉ膜
７及びａ−Ｓｉ膜４の一部をドライエッチングにより除
去した後、フォトレジスト膜１３を剥離除去して薄膜ト
ランジスタを構成する。
【０００８】
【発明が解決しようとする課題】この従来の薄膜トラン
ジスタの形成方法では、チャネル領域のａ−Ｓｉ膜を所
定膜厚分除去するという方法を用いている為、ａ−Ｓｉ
膜のドライエッチングを途中で止めることが必要であ
り、ドライエッチング速度の基板内均一性を再現性良く
保たなければならないという問題点がある。
ジスタの形成方法では、チャネル領域のａ−Ｓｉ膜を所
定膜厚分除去するという方法を用いている為、ａ−Ｓｉ
膜のドライエッチングを途中で止めることが必要であ
り、ドライエッチング速度の基板内均一性を再現性良く
保たなければならないという問題点がある。
【０００９】又、チャネル領域のａ−Ｓｉ膜の表面がエ
ッチングした面のままである為、ドライエッチングによ
るプラズマダメージを受けやすいという問題点がある。
ッチングした面のままである為、ドライエッチングによ
るプラズマダメージを受けやすいという問題点がある。
【００１０】さらに、ゲート電極に対するソース・ドレ
ンイン電極の位置合わせが再現性良く正確に行なわれな
い為に、薄膜トランジスタが精度良く形成されないとい
う問題点がある。
ンイン電極の位置合わせが再現性良く正確に行なわれな
い為に、薄膜トランジスタが精度良く形成されないとい
う問題点がある。
【００１１】
【課題を解決するための手段】本発明の薄膜トランジス
タの製造方法は、絶縁性透明基板上に選択的に不透明な
ゲート電極を形成し前記ゲート電極を含む表面に光透過
性の絶縁膜を形成する工程と、前記絶縁膜の上にａ−Ｓ
ｉ膜を成膜する工程と、前記ａ−Ｓｉ膜の上に第１のフ
ォトレジスト膜を塗布して前記透明基板の背面より露光
した後現像してチャネル形成領域上にのみ前記第１のフ
ォトレジスト膜を残す工程と、前記第１のフォトレジス
ト膜を含む表面にｎ+ −ａ−Ｓｉ膜を形成する工程と、
前記ｎ+ａ−Ｓｉ膜を含む表面に第２のフォトレジスト
膜を塗布してパターニングし前記第２のフォトレジスト
膜をマスクとして前記ｎ+ −ａ−Ｓｉ膜及びａ−Ｓｉ膜
を順次エッチングして能動領域を形成する工程と、前記
第１及び第２のフォトレジスト膜を剥離してチャネル形
成領域上のｎ+ −ａ−Ｓｉ膜を除去する工程と、全面に
第３のフォトレジスト膜を塗布して前記透明基板の背面
より露光した後現像してパターニングし前記第３のフォ
トレジスト膜を含む表面に金属膜を堆積してリフトオフ
法によりチャネル領域上の金属膜を除去してソース・ド
レイン電極を形成する工程とを含んで構成される。
タの製造方法は、絶縁性透明基板上に選択的に不透明な
ゲート電極を形成し前記ゲート電極を含む表面に光透過
性の絶縁膜を形成する工程と、前記絶縁膜の上にａ−Ｓ
ｉ膜を成膜する工程と、前記ａ−Ｓｉ膜の上に第１のフ
ォトレジスト膜を塗布して前記透明基板の背面より露光
した後現像してチャネル形成領域上にのみ前記第１のフ
ォトレジスト膜を残す工程と、前記第１のフォトレジス
ト膜を含む表面にｎ+ −ａ−Ｓｉ膜を形成する工程と、
前記ｎ+ａ−Ｓｉ膜を含む表面に第２のフォトレジスト
膜を塗布してパターニングし前記第２のフォトレジスト
膜をマスクとして前記ｎ+ −ａ−Ｓｉ膜及びａ−Ｓｉ膜
を順次エッチングして能動領域を形成する工程と、前記
第１及び第２のフォトレジスト膜を剥離してチャネル形
成領域上のｎ+ −ａ−Ｓｉ膜を除去する工程と、全面に
第３のフォトレジスト膜を塗布して前記透明基板の背面
より露光した後現像してパターニングし前記第３のフォ
トレジスト膜を含む表面に金属膜を堆積してリフトオフ
法によりチャネル領域上の金属膜を除去してソース・ド
レイン電極を形成する工程とを含んで構成される。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１（ａ）〜（ｃ）及び図２（ａ）〜
（ｄ）は、本発明の一実施例を説明するための工程順に
示した断面図である。
（ｄ）は、本発明の一実施例を説明するための工程順に
示した断面図である。
【００１４】まず、図１（ａ）に示すように、ガラス基
板１の上にＣｒ膜からなるゲート電極２を選択的に形成
した後、ゲート電極２を含む表面にプラズマＣＶＤ法に
より窒化シリコン膜３及び導電膜としてａ−Ｓｉ膜４を
順次堆積する。次に、ａ−Ｓｉ膜４の上にフォトレジス
ト膜５を塗布した後、ガラス基板１の裏側から紫外線６
を照射する。ゲート電極２は紫外線を透過しない為、フ
ォトレジスト膜５は選択的に露光される。
板１の上にＣｒ膜からなるゲート電極２を選択的に形成
した後、ゲート電極２を含む表面にプラズマＣＶＤ法に
より窒化シリコン膜３及び導電膜としてａ−Ｓｉ膜４を
順次堆積する。次に、ａ−Ｓｉ膜４の上にフォトレジス
ト膜５を塗布した後、ガラス基板１の裏側から紫外線６
を照射する。ゲート電極２は紫外線を透過しない為、フ
ォトレジスト膜５は選択的に露光される。
【００１５】次に、図１（ｂ）に示すように、フォトレ
ジスト膜５を現像してゲート電極２の上のチャネル形成
領域にのみフォトレジスト膜５を残し、フォトレジスト
膜５を含む表面にｎ+ −ａ−Ｓｉ膜７をプラズマＣＶＤ
法で堆積する。
ジスト膜５を現像してゲート電極２の上のチャネル形成
領域にのみフォトレジスト膜５を残し、フォトレジスト
膜５を含む表面にｎ+ −ａ−Ｓｉ膜７をプラズマＣＶＤ
法で堆積する。
【００１６】次に、図１（ｃ）に示すように、フォトレ
ジスト膜５及びｎ+ −ａ−Ｓｉ膜７を含む表面にフォト
レジスト膜８を塗布してパターニングし、フォトレジス
ト膜８をマスクとしてフッ素系の反応性ガスを用いてｎ
+ −ａ−Ｓｉ膜７及びａ−Ｓｉ膜４をドライエッチング
し能動領域を形成する。
ジスト膜５及びｎ+ −ａ−Ｓｉ膜７を含む表面にフォト
レジスト膜８を塗布してパターニングし、フォトレジス
ト膜８をマスクとしてフッ素系の反応性ガスを用いてｎ
+ −ａ−Ｓｉ膜７及びａ−Ｓｉ膜４をドライエッチング
し能動領域を形成する。
【００１７】次に、図２（ａ）に示すように、フォトレ
ジスト膜５，８を剥離除去する。ここで、フォトレジス
ト膜５の上に堆積されたｎ+ −ａ−Ｓｉ膜７もリフトオ
フにより除去される。
ジスト膜５，８を剥離除去する。ここで、フォトレジス
ト膜５の上に堆積されたｎ+ −ａ−Ｓｉ膜７もリフトオ
フにより除去される。
【００１８】次に、図２（ｂ）に示すように、フォトレ
ジスト膜９を全面に塗布した後、ガラス基板１の裏側か
ら紫外線１０を照射してフォトレジスト膜９を選択的に
露光する。
ジスト膜９を全面に塗布した後、ガラス基板１の裏側か
ら紫外線１０を照射してフォトレジスト膜９を選択的に
露光する。
【００１９】次に、図２（ｃ）に示すように、フォトレ
ジスト膜９を現像してゲート電極２の上のチャネル形成
領域上のみにフォトレジスト膜９を残した後、フォトレ
ジスト膜９を含む表面にＣｒ膜１１をプラズマＣＶＤに
より堆積する。
ジスト膜９を現像してゲート電極２の上のチャネル形成
領域上のみにフォトレジスト膜９を残した後、フォトレ
ジスト膜９を含む表面にＣｒ膜１１をプラズマＣＶＤに
より堆積する。
【００２０】次に、図２（ｄ）に示すように、リフトオ
フによりフォトレジスト膜９及びフォトレジスト膜９上
のＣｒ膜１１を同時に剥離液で剥離除去してソース・ド
レイン電極を形成し、薄膜トランジスタを構成する。
フによりフォトレジスト膜９及びフォトレジスト膜９上
のＣｒ膜１１を同時に剥離液で剥離除去してソース・ド
レイン電極を形成し、薄膜トランジスタを構成する。
【００２１】本発明の実施例においてはリフトオフによ
るチャネル領域を形成している為、従来技術のようにチ
ャネル形成領域のａ−Ｓｉ膜の一部をドライエッチング
により所定膜厚分だけ除去するという方法を使わずに済
む。又、ｎ+ −ａ−Ｓｉ膜７及びソース・ドレイン電極
をセルフアライン技術を用いて形成している為、ゲート
電極とソース・ドレイン電極の位置合わせが自動的に行
なわれる。以上の利点から製造上安定したプロセスで薄
膜トランジスタが形成される。又、本発明の実施例にお
いてはチャネル部分の形成においてドライエッチング工
程を通していない為、チャネル部分のａ−Ｓｉ膜がプラ
ズマダメージを受けず、製品の信頼性が向上する。本発
明の実施例ではｎ+ −ａ−Ｓｉ膜及びａ−Ｓｉ膜をドラ
イエッチングして能動領域をパターニングしていたが、
フッ酸を用いたウェットエッチングによりｎ+ −ａ−Ｓ
ｉ膜及びａ−Ｓｉ膜を除去しても良い。この場合は薄膜
トランジスタの製造工程からドライエッチング工程を排
除することにより、プラズマダメージを全く受けないと
いう利点がある。
るチャネル領域を形成している為、従来技術のようにチ
ャネル形成領域のａ−Ｓｉ膜の一部をドライエッチング
により所定膜厚分だけ除去するという方法を使わずに済
む。又、ｎ+ −ａ−Ｓｉ膜７及びソース・ドレイン電極
をセルフアライン技術を用いて形成している為、ゲート
電極とソース・ドレイン電極の位置合わせが自動的に行
なわれる。以上の利点から製造上安定したプロセスで薄
膜トランジスタが形成される。又、本発明の実施例にお
いてはチャネル部分の形成においてドライエッチング工
程を通していない為、チャネル部分のａ−Ｓｉ膜がプラ
ズマダメージを受けず、製品の信頼性が向上する。本発
明の実施例ではｎ+ −ａ−Ｓｉ膜及びａ−Ｓｉ膜をドラ
イエッチングして能動領域をパターニングしていたが、
フッ酸を用いたウェットエッチングによりｎ+ −ａ−Ｓ
ｉ膜及びａ−Ｓｉ膜を除去しても良い。この場合は薄膜
トランジスタの製造工程からドライエッチング工程を排
除することにより、プラズマダメージを全く受けないと
いう利点がある。
【００２２】
【発明の効果】以上説明したように本発明では、チャネ
ル形成領域上に塗布したフォトレジスト膜を透明基板の
背面から露光して現像することによりフォトレジスト膜
をパターニングし、このフォトレジスト膜に整合してｎ
+ −ａ−Ｓｉ膜及びソース・ドレイン電極を形成してい
るため、チャネル領域及びソース・ドレイン電極をゲー
ト電極に対して自動的にアライメントでき、チャネル領
域を精度良く形成することができるという効果を有す
る。また、チャネル領域の形成にドライエッチングを用
いていない為、チャネル領域がプラズマダメージを受け
る心配がなく、薄膜トランジスタ装置の信頼性を向上さ
せるという効果を有する。
ル形成領域上に塗布したフォトレジスト膜を透明基板の
背面から露光して現像することによりフォトレジスト膜
をパターニングし、このフォトレジスト膜に整合してｎ
+ −ａ−Ｓｉ膜及びソース・ドレイン電極を形成してい
るため、チャネル領域及びソース・ドレイン電極をゲー
ト電極に対して自動的にアライメントでき、チャネル領
域を精度良く形成することができるという効果を有す
る。また、チャネル領域の形成にドライエッチングを用
いていない為、チャネル領域がプラズマダメージを受け
る心配がなく、薄膜トランジスタ装置の信頼性を向上さ
せるという効果を有する。
【図１】本発明の一実施例を説明するための工程順に示
した断面図。
した断面図。
【図２】本発明の一実施例を説明するための工程順に示
した断面図。
した断面図。
【図３】従来の薄膜トランジスタの製造方法を説明する
ための工程順に示した断面図。
ための工程順に示した断面図。
１ ガラス基板 ２ ゲート電極 ３ 窒化シリコン膜 ４ ａ−Ｓｉ膜 ５，８，９，１２，１３ フォトレジスト膜 ６，１０ 紫外線 ７ ｎ+ −ａ−Ｓｉ膜 １１ Ｃｒ膜
Claims (1)
- 【請求項１】 絶縁性透明基板上に選択的に不透明なゲ
ート電極を形成し前記ゲート電極を含む表面に光透過性
の絶縁膜を形成する工程と、前記絶縁膜の上にａ−Ｓｉ
膜を成膜する工程と、前記ａ−Ｓｉ膜の上に第１のフォ
トレジスト膜を塗布して前記透明基板の背面より露光し
た後現像してチャネル形成領域上にのみ前記第１のフォ
トレジスト膜を残す工程と、前記第１のフォトレジスト
膜を含む表面にｎ+ −ａ−Ｓｉ膜を形成する工程と、ｎ
+ −ａ−Ｓｉ膜を含む表面に第２のフォトレジスト膜を
塗布してパターニングし前記第２のフォトレジスト膜を
マスクとして前記ｎ+ −ａ−Ｓｉ膜及びａ−Ｓｉ膜を順
次エッチングして能動領域を形成する工程と、前記第１
及び第２のフォトレジスト膜を剥離してチャネル形成領
域上のｎ+ ａ−Ｓｉ膜を除去する工程と、全面に第３の
フォトレジスト膜を塗布して前記透明基板の背面より露
光した後現像してパターニングし前記第３のフォトレジ
スト膜を含む表面に金属膜を堆積してリフトオフ法によ
りチャネル領域上の金属膜を除去してソース・ドレイン
電極を形成する工程とを含むことを特徴とする薄膜トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17951992A JP2838943B2 (ja) | 1992-07-07 | 1992-07-07 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17951992A JP2838943B2 (ja) | 1992-07-07 | 1992-07-07 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629318A JPH0629318A (ja) | 1994-02-04 |
| JP2838943B2 true JP2838943B2 (ja) | 1998-12-16 |
Family
ID=16067203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17951992A Expired - Fee Related JP2838943B2 (ja) | 1992-07-07 | 1992-07-07 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2838943B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4984416B2 (ja) * | 2005-03-31 | 2012-07-25 | 凸版印刷株式会社 | 薄膜トランジスタの製造方法 |
| JP2009206388A (ja) * | 2008-02-29 | 2009-09-10 | Toyama Univ | 薄膜トランジスタとその製造方法 |
-
1992
- 1992-07-07 JP JP17951992A patent/JP2838943B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0629318A (ja) | 1994-02-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980916 |
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