JPH0513401A - 半導体基板加工方法 - Google Patents
半導体基板加工方法Info
- Publication number
- JPH0513401A JPH0513401A JP18530591A JP18530591A JPH0513401A JP H0513401 A JPH0513401 A JP H0513401A JP 18530591 A JP18530591 A JP 18530591A JP 18530591 A JP18530591 A JP 18530591A JP H0513401 A JPH0513401 A JP H0513401A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- etching
- photoresist
- substrate
- iii
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Weting (AREA)
Abstract
(57)【要約】
【目的】 III−Ｖ族半導体基板をフォトレジストパタ
ーンをマスクとしたウエットエッチングにて加工する基
板加工プロセスにおいて、サイドエッチがなく、フォト
レジストパターンに忠実に加工できる加工プロセスを得
る。 【構成】 III−Ｖ族半導体基板上に金属薄膜を形成
し、次いで、該金属薄膜を除去し、この金属膜が除去さ
れた上記 III−Ｖ族半導体基板上にフォトレジストパタ
ーンを形成し、該パターンをマスクとしてウエットエッ
チングを行う。
ーンをマスクとしたウエットエッチングにて加工する基
板加工プロセスにおいて、サイドエッチがなく、フォト
レジストパターンに忠実に加工できる加工プロセスを得
る。 【構成】 III−Ｖ族半導体基板上に金属薄膜を形成
し、次いで、該金属薄膜を除去し、この金属膜が除去さ
れた上記 III−Ｖ族半導体基板上にフォトレジストパタ
ーンを形成し、該パターンをマスクとしてウエットエッ
チングを行う。
Description
【０００１】
【産業上の利用分野】この発明は、半導体基板加工方法
に関し、特に、 III−Ｖ族半導体基板を精度よくエッチ
ングすることができる半導体基板加工方法に関するもの
である。
に関し、特に、 III−Ｖ族半導体基板を精度よくエッチ
ングすることができる半導体基板加工方法に関するもの
である。
【０００２】
【従来の技術】図３は、従来の半導体基板加工プロセス
を示す工程断面図であり、図において、１は III−Ｖ族
半導体基板、３，３ａ，３ｂはフォトレジスト、４は紫
外線である。
を示す工程断面図であり、図において、１は III−Ｖ族
半導体基板、３，３ａ，３ｂはフォトレジスト、４は紫
外線である。
【０００３】以下、上記半導体基板加工プロセスの工程
を説明する。先ず、ベーク炉等で加熱され、十分に疎水
化された図３(a) に示す III−Ｖ族半導体基板１上に、
図３(b) に示すように、スピナー等により溶剤，感光剤
及び樹脂等からなるフォトレジスト３を一定膜厚になる
ように塗布する。次に、約９０℃の高温中に基板１を放
置し、レジスト３中の溶剤を揮発させた後、図３(c)に
しめすように、図示しない露光装置からの紫外線４によ
り、図示しないフォトマスクに形成された所望のパター
ンをフォトレジスト３上に焼き付けてパターン露光が行
われる。このパターン露光では通常、コンタクト方式，
プロジェクション方式等が使用される。次に、上記パタ
ーン露光されたフォトレジスト３の現像を行うと、図３
(d) に示すように紫外線４が照射された部分のフォトレ
ジスト３ａは除去され、紫外線４が照射されなかった部
分のフォトレジスト３ｂがパターンとして残る。ここで
は、ポジレジストを用いたが、ネガレジトの場合は、上
記と逆に光の照射された部分３ａがパターンとして残る
ようになる。次に、上記レジスト３ｂによるパターンを
高温（約１２０〜１５０℃）でベークし、レジスト３ｂ
と III−Ｖ族半導体基板１との密着性を向上させ、続い
て、図３(e) に示すように、フォトレジスト３ｂによる
パターンをマスクとして、 III−Ｖ族半導体基板１を化
学エッチング液を用いてエッチング加工する。そして、
この後フォトレジスト３を除去すると、図３(f) に示す
ように、 III−Ｖ族半導体基板１上には溝またはストラ
イプが形成される。
を説明する。先ず、ベーク炉等で加熱され、十分に疎水
化された図３(a) に示す III−Ｖ族半導体基板１上に、
図３(b) に示すように、スピナー等により溶剤，感光剤
及び樹脂等からなるフォトレジスト３を一定膜厚になる
ように塗布する。次に、約９０℃の高温中に基板１を放
置し、レジスト３中の溶剤を揮発させた後、図３(c)に
しめすように、図示しない露光装置からの紫外線４によ
り、図示しないフォトマスクに形成された所望のパター
ンをフォトレジスト３上に焼き付けてパターン露光が行
われる。このパターン露光では通常、コンタクト方式，
プロジェクション方式等が使用される。次に、上記パタ
ーン露光されたフォトレジスト３の現像を行うと、図３
(d) に示すように紫外線４が照射された部分のフォトレ
ジスト３ａは除去され、紫外線４が照射されなかった部
分のフォトレジスト３ｂがパターンとして残る。ここで
は、ポジレジストを用いたが、ネガレジトの場合は、上
記と逆に光の照射された部分３ａがパターンとして残る
ようになる。次に、上記レジスト３ｂによるパターンを
高温（約１２０〜１５０℃）でベークし、レジスト３ｂ
と III−Ｖ族半導体基板１との密着性を向上させ、続い
て、図３(e) に示すように、フォトレジスト３ｂによる
パターンをマスクとして、 III−Ｖ族半導体基板１を化
学エッチング液を用いてエッチング加工する。そして、
この後フォトレジスト３を除去すると、図３(f) に示す
ように、 III−Ｖ族半導体基板１上には溝またはストラ
イプが形成される。
【０００４】ところで、上記のように従来の III−Ｖ族
半導体基板における半導体基板加工プロセスでは、エッ
チング工程にウエットエッチングを用いている。これ
は、 III−Ｖ族半導体をエッチングする際にドライエッ
チングを行うと、エッチング時に生ずる加工損傷がデバ
イスの特性を劣化させるためである。しかしながら、上
記のようなウエットエッチングを用いた半導体基板加工
プロセスではエッチング時にエッチングが等方向に進み
易いため、図３(e) にみられるようにレジスト３ｂの下
にもエッチングが進み、サイドエッチを生じてマスクパ
ターンの転写精度が低下する問題がある。
半導体基板における半導体基板加工プロセスでは、エッ
チング工程にウエットエッチングを用いている。これ
は、 III−Ｖ族半導体をエッチングする際にドライエッ
チングを行うと、エッチング時に生ずる加工損傷がデバ
イスの特性を劣化させるためである。しかしながら、上
記のようなウエットエッチングを用いた半導体基板加工
プロセスではエッチング時にエッチングが等方向に進み
易いため、図３(e) にみられるようにレジスト３ｂの下
にもエッチングが進み、サイドエッチを生じてマスクパ
ターンの転写精度が低下する問題がある。
【０００５】一方、上記のようなエッチングの等方向へ
の進行やサイドエッチングを抑制するために、図５に示
す基板加工プロセスが行われる。このプロセスは、十分
に疎水化された図５(a) に示す III−Ｖ族半導体基板１
上に、図５(b) に示すように、上記 III−Ｖ族半導体基
板１との密着性に優れた酸化膜（または窒化膜）５を形
成し、図５(c) に示すようにこの酸化膜（または窒化
膜）５上にフォトレジスト３を塗布し、次いで、図５
(d) にしめすように図示しない露光装置からの紫外線４
によって、図示しないフォトマスクに形成された所望の
パターンをフォトレジスト３上に焼き付けてパターン露
光し、現像を行って、図５(e) に示す、非露光部３ｂに
よるレジストパターンを形成する。そして、このレジス
トパターンをマスクとした酸化膜（または窒化膜）５の
エッチングを行い、図５(d) に示すような酸化膜（また
は窒化膜）５からなるパターンを形成し、このパターン
をIII−Ｖ族半導体基板１に対するエッチングマスクと
して使用して、該 III−Ｖ族半導体基板１をウエットエ
ッチングするものである。このプロセスは、エッチング
マスクである酸化膜５によるパターンと III−Ｖ族半導
体基板１との密着性が高いために、ウエットエッチング
を行っても、サイドエッチングが少なくなり、使用する
エッチング液を選択することにより、基板材料，基板組
成及び基板結晶面方位に依存した選択的エッチングを行
うことかできるため、従来よりヘテロ構造の選択エッチ
ングや光導波路形成等に使用されている。
の進行やサイドエッチングを抑制するために、図５に示
す基板加工プロセスが行われる。このプロセスは、十分
に疎水化された図５(a) に示す III−Ｖ族半導体基板１
上に、図５(b) に示すように、上記 III−Ｖ族半導体基
板１との密着性に優れた酸化膜（または窒化膜）５を形
成し、図５(c) に示すようにこの酸化膜（または窒化
膜）５上にフォトレジスト３を塗布し、次いで、図５
(d) にしめすように図示しない露光装置からの紫外線４
によって、図示しないフォトマスクに形成された所望の
パターンをフォトレジスト３上に焼き付けてパターン露
光し、現像を行って、図５(e) に示す、非露光部３ｂに
よるレジストパターンを形成する。そして、このレジス
トパターンをマスクとした酸化膜（または窒化膜）５の
エッチングを行い、図５(d) に示すような酸化膜（また
は窒化膜）５からなるパターンを形成し、このパターン
をIII−Ｖ族半導体基板１に対するエッチングマスクと
して使用して、該 III−Ｖ族半導体基板１をウエットエ
ッチングするものである。このプロセスは、エッチング
マスクである酸化膜５によるパターンと III−Ｖ族半導
体基板１との密着性が高いために、ウエットエッチング
を行っても、サイドエッチングが少なくなり、使用する
エッチング液を選択することにより、基板材料，基板組
成及び基板結晶面方位に依存した選択的エッチングを行
うことかできるため、従来よりヘテロ構造の選択エッチ
ングや光導波路形成等に使用されている。
【０００６】図４は、上記の基板加工プロセスを適用
し、ＩｎＰ結晶の結晶面（１００）上に酸化膜としての
ＳｉＯ2 膜６によるマスクパターンを形成し、Ｂｒ・メ
タノールを用いて、エッチングした時のエッチング断面
であり、図４(a) は、＜０１１＞方向のスリットパター
ンをマスクとして（０１１）方向をエッチングした時の
（０１１）面側からみた断面を示し、図４(b) は、＜０
−１１＞方向のスリットパターンをマスクとして（０−
１１）方向をエッチングを行った時の（０１−１）面側
からみた断面を示している。図より、（０１１）方向を
エッチングすることにより、逆メサ形状の溝が、（０−
１１）方向をエッチングすることにより、｛１１１｝Ａ
面を持つＶ字形状の溝が形成でき、サイドエッチを発生
することなく、選択的エッチングが進行していることが
わかる。
し、ＩｎＰ結晶の結晶面（１００）上に酸化膜としての
ＳｉＯ2 膜６によるマスクパターンを形成し、Ｂｒ・メ
タノールを用いて、エッチングした時のエッチング断面
であり、図４(a) は、＜０１１＞方向のスリットパター
ンをマスクとして（０１１）方向をエッチングした時の
（０１１）面側からみた断面を示し、図４(b) は、＜０
−１１＞方向のスリットパターンをマスクとして（０−
１１）方向をエッチングを行った時の（０１−１）面側
からみた断面を示している。図より、（０１１）方向を
エッチングすることにより、逆メサ形状の溝が、（０−
１１）方向をエッチングすることにより、｛１１１｝Ａ
面を持つＶ字形状の溝が形成でき、サイドエッチを発生
することなく、選択的エッチングが進行していることが
わかる。
【０００７】
【発明が解決しようとする課題】上記のように、従来の
III−Ｖ族半導体基板の加工プロセスにおけるレジスト
パターンをエッチングマスクとしたウエットエッチング
工程では、エッチングが等方向に進行するために、マス
クの下にもエッチングが進み、サイドエッチが生じて、
マスクパターン通りに忠実にエッチングが行われず、マ
スクパターンの転写精度が低下するという問題があっ
た。また、被加工層である III−Ｖ族半導体基板との密
着性に優れた酸化膜や窒化膜からなるパターンをエッチ
ングマスクとしたウエットエッチング工程では、サイド
エッチ量は減少し、マスクパターンの転写精度の低下が
防止でき、選択的エッチングを行うことができるもの
の、エッチングマスクを得るまでに２度のエッチング工
程を必要とし、これによって加工精度が低下するという
問題点があった。
III−Ｖ族半導体基板の加工プロセスにおけるレジスト
パターンをエッチングマスクとしたウエットエッチング
工程では、エッチングが等方向に進行するために、マス
クの下にもエッチングが進み、サイドエッチが生じて、
マスクパターン通りに忠実にエッチングが行われず、マ
スクパターンの転写精度が低下するという問題があっ
た。また、被加工層である III−Ｖ族半導体基板との密
着性に優れた酸化膜や窒化膜からなるパターンをエッチ
ングマスクとしたウエットエッチング工程では、サイド
エッチ量は減少し、マスクパターンの転写精度の低下が
防止でき、選択的エッチングを行うことができるもの
の、エッチングマスクを得るまでに２度のエッチング工
程を必要とし、これによって加工精度が低下するという
問題点があった。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、フォトレジストパターンをエッ
チングマスクとしたウェットエッチングによって、選択
的エッチングを行うことができ、マスクパターンの転写
精度を低下することなく III−Ｖ族半導体基板を加工す
ることができる半導体基板加工プロセスを得ることを目
的としている。
ためになされたもので、フォトレジストパターンをエッ
チングマスクとしたウェットエッチングによって、選択
的エッチングを行うことができ、マスクパターンの転写
精度を低下することなく III−Ｖ族半導体基板を加工す
ることができる半導体基板加工プロセスを得ることを目
的としている。
【０００９】
【課題を解決するための手段】この発明にかかる半導体
基板加工方法は、被加工層である III−Ｖ族半導体基板
上に金属薄膜を形成し、さらにその金属薄膜を除去して
から、該 III−Ｖ族半導体基板上にフォトレジストを塗
布してレジストパターンを形成し、該レジストパターン
をエッチングマスクとしてウエットエッチングを行うよ
うにしたものである。
基板加工方法は、被加工層である III−Ｖ族半導体基板
上に金属薄膜を形成し、さらにその金属薄膜を除去して
から、該 III−Ｖ族半導体基板上にフォトレジストを塗
布してレジストパターンを形成し、該レジストパターン
をエッチングマスクとしてウエットエッチングを行うよ
うにしたものである。
【００１０】
【作用】この発明においては、 III−Ｖ族半導体基板上
に金属薄膜を形成し、該金属薄膜を除去することによ
り、被加工層である上記 III−Ｖ族半導体基板表面に I
II−Ｖ族半導体と上記金属との混合物層が生成され、該
表面にフォトレジストを塗布した際に該表面とフォトレ
ジストとの密着性が向上する。
に金属薄膜を形成し、該金属薄膜を除去することによ
り、被加工層である上記 III−Ｖ族半導体基板表面に I
II−Ｖ族半導体と上記金属との混合物層が生成され、該
表面にフォトレジストを塗布した際に該表面とフォトレ
ジストとの密着性が向上する。
【００１１】
【実施例】以下、この発明の一実施例を図について説明
する。図１は、本発明の一実施例による半導体基板加工
方法を示す工程別断面図であり、図において、１は III
−Ｖ族半導体基板、２は金属薄膜、３はフォトレジス
ト、４は紫外線である。
する。図１は、本発明の一実施例による半導体基板加工
方法を示す工程別断面図であり、図において、１は III
−Ｖ族半導体基板、２は金属薄膜、３はフォトレジス
ト、４は紫外線である。
【００１２】図１(a) に示すＩｎＰからなる III−Ｖ族
半導体基板１の表面全域に、図１(b) に示すように、図
示しないスパッタリング装置を用いてＡｕ薄膜（５００
〜１０００オングストローム程度）２を形成する。次
に、図１(c) に示すように、図示しないゴールドストリ
ッパにより上記 III−Ｖ族半導体基板１表面全域に形成
した上記Ａｕ薄膜２を除去し、次いで、図示しないベー
ク炉又はホットプレートを用いてＡｕ薄膜２が除去され
た上記 III−Ｖ族半導体基板１を高温ベーク（約１５０
〜２００℃）し、基板表面の疎水化を行う。次に、図１
(d) に示すように図示しないスピナーを用いて上記 III
−Ｖ族半導体基板１表面にネガフォトレジスト３を約１
μｍ程度塗布し、レジスト３中の溶剤を揮発させるため
にプリベーク（約９０℃）を行う。次に、図１(e) に示
すように、紫外線４を用いた図示しない露光装置により
フォトマスクに形成されたパターンをフォトレジスト３
上に焼き付け、現像を行うと、露光されたフォトレジス
ト３ａは除去され、図１(f)に示すような露光されなか
ったレジスト３ｂからなるレジストパターンが得られ
る。次に、このレジストパターンを高温（約１２０〜１
５０℃）でベークし、レジスト３ｂと被加工層である半
導体基板１の密着性を向上させ、続いて、このレジスト
パターンを用いてＩｎＰ基板１をＢｒ・メタノールによ
りウエットエッチングを行うと、図１(h) に示すよう
に、ＩｎＰ基板１上には従来に比べてサイドエッチ量の
少ないストライプが形成される。
半導体基板１の表面全域に、図１(b) に示すように、図
示しないスパッタリング装置を用いてＡｕ薄膜（５００
〜１０００オングストローム程度）２を形成する。次
に、図１(c) に示すように、図示しないゴールドストリ
ッパにより上記 III−Ｖ族半導体基板１表面全域に形成
した上記Ａｕ薄膜２を除去し、次いで、図示しないベー
ク炉又はホットプレートを用いてＡｕ薄膜２が除去され
た上記 III−Ｖ族半導体基板１を高温ベーク（約１５０
〜２００℃）し、基板表面の疎水化を行う。次に、図１
(d) に示すように図示しないスピナーを用いて上記 III
−Ｖ族半導体基板１表面にネガフォトレジスト３を約１
μｍ程度塗布し、レジスト３中の溶剤を揮発させるため
にプリベーク（約９０℃）を行う。次に、図１(e) に示
すように、紫外線４を用いた図示しない露光装置により
フォトマスクに形成されたパターンをフォトレジスト３
上に焼き付け、現像を行うと、露光されたフォトレジス
ト３ａは除去され、図１(f)に示すような露光されなか
ったレジスト３ｂからなるレジストパターンが得られ
る。次に、このレジストパターンを高温（約１２０〜１
５０℃）でベークし、レジスト３ｂと被加工層である半
導体基板１の密着性を向上させ、続いて、このレジスト
パターンを用いてＩｎＰ基板１をＢｒ・メタノールによ
りウエットエッチングを行うと、図１(h) に示すよう
に、ＩｎＰ基板１上には従来に比べてサイドエッチ量の
少ないストライプが形成される。
【００１３】このような本実施例による半導体基板加工
プロセスでは、ＩｎＰからなる III−Ｖ族半導体基板１
上にフォトレジトを塗布する前に、Ａｕ薄膜（５００〜
１０００オングストローム程度）２の蒸着形成と該薄膜
の除去を行っているため、基板１の表面には、 III−Ｖ
族半導体結晶とＡｕとが混合された混合物層が形成さ
れ、該フォトレジスト３ｂによるレジストパターンをベ
ークして基板１に該レジストパターンを密着させる際の
密着性が従来にくらべて増し、その結果、該レジストパ
ターンをエッチングマスクとしてウエットエッチングを
行うと、該レジストパターンに忠実なエッチングを行う
ことができる。
プロセスでは、ＩｎＰからなる III−Ｖ族半導体基板１
上にフォトレジトを塗布する前に、Ａｕ薄膜（５００〜
１０００オングストローム程度）２の蒸着形成と該薄膜
の除去を行っているため、基板１の表面には、 III−Ｖ
族半導体結晶とＡｕとが混合された混合物層が形成さ
れ、該フォトレジスト３ｂによるレジストパターンをベ
ークして基板１に該レジストパターンを密着させる際の
密着性が従来にくらべて増し、その結果、該レジストパ
ターンをエッチングマスクとしてウエットエッチングを
行うと、該レジストパターンに忠実なエッチングを行う
ことができる。
【００１４】次に、本発明の第２の実施例を説明する。
ＩｎＰ結晶の結晶面（１００）上にフォトレジストを塗
布する前に、該結晶面（１００）上に、上記実施例と同
様にＡｕ薄膜（５００〜１０００オングストローム程
度）２を蒸着形成し、形成されたＡｕ薄膜を除去した後
に、上記結晶面（１００）上にフォトレジストにて＜０
−１１＞方向のスリットパターン（幅数μｍ）を形成
し、該パターンをマスクとして（０−１１）方向を２．
５％Ｂｒ・メタノールを用いてエッチングした。
ＩｎＰ結晶の結晶面（１００）上にフォトレジストを塗
布する前に、該結晶面（１００）上に、上記実施例と同
様にＡｕ薄膜（５００〜１０００オングストローム程
度）２を蒸着形成し、形成されたＡｕ薄膜を除去した後
に、上記結晶面（１００）上にフォトレジストにて＜０
−１１＞方向のスリットパターン（幅数μｍ）を形成
し、該パターンをマスクとして（０−１１）方向を２．
５％Ｂｒ・メタノールを用いてエッチングした。
【００１５】図２(a) は、本実施例と従来法〔レジシト
を塗布する前のＩｎＰ結晶の結晶面（１００）へのＡｕ
薄膜の蒸着を行わない。〕とのエッチング時のエッチン
グ時間とサイドエッチ量との関係を示した図であり、こ
の図より、本実施例のプロセスでは、従来に比べて、サ
イドエッチ量が１／１０以下に抑えられることがわか
る。また、本実施例により得られた溝は、図４(a) に示
す溝と同じような選択的エッチングの行われた逆メサ形
状の溝が得られ、一方、従来法により得られた溝は、図
２(b) に示すようにサイドエッチが多く、面方位に依存
しない溝であった。
を塗布する前のＩｎＰ結晶の結晶面（１００）へのＡｕ
薄膜の蒸着を行わない。〕とのエッチング時のエッチン
グ時間とサイドエッチ量との関係を示した図であり、こ
の図より、本実施例のプロセスでは、従来に比べて、サ
イドエッチ量が１／１０以下に抑えられることがわか
る。また、本実施例により得られた溝は、図４(a) に示
す溝と同じような選択的エッチングの行われた逆メサ形
状の溝が得られ、一方、従来法により得られた溝は、図
２(b) に示すようにサイドエッチが多く、面方位に依存
しない溝であった。
【００１６】このような本実施例による半導体基板加工
プロセスでは、ＩｎＰ結晶の結晶面（１００）上に上記
実施例と同様に、Ａｕ薄膜を蒸着形成し、Ａｕ薄膜を除
去してから、上記結晶面（１００）上にレジストによる
スリットパターンを形成し、２．５％Ｂｒ・メタノール
を用いてエッチングを行うため、レジストによるスリッ
トパターンの上記ＩｎＰ結晶の結晶面（１００）への密
着性が向上し、エッチング時にサイドエッチ量が少なく
なり、選択的エッチングが進行するため、上記スリット
パターンに忠実なエッチングを行うことができる。
プロセスでは、ＩｎＰ結晶の結晶面（１００）上に上記
実施例と同様に、Ａｕ薄膜を蒸着形成し、Ａｕ薄膜を除
去してから、上記結晶面（１００）上にレジストによる
スリットパターンを形成し、２．５％Ｂｒ・メタノール
を用いてエッチングを行うため、レジストによるスリッ
トパターンの上記ＩｎＰ結晶の結晶面（１００）への密
着性が向上し、エッチング時にサイドエッチ量が少なく
なり、選択的エッチングが進行するため、上記スリット
パターンに忠実なエッチングを行うことができる。
【００１７】尚、上記実施例ではＡｕのスパッタ膜を用
いたが、Ａｕに限らず、エッチング液に対して溶解性を
示し、被加工層である III−Ｖ族半導体基板（ウェハ）
に対して非溶解性を示す他の金属スパッタ膜を用いて
も、同様の効果を得ることができる効果がある。
いたが、Ａｕに限らず、エッチング液に対して溶解性を
示し、被加工層である III−Ｖ族半導体基板（ウェハ）
に対して非溶解性を示す他の金属スパッタ膜を用いて
も、同様の効果を得ることができる効果がある。
【００１８】
【発明の効果】以上のように、この発明によれば、被加
工層である III−Ｖ族半導体基板上に金属薄膜を形成
し、さらにその金属薄膜を除去してから、該 III−Ｖ族
半導体基板上にフォトレジストを塗布してレジストパタ
ーンを形成し、該レジストパターンをエッチングマスク
としてウエットエッチングを行うようにしたので、サイ
ドエッチが殆どなく、上記レジストのパターンに忠実な
基板加工を行うことができ、基板加工の加工精度を向上
できる効果がある。
工層である III−Ｖ族半導体基板上に金属薄膜を形成
し、さらにその金属薄膜を除去してから、該 III−Ｖ族
半導体基板上にフォトレジストを塗布してレジストパタ
ーンを形成し、該レジストパターンをエッチングマスク
としてウエットエッチングを行うようにしたので、サイ
ドエッチが殆どなく、上記レジストのパターンに忠実な
基板加工を行うことができ、基板加工の加工精度を向上
できる効果がある。
【図１】この発明の一実施例による基板加工プロセスの
工程を示す断面図。
工程を示す断面図。
【図２】図(a) は、この発明の一実施例による基板加工
プロセスにおけるエッチング時間とサイドエッチ量との
関係と従来の基板加工プロセスにおけるエッチング時間
とサイドエッチ量との関係を示す図、図(b) は、従来の
基板加工プロセスにおいてＩｎＰ基板をＢｒ・メタノー
ルでエッチングした時の結晶断面図。
プロセスにおけるエッチング時間とサイドエッチ量との
関係と従来の基板加工プロセスにおけるエッチング時間
とサイドエッチ量との関係を示す図、図(b) は、従来の
基板加工プロセスにおいてＩｎＰ基板をＢｒ・メタノー
ルでエッチングした時の結晶断面図。
【図３】従来の基板加工プロセスの工程を示す断面図。
【図４】従来の基板加工プロセスにおいて酸化膜をマス
クとしてＩｎＰ基板をＢｒ・メタノールでエッチングし
た場合の結晶断面図。
クとしてＩｎＰ基板をＢｒ・メタノールでエッチングし
た場合の結晶断面図。
【図５】従来の基板加工プロセスの工程を示す断面図。
１ III−Ｖ族半導体基板 ２ 金属薄膜 ３ フォトレジスト ４ 紫外線 ５ 酸化膜（窒化膜）
Claims (1)
- 【特許請求の範囲】 【請求項１】 III−Ｖ族半導体基板上にフォトレジス
トを塗布する工程と、 上記フォトレジストに所望のパ
ターンを露光する工程と、 上記パターン露光されたフォトレジストを現像し、レジ
ストパターンを形成する工程と、 上記レジストパターンをマスクとし、化学エッチング液
を用いて上記 III−Ｖ族半導体基板をウェットエッチン
グする工程と、 上記レジストを上記 III−Ｖ族半導体基板上から除去す
る工程とを含む半導体基板加工方法において、 上記 III−Ｖ族半導体基板上にフォトレジストを塗布す
る工程に先立って、該III−Ｖ族半導体基板上に金属薄
膜を形成し、該金属膜を除去する工程を含むことを特徴
とする半導体基板加工方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18530591A JPH0513401A (ja) | 1991-06-28 | 1991-06-28 | 半導体基板加工方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18530591A JPH0513401A (ja) | 1991-06-28 | 1991-06-28 | 半導体基板加工方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513401A true JPH0513401A (ja) | 1993-01-22 |
Family
ID=16168536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18530591A Pending JPH0513401A (ja) | 1991-06-28 | 1991-06-28 | 半導体基板加工方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513401A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5581143A (en) * | 1993-09-21 | 1996-12-03 | Yamaichi Electronics Co., Ltd. | Twist vibrator |
| US7942810B2 (en) | 2004-02-26 | 2011-05-17 | Olympus Corporation | Endoscope and endoscopic system |
| US9705286B2 (en) | 2015-02-23 | 2017-07-11 | Nichia Corporation | Method for manufacturing semiconductor device, and semiconductor device |
-
1991
- 1991-06-28 JP JP18530591A patent/JPH0513401A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5581143A (en) * | 1993-09-21 | 1996-12-03 | Yamaichi Electronics Co., Ltd. | Twist vibrator |
| US7942810B2 (en) | 2004-02-26 | 2011-05-17 | Olympus Corporation | Endoscope and endoscopic system |
| US9705286B2 (en) | 2015-02-23 | 2017-07-11 | Nichia Corporation | Method for manufacturing semiconductor device, and semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20030013023A1 (en) | Disposable hard mask for photomask plasma etching | |
| JPH07219237A (ja) | 微細レジストパターン形成方法 | |
| JP2723476B2 (ja) | 位相反転マスクの製造方法 | |
| JPH0513401A (ja) | 半導体基板加工方法 | |
| JPH05206025A (ja) | 微細加工方法 | |
| JPH0458167B2 (ja) | ||
| JPS5950053B2 (ja) | 写真蝕刻方法 | |
| JP3055774B2 (ja) | 半導体装置の製造方法 | |
| JPS6132423A (ja) | 周辺部に段差を有する半導体基板およびその製法 | |
| GB2087650A (en) | Thin film transistor | |
| JP2713061B2 (ja) | レジストパターンの形成方法 | |
| JP3354959B2 (ja) | フォトマスクの製造方法 | |
| KR960000184B1 (ko) | 자동 배치형 위상반전마스크 제조 방법 | |
| KR920007186B1 (ko) | 잔류물 제거방법 | |
| JPH07335670A (ja) | パターン形成方法およびｔ型ゲート電極のパターン形成方法 | |
| JP3149601B2 (ja) | 半導体装置のコンタクトホール形成方法 | |
| JPH061366B2 (ja) | フオトマスク材料 | |
| KR0171985B1 (ko) | 반도체 장치의 감광막 패턴 형성방법 | |
| JPS6354726A (ja) | レジスト膜のエツチング方法 | |
| JPS62293720A (ja) | 微細パタ−ン形成方法 | |
| JPH05129253A (ja) | 半導体装置の製造方法 | |
| JPS646448B2 (ja) | ||
| KR19990056767A (ko) | 감광막 도포 방법 | |
| JPS589140A (ja) | フオトレジストの付着性を改善する方法 | |
| JPS6333746A (ja) | フオトマスクの製造方法 |