KR100333370B1 - 반도체 소자의 제조 방법 - Google Patents
반도체 소자의 제조 방법 Download PDFInfo
- Publication number
- KR100333370B1 KR100333370B1 KR1019950069572A KR19950069572A KR100333370B1 KR 100333370 B1 KR100333370 B1 KR 100333370B1 KR 1019950069572 A KR1019950069572 A KR 1019950069572A KR 19950069572 A KR19950069572 A KR 19950069572A KR 100333370 B1 KR100333370 B1 KR 100333370B1
- Authority
- KR
- South Korea
- Prior art keywords
- photoresist
- polysilicon
- semiconductor device
- layer
- film
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 238000000034 method Methods 0.000 title abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 34
- 229920005591 polysilicon Polymers 0.000 claims abstract description 34
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 31
- 238000005530 etching Methods 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 239000011248 coating agent Substances 0.000 abstract 1
- 238000000576 coating method Methods 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000011109 contamination Methods 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000007598 dipping method Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명은 (가) 반도체 기판상에 게이트 산화막, 폴리실리콘층, 및 제 1 감광막을 순차적으로 형성하는 단계; (나) 상기 폴리실리콘층의 식각될 부분에 수직으로 일치하는 상기 제 1 감광막의 부분에 존재하지만 폴리실리콘층의 식각될 부분의 폭보다는 작은 폭을 갖는 상기 제 1 감광막의 소정 부분을 노광 및 베이크시켜서 경화시키는 단계; (다) 상기 제 1 감광막상에 제 2 감광막을 도포한 후, 상기 제 1 감광막의 경화된 부분이 함께 제거되도록 노광 및 현상하여 제 1 및 2 감광막의 사이에서 단차가 형성되어 있는 소정의 감광막 패턴을 형성하는 단계; 및 (라) 상기 감광막 패턴의 형태로 식각을 실시하여 폴리실리콘 라인은 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 더욱 상세하게는 캐패시터 전극 또는 트랜지스터 전극으로 사용하기 위한 폴리실리콘 라인의 형성방법에 관한 것이다.
일반적으로, 반도체 소자에서 캐패시터 전극 또는 트랜지스터 전극을 형성하기 위하여 반도체 기판의 상부에 게이트 산화막을 형성하고, 그 상부에 폴리실리콘층을 형성한다. 그런 다음, 폴리실리콘층의 상부에 감광막 패턴을 형성하고, 이의 형태로 식각이 실시되어 폴리실리콘 라인을 형성하게 된다. 그러나 플리실리콘층의 식각 후에는 제 1 도에 도시된 바와같이, 폴리실리콘 라인(10)과 폴리실리콘 라인 (10A) 사이에 마이크로 브릿지(12)가 남아있을 수 있다. 마이크로 브릿지(12)는 제조수율 저하의 원인이 된다. 따라서, 종래에는 마이크로 브릿지(12)를 제거하기 위하여 제 2 도에 도시된 바와같이, 폴리실리콘 라인(10,10A) 상부에 감광막 패턴 (14)을 형성한 후, 폴리실리콘의 식각을 더욱 더 실시하고 있었다. 제 2 도에 도시된 바와같은 공정은 필라멘트(filament) 공정이라 불리워진다.
그러나, 제 2 도에 도시된 바와같이 필라멘트 공정은 감광막 패턴의 형성 및 감광막 패턴의 제거를 필요로 하기 때문에 원가 상승의 요인이 되었을 뿐만 아니라, 상기 3개의 공정이 추가되므로써 입자 오염이 더욱더 증가하여 수율을 저하시킨다는 문제점이 있었다.
또한, 폴리실리콘층의 식각후의 잔류 산화막의 두께가 얇기 때문에 충분히 과도식각할 수 없고, 따라서 마이크로 브릿지를 완벽하게 제거할 수 없다는 문제점이 있었다.
따라서, 상기의 문제점을 해결하기 위해 안출된 본 발명은, 폴리실리콘 라인들 사이의 마이크로 브릿지를 완벽하게 제거하면서도, 공정이 단순하여 원가를 저렴하게 하고 입자 오염을 감소시킬 수 있는 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.
상기의 목적을 달성하기 위하여, 본 발명은 반도체 소자의 제조방법에 있어서,
(가) 반도체 기판상에 게이트 산화막, 폴리실리콘층, 및 제 1 감광막을 순차적으로 형성하는 단계;
(나) 상기 폴리실리콘층의 식각될 부분에 수직으로 일치하는 상기 제1 감광막의 부분에 존재하지만 폴리실리콘층의 식각될 부분의 폭보다는 작은 폭을 갖는 상기 제 1 감광막의 소정 부분을 노광 및 베이크(bake)시켜서 경화시키는 단계;
(다) 상기 제 1 감광막상에 제 2 감광막을 도포한 후, 상기 제 1 감광막의 경화된 부분이 함께 제거되도록 노광 및 현상하여 제 1 및 2 감광막의 사이에서 단차가 형성되어 있는 소정의 감광막 패턴을 형성하는 단계; 및
(라) 상기 감광막 패턴의 형태로 식각을 실시하여 폴리실리콘 라인은 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법을 제공한다.
본 발명에 따른 상기의 방법에 있어서, 제 1 감광막의 두께는 200 내지 300Å인 것이 바람직하다. 그리고 상기의 단계 (나)에서의 베이크는 150℃ 이상의 온도에서 실시하는 것이 바람직하다.
본 발명에 의하면, 필라멘트 공정에서 요구되었던 감광막 패턴 형성 및 제거 단계가 배제되므로써 공정이 단순화되어 원가를 절감 및 입자 오염 문제를 감소시킬 뿐만 아니라, 폴리실리콘 라인들 사이의 마이크로 브릿지를 완벽하게 제거하므로써 수율 향상이 기대된다.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 상세히 설명한다.
제 3 도의 (가) 내지 (마)는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 공정순서적으로 설명하기 위한 도면이다.
우선, 제 3 도의 (가)에 도시된 바와같이, 반도체 기판(20)의 상부에 약 180Å 두께의 게이트 산화막(22), 약 3,000Å 두께의 폴리실리콘층(24), 및 200 내지 300Å 두께의 제 1 감광막(26)을 순차적으로 형성한다.
그런 다음, 제 3 도의 (나)에 도시된 바와같이, 폴리실리콘 라인의 형성을 위해 식각될 폴리실리콘층(24)의 부분에 수직으로 일치하는 제 1 감광막(26)의 부분내에 존재하지만 폴리실리콘층(24)의 식각될 제 1 감광막(26)의 소정 부분을 노광하고, 바람직하게는 약 150℃ 이상의 온도에서 베이크시켜서 제 1 감광막(26)에서 경화된 부분(27)을 형성한다.
그리고나서, 제 3 도의 (다)에서 도시된 바와같이, 제 1 감광막(26)의 상부에 감광막(28)을 도포하고, 상기의 경화된 부분(27)이 제거되도록 노광 및 현상하여 제 3 도의 (라)에서 도시된 바와같이, 제 1 감광막(26)과 제 2 감광막(28)의 사이에서 단차가 형성되어 있는 감광막 패턴(28A)을 형성한다.
그후, 제 3 도의 (마)에서 도시된 바와같이, 감광막 패턴(28A)의 형태로 식각한 후, 다시 과도식각하여 폴리실리콘 라인(24A,24B)을 형성한다. 이때, 제 3 도의 (라)에서의 경화된 부분(27)이 제거된 제 1 감광막(26A) 때문에 폴리실리콘 라인(24A,24B) 사이에는 도면부호 29로서 도시한 바와같이 마이크로 브릿지가 과도식각시에 제거된다.
이상에서와 같이 본 실시예에 의하면, 필라멘트 공정에서 별도로 요구되었던 감광막 패턴의 형성 및 제거 단계가 배제되므로써 공정의 단순화를 도모할 수 있을 뿐만 아니라, 마이크로 브릿지를 완벽하게 제거할 수 있다. 또한, 본 실시예에서의 식각은 폴리머의 발생을 초래하지 않기 때문에 차후의 BOE 디핑공정을 생략할 수도 있다.
또한, 본 발명은 상기의 실시예에 한정되는 것을 아니며, 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
제 1 도는 폴리실리콘 라인 사이에서 마이크로 브릿지가 남아 있는 것을 보여주는 도면
제 2 도는 마이크로 브릿지를 제거하기 위한 종래의 필라멘트 공정을 보여주는 도면
제 3 도의 (가) 내지 (마)는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면
* 도면의 주요 부분에 대한 부호의 설명 *
10,10A : 폴리실리콘 라인 12 : 마이크로 브릿지
14 : 감광막 패턴 20 : 반도체 기판
22 : 게이트 산화막 24 : 폴리실리콘층
24,24A : 폴리실리콘 라인 26 : 제 1 감광막
28 : 제 2 감광막 28A : 감광막 패턴
Claims (3)
- 반도체 소자의 제조방법에 있어서,(가) 반도체 기판상에 게이트 산화막, 폴리실리콘층, 및 제 1 감광막을 순차적으로 형성하는 단계;(나) 상기 폴리실리콘층의 식각될 부분에 수직으로 일치하는 상기 제 1 감광막의 부분에 존재하지만 폴리실리콘층의 식각될 부분의 폭보다는 작은 폭을 갖는 상기 제 1 감광막의 소정 부분을 노광 및 베이크시켜서 경화시키는 단계;(다) 상기 제 1 감광막상에 제 2 감광막을 도포한 후, 상기 제 1 감광막의 경화된 부분이 함께 제거되도록 노광 및 현상하여 제 1 및 2 감광막의 사이에서 단차가 형성되어 있는 소정의 감광막 패턴을 형성하는 단계; 및(라) 상기 감광막 패턴의 형태로 식각을 실시하여 폴리실리콘 라인은 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 제 1 감광막의 두께는 200 내지 300Å인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기의 단계 (나)에서의 베이크는 150℃ 이상의 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950069572A KR100333370B1 (ko) | 1995-12-30 | 1995-12-30 | 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950069572A KR100333370B1 (ko) | 1995-12-30 | 1995-12-30 | 반도체 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970052963A KR970052963A (ko) | 1997-07-29 |
| KR100333370B1 true KR100333370B1 (ko) | 2002-11-04 |
Family
ID=37479602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950069572A KR100333370B1 (ko) | 1995-12-30 | 1995-12-30 | 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100333370B1 (ko) |
-
1995
- 1995-12-30 KR KR1019950069572A patent/KR100333370B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970052963A (ko) | 1997-07-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2701765B2 (ja) | 半導体装置の製造方法 | |
| US4902646A (en) | MESFET process employing dummy electrodes and resist reflow | |
| KR100333370B1 (ko) | 반도체 소자의 제조 방법 | |
| CN113257662B (zh) | 一种半导体器件及其制作方法 | |
| KR19980015733A (ko) | 레지스트 패턴 형성방법 | |
| KR100303779B1 (ko) | 실리레이션된 이중 감광막을 이용한 패턴 형성 방법 | |
| KR100365756B1 (ko) | 반도체소자의콘택홀형성방법 | |
| KR100246804B1 (ko) | 반도체 소자의 전하저장전극 형성방법 | |
| KR970009826B1 (ko) | 하프톤(Half-Tone)형 위상반전마스크 형성방법 | |
| KR20030000475A (ko) | 패턴 형성 방법 | |
| KR0135053B1 (ko) | 미세형상 형성방법 | |
| KR940010597B1 (ko) | 반도체 장치의 습식식각방법 | |
| KR100257770B1 (ko) | 반도체 소자의 미세한 전도막 패턴 형성 방법 | |
| KR100206896B1 (ko) | 바이폴라 소자의 컨택형성 방법 | |
| KR0165417B1 (ko) | 반도체 장치의 미세 패턴 제조방법 | |
| KR920001879B1 (ko) | 고압, 저압병용 시모스 트랜지스터의 제조방법 | |
| KR100526470B1 (ko) | 플래쉬 메모리의 게이트 형성방법 | |
| KR100519314B1 (ko) | 반도체 웨이퍼 식각방법 | |
| KR100202657B1 (ko) | 트랜지스터의 제조방법 | |
| KR0140730B1 (ko) | 반도체 소자의 미세콘택 형성방법 | |
| KR960006435B1 (ko) | 반도체 소자의 금속배선 형성 방법 | |
| KR20030038142A (ko) | 레티클 및 이를 이용한 반도체소자의 제조방법 | |
| KR20000003914A (ko) | 반도체소자 제조방법 | |
| KR20050012575A (ko) | 반도체소자의 패턴 형성방법 | |
| KR19990049784A (ko) | 듀얼 게이트산화막을 적용한 반도체 소자의 게이트 폴리 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100325 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |