KR950004583A - 박막 트랜지스터 제조방법 - Google Patents
박막 트랜지스터 제조방법 Download PDFInfo
- Publication number
- KR950004583A KR950004583A KR1019930012369A KR930012369A KR950004583A KR 950004583 A KR950004583 A KR 950004583A KR 1019930012369 A KR1019930012369 A KR 1019930012369A KR 930012369 A KR930012369 A KR 930012369A KR 950004583 A KR950004583 A KR 950004583A
- Authority
- KR
- South Korea
- Prior art keywords
- tft
- poly
- tft gate
- thin film
- film transistor
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 7
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 6
- 238000000151 deposition Methods 0.000 claims abstract 3
- 238000000034 method Methods 0.000 claims abstract 3
- 229920002120 photoresistant polymer Polymers 0.000 claims 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 3
- 238000000059 patterning Methods 0.000 claims 3
- 229910052710 silicon Inorganic materials 0.000 claims 3
- 239000010703 silicon Substances 0.000 claims 3
- 239000000758 substrate Substances 0.000 claims 3
- 238000005530 etching Methods 0.000 claims 2
- 238000005468 ion implantation Methods 0.000 claims 1
- 239000011241 protective layer Substances 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 abstract 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체 소자의 박막 트랜지스터 제조방법에 관한 것으로, 고집적 SRAM 셀의 톱 게이트형 박막트랜지스터 제조시 TFT 채널 폴리와 TFT 게이트 폴리를 연결하기 위한 노드 콘택홀을 형성하기 전 TFT 게이트 옥사이드 상부에 얇은 제1TFT 게이트 폴리를 형성하여 TFT 게이트 옥사이드의 식각보호층 역할을 하게 하고, 이후 노드 콘택홀 형성 및 제2TFT 게이트 폴리를 형성하는 2단계 TFT 게이트 폴리 증착법을 이용하므로써, TFT 게이트 옥사이드의 두께의 균일도를 유지하여 안정된 특성의 박막 트랜지스터를 제조하는 방법에 관하여 기술된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1A도 내지 제1F도는 본 발명에 의한 박막 트랜지스터를 제조하는 단계를 나타낸 단면도.
Claims (1)
- 박막 트랜지스터 제조방법에 있어서, 실리콘 기판(1)상에 TFT 채널 폴리(2)를 증착한 다음, TFT 채널 폴리 마스크를 사용하여 상기 실리콘 기판(1)의 일부가 노출되도록 상기 TFT 채널 폴리(2)를 패턴화하는 단계와, 상기 패턴화된 TFT 채널 폴리(2) 및 노출된 실리콘 기판(1) 상부 전반에 걸쳐 TFT 게이트 옥사이드(3)를 증착한 후, 시간지연없이 상기 TFT 게이트 옥사이드(3) 상부에 제1TFT 게이트 폴리(4)를 얇게 증착하는 단계와, 상기 제1TFT 게이트 폴리(4) 상부에 포토레지스트(5)를 도포한 후, 노드 콘택 마스크를 사용하여 상기 포토레지스트(5)를 패턴화한 다음, 상기 패턴화된 포토레지스트(5)를 이용하여 식각 공정으로 상기 제1TFT 게이트 폴리(4)와 상기 TFT 게이트 옥사이드(3)의 노출부분을 식각하여 하부의 TFT 채널 폴리(2)의 일부분이 노출된 노드 콘택홀(6)을 형성하고, 상기 노드 콘택홀(6)의 TFT 채널 폴리(2)의 표면에 네이티브 옥사이드(7)가 생성되는 단계와, 상기 패턴화된 포토레지스트(5)를 제거한 후, HF 식각공정으로 제1TFT 게이트 폴리(4)를 TFT 게이트 옥사이드(3)의 식각 보호층으로 하여 상기 TFT 채널 폴리(2) 표면에 생성된 네이티브 옥사이드(7)를 제거하는 단계와, 상기 네이티브 옥사이드(7)를 제거한 상태에서 노드 콘택홀(6)을 통해 하부의 TFT 채널 폴리(2)와 연결되도록 전체구조 상부에 제2TFT 게이트 폴리(8)를 증착한 다음, TFT 게이트 폴리 마스크를 사용하여 상기 TFT 게이트 옥사이드(3)의 일부가 노출되도록 상기 제1 및 제2TFT 게이트 폴리(4 및 8)를 패턴화하는 단계와, 상기 패턴화된 제2TFT 게이트 폴리(8)를 마스크로 TFT 소오스/드레인용 이온주입 공정을 실시하여 하부의 TFT 채널 폴리(2)의 일부분을 소오스/드레인 영역(9)으로 형성하는 단계로 이루어지는 것을 특징으로 하는 박막트랜지스터 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019930012369A KR960013943B1 (ko) | 1993-07-02 | 1993-07-02 | 박막 트랜지스터 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019930012369A KR960013943B1 (ko) | 1993-07-02 | 1993-07-02 | 박막 트랜지스터 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR950004583A true KR950004583A (ko) | 1995-02-18 |
KR960013943B1 KR960013943B1 (ko) | 1996-10-10 |
Family
ID=19358582
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019930012369A KR960013943B1 (ko) | 1993-07-02 | 1993-07-02 | 박막 트랜지스터 제조방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR960013943B1 (ko) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100292044B1 (ko) * | 1997-05-23 | 2001-09-17 | 구본준, 론 위라하디락사 | 액정표시장치제조방법 |
KR100316269B1 (ko) * | 1997-07-04 | 2003-01-06 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터,액정표시장치및그제조방법 |
-
1993
- 1993-07-02 KR KR1019930012369A patent/KR960013943B1/ko not_active IP Right Cessation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100292044B1 (ko) * | 1997-05-23 | 2001-09-17 | 구본준, 론 위라하디락사 | 액정표시장치제조방법 |
KR100316269B1 (ko) * | 1997-07-04 | 2003-01-06 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터,액정표시장치및그제조방법 |
Also Published As
Publication number | Publication date |
---|---|
KR960013943B1 (ko) | 1996-10-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR940003076A (ko) | 적층 박막 트랜지스터 제조방법 | |
KR950004583A (ko) | 박막 트랜지스터 제조방법 | |
KR950021761A (ko) | 박막트랜지스터 제조방법 | |
KR970054506A (ko) | 레이저를 이용한 완전 자기 정합형 박막 트랜지스터의 제조 방법 | |
KR950004584A (ko) | 오프셋 구조의 다결정 실리콘 박막 트랜지스터 제조방법 | |
KR950009980A (ko) | 반도체 소자의 소오스/드레인 영역 형성방법 | |
KR950021090A (ko) | 반도체 소자의 콘택홀 형성방법 | |
KR980003750A (ko) | 폴리실리콘 박막트랜지스터 액정표시소자의 제조방법 | |
KR970054501A (ko) | 저도핑 드레인 구조의 박막 트랜지스터 제조 방법 | |
KR950009913A (ko) | 반도체 소자의 소오스/드레인 접합부 형성방법 | |
KR950021201A (ko) | 반도체 소자의 스페이서 형성방법 | |
KR970053058A (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
KR940016924A (ko) | 고속소자용 트랜지스터 제조방법 | |
KR930020716A (ko) | Itldd 구조의 반도체장치의 제조방법 | |
KR920011562A (ko) | Ldd구조의 트랜지스터 제조방법 | |
KR940016916A (ko) | 박막트랜지스터 제조방법 | |
KR960036144A (ko) | 박막 트랜지스터 및 그 제조 방법 | |
KR950030272A (ko) | 다결정실리콘 박막트랜지스터 제조방법 | |
KR960026973A (ko) | 박막트랜지스터 제조방법 | |
KR950021763A (ko) | 박막트랜지스터 제조방법 | |
KR980006140A (ko) | 박막트랜지스터 및 그 제조방법 | |
KR950021061A (ko) | 실리사이드를 이용한 쌍극자 트랜지스터의 전극제조방법 | |
KR940016742A (ko) | 박막트랜지스터 및 그 게이트전극 제조방법 | |
KR970054349A (ko) | 대칭형 바이폴라 트랜지스터 제조방법 | |
KR950034828A (ko) | 구리전극을 적용하는 모스 트랜지스터의 제조방법 및 게이트 구조 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
G160 | Decision to publish patent application | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20050922 Year of fee payment: 10 |
|
LAPS | Lapse due to unpaid annual fee |