KR940016916A - 박막트랜지스터 제조방법 - Google Patents

Abstract

본 발명은 박막트랜지스터 제조방법에 관한 것으로 폴리 셀프-얼라인, 이온도핑, 실리사이드 기술을 이용한 박막트랜지스터 제조방법이다.

종래에는 게이트전극(2)이 형성된 유리기판(1)위에 게이트절연층(3), 비정질 실리콘(4), 에치스토퍼층(5), 감광막(9)을 증착하고 배면 노광하여 에치스토퍼층(5)을 패터닝하고 그위에 불순물 주입 실리콘층(6)과 금속을 증착하여 소오스/드레인 전극(7,8)을 형성한 다음 소오스/드레인 전극(7,8) 사이의 불순물 주입 실리콘층(6)을 제거하였다. 이로인해 노광시 비정질 실리콘층(4)이 광을 받아서 박막트랜지스터의 특성이 저하되었다.

본 발명은 게이트전극(2)이 형성된 유리기판(1)위에 게이트절연막(3), 비정질 실리콘층(4), 에치스토퍼층(5), 감광막(9)을 차례로 증착하여 45°로 배면 노광하고 식각하여 에치스토퍼층(5)을 패터닝한 뒤, 다시 노광하여 에치스토퍼층(5)보다 길고 게이트전극(2)보다 짧게 비정질 실리콘을 패터닝하고 이온 주입하여 불순물 주입 실리콘층(6)을 형성한뒤 금속을 증착하여 실리사이드로 소오스/드레인 전극을 형성한다. 따라서 박막트랜지스터의 특성이 향상된다.

Description

박막트랜지스터 제조방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제 3 도는 본 발명의 박막트랜지스터 구조 단면도, 제 4 도는 본 발명의 박막트랜지스터 공정 단면도.

Claims (2)

1. 게이트전극(2)이 패터닝된 유리기판(1)위에 게이트절연층(3), 비정질 실리콘(4), 에치스토퍼층(5), 감광막(9)을 차례로 증착하는 공정과, 1차 배면 노광하여 게이트전극(2)보다 작게 감광막(8)을 현상하여 에치스토퍼층(5)을 패터닝하는 공정과, 2차 배면 노광하여 게이트전극(2)보다 작고, 에치스토퍼층(5)보다 크게 비정질 실리콘층(4)을 패터닝하는 고정과, 에치스토퍼층(5)을 마스크로 이용하여 비정질 실리콘층(4)에 n⁺이온주입으로 불순물 이온 주입층(6)을 형성하는 공정과, 금속(11)을 증착하고 열처리하여 불순물 이온주입층(6) 및 비정질 실리콘층(4)과 금속(11)이 접촉된 부분에 실리사이드를 형성하는 공정과, 금속(11)을 제거하여 실리사이드로 소오스/드레인 전극을 형성함을 특징으로 하는 박막트랜지스터 제조방법.
2. 제 1 항에 있어서, 실리사이드 대신 금속으로 소오스/드레인 전극을 형성함을 특징으로 하는 박막트랜지스터 제조방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.