KR102315477B1 - 반도체 장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

열화가 적은 회로를 가지는 반도체 장치를 제공한다.
제 1 트랜지스터, 제 2 트랜지스터, 제 1 스위치, 제 2 스위치 및 제 3 스위치를 가지고, 상기 제 1 트랜지스터의 제 1 단자는 제 1 배선과 접속되고, 제 2 단자는 제 2 배선과 접속되고, 상기 제 2 트랜지스터의 게이트 및 제 1 단자는 상기 제 1 배선과 접속되고, 제 2 단자는 상기 제 1 트랜지스터의 게이트와 접속되고, 상기 제 1 스위치는 상기 제 2 배선과 제 3 배선의 사이에 접속되고, 상기 제 2 스위치는 상기 제 2 배선과 상기 제 3 배선의 사이에 접속되고, 상기 제 3 스위치는 제 1 트랜지스터의 게이트와 제 3 배선의 사이에 접속되는 반도체 장치가 개시된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 그 구동 방법에 관한 것이다.
최근, 표시 장치는 액정 텔레비전 등의 대형 표시 장치의 증가로, 활발하게 개발이 진행되고 있다. 특히, 비단결정 반도체로 구성되는 트랜지스터를 사용하여, 화소부와 같은 기판에 게이트 드라이버 등의 구동 회로를 구성하는 기술은 코스트의 저감, 신뢰성의 향상에 크게 공헌하기 위해서, 활발하게 개발이 진행되고 있다.
하지만, 비단결정 반도체를 사용하는 트랜지스터는 열화된다. 이 결과, 이동도의 저하, 또는 임계값 전압의 상승(또는 감소) 등이 생긴다. 특히, 게이트 드라이버에 있어서, 게이트 신호선에 부전압(L레벨의 전위라고도 함)을 공급하는 기능을 가지는 트랜지스터(풀 다운 트랜지스터라고도 함)에서는 이 열화가 현저하게 나타난다. 왜냐하면, 게이트 신호선이 선택되지 않은 경우에, 풀 다운 트랜지스터는 온(on)이 됨으로써, 부전압을 게이트 신호선에 공급하기 때문이다. 즉, 게이트 신호선은 선택되지 않았기 때문에, 풀 다운 트랜지스터는 1프레임 기간의 대부분에 있어서 온이 되기 때문이다.
이것을 해결하기 위해서, 특허문헌 1에는 풀 다운 트랜지스터의 열화를 억제하는 것이 가능한 게이트 드라이버가 개시되어 있다. 특허문헌 1에서는 풀 다운 트랜지스터의 열화를 억제하기 위해서, 펄스를 출력하는 것이 가능한 회로(예를 들면 특허문헌 1의 도 7의 홀딩 제어부(350))가, 게이트 드라이버의 각 스테이지에 설치되어 있다. 그리고, 풀 다운 트랜지스터의 도통 상태는 상기 회로의 출력 신호를 사용하여 제어된다. 상기 회로는 클록 신호 등에 동기하여 펄스를 출력한다. 따라서, 풀 다운 트랜지스터가 온이 되는 시간을 짧게 할 수 있기 때문에, 풀 다운 트랜지스터의 열화를 억제할 수 있다. 그러나, 상기한 펄스를 출력하는 것이 가능한 회로에는 1프레임 기간의 대부분에 있어서 온이 되는 트랜지스터(Q32)가 포함된다. 이 때문에 트랜지스터(Q32)가 열화된다.
일본 공개특허공보 2005-50502호
본 발명의 1형태는 제 1 및 제 2 트랜지스터, 제 1 내지 제 3 스위치를 가지는 반도체 장치에 있어서, 제 1 및 제 2 트랜지스터, 제 1 내지 제 3 스위치의 열화를 억제한다. 또는 제 1 내지 제 5 트랜지스터를 가지는 반도체 장치에 있어서, 제 1 내지 제 5 트랜지스터의 열화를 억제한다. 또는 제 6 트랜지스터를 가지는 반도체 장치에 있어서, 제 1 내지 제 6 트랜지스터의 열화를 억제한다. 또는 제 7 트랜지스터를 가지는 반도체 장치에 있어서, 제 1 내지 제 7 트랜지스터의 열화를 억제한다.
본 발명의 1형태는 제 1 트랜지스터, 제 2 트랜지스터, 제 1 스위치, 제 2 스위치 및 제 3 스위치를 가지고, 제 1 트랜지스터의 제 1 단자는 제 1 배선과 접속되고, 제 2 단자는 제 2 배선과 접속되고, 제 2 트랜지스터의 게이트 및 제 1 단자는 제 1 배선과 접속되고, 제 2 단자는 제 1 트랜지스터의 게이트와 접속되고, 제 1 스위치는 제 2 배선과 제 3 배선의 사이에 접속되고, 제 2 스위치는 제 2 배선과 제 3 배선의 사이에 접속되고, 제 3 스위치는 제 1 트랜지스터의 게이트와 제 3 배선의 사이에 접속되는 반도체 장치다.
상기 형태에 있어서, 제 1 기간과 제 2 기간을 가지고, 제 1 기간에 있어서, 제 1 스위치, 제 2 스위치 및 제 3 스위치는 오프가 되고, 제 1 배선의 전위가 H레벨이 되고, 제 2 기간에 있어서, 제 1 스위치가 오프가 되고, 제 2 스위치 및 제 3 스위치가 온이 되고, 제 1 배선의 전위가 L레벨이 되어도 좋다.
본 발명의 1형태는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터 및 제 5 트랜지스터를 가지고, 제 1 트랜지스터의 제 1 단자는 제 1 배선과 접속되고, 제 2 단자는 제 2 배선과 접속되고, 제 2 트랜지스터의 게이트 및 제 1 단자는 제 1 배선과 접속되고, 제 2 단자는 제 1 트랜지스터의 게이트와 접속되고, 제 3 트랜지스터의 게이트는 제 4 배선과 접속되고, 제 1 단자는 제 3 배선과 접속되고, 제 2 단자는 제 2 배선에 접속되고, 제 4 트랜지스터의 게이트는 제 5 배선과 접속되고, 제 1 단자는 제 3 배선과 접속되고, 제 2 단자는 제 2 배선에 접속되고, 제 5 트랜지스터의 게이트는 제 5 배선과 접속되고, 제 1 단자는 제 3 배선과 접속되고, 제 2 단자는 제 1 트랜지스터의 게이트와 접속되는 반도체 장치다.
상기 형태에 있어서, 제 5 트랜지스터의 채널폭은 제 2 트랜지스터의 채널폭보다도 크고, 제 2 트랜지스터의 채널폭은 제 1 트랜지스터의 채널폭보다도 커도 좋다.
상기 형태에 있어서, 제 6 트랜지스터를 가지고, 제 6 트랜지스터의 게이트는 제 2 배선과 접속되고, 제 1 단자는 제 3 배선과 접속되고, 제 2 단자는 제 6 배선에 접속되어 있어도 좋다.
상기 형태에 있어서, 기간 A 및 기간 B를 가지고, 기간 A에 있어서, 제 1 배선의 전위가 H레벨이 되고, 제 5 배선의 전위 및 제 4 배선의 전위가 L레벨이 되고, 제 1 트랜지스터, 제 2 트랜지스터 및 제 6 트랜지스터가 온이 되고, 제 3 트랜지스터, 제 4 트랜지스터 및 제 5 트랜지스터가 오프가 되고, 제 6 배선의 전위가 L레벨이 되고, 기간 B에 있어서, 제 1 배선의 전위가 L레벨이 되고, 제 5 배선의 전위가 H레벨이 되고, 제 4 배선의 전위가 L레벨이 되고, 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터 및 제 6 트랜지스터가 오프가 되고, 제 4 트랜지스터 및 제 5 트랜지스터가 온이 되고, 제 6 배선의 전위가 L레벨이 되어도 좋다.
상기 형태에 있어서, 제 7 트랜지스터를 가지고, 제 7 트랜지스터의 게이트는 제 4 배선과 접속되고, 제 1 단자는 제 1 배선과 접속되고, 제 2 단자는 제 6 배선에 접속되어도 좋다.
상기 형태에 있어서, 기간 A, 기간 B, 기간 C, 기간 D 및 기간 E를 가지고, 기간 A에 있어서, 제 1 배선의 전위가 H레벨이 되고, 제 5 배선의 전위 및 제 4 배선의 전위가 L레벨이 되고, 제 1 트랜지스터, 제 2 트랜지스터 및 제 6 트랜지스터가 온이 되고, 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터 및 제 7 트랜지스터가 오프가 되고, 제 6 배선의 전위가 L레벨이 되고, 기간 B에 있어서, 제 1 배선의 전위가 L레벨이 되고, 제 5 배선의 전위가 H레벨이 되고, 제 4 배선의 전위가 L레벨이 되고, 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터 및 제 6 트랜지스터가 오프가 되고, 제 4 트랜지스터 및 제 5 트랜지스터가 온이 되고, 제 6 배선의 전위가 L레벨이 되고, 기간 C에 있어서, 제 1 배선의 전위가 L레벨이 되고, 제 5 배선의 전위 및 제 4 배선의 전위가 H레벨이 되고, 제 1 트랜지스터, 제 2 트랜지스터 및 제 6 트랜지스터가 오프가 되고, 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터 및 제 7 트랜지스터가 온이 되고, 제 6 배선의 전위가 L레벨이 되고, 기간 D에 있어서, 제 1 배선의 전위가 H레벨이 되고, 제 5 배선의 전위가 L레벨이 되고, 제 4 배선의 전위가 H레벨이 되고, 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터 및 제 7 트랜지스터가 온이 되고, 제 4 트랜지스터, 제 5 트랜지스터 및 제 6 트랜지스터가 오프가 되고, 제 6 배선의 전위가 H레벨이 되고, 기간 E에 있어서, 제 1 배선의 전위가 L레벨이 되고, 제 5 배선의 전위가 H레벨이 되고, 제 4 배선의 전위가 L레벨이 되고, 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 6 트랜지스터 및 제 7 트랜지스터가 오프가 되고, 제 4 트랜지스터 및 제 5 트랜지스터가 온이 되고, 제 6 배선의 전위가 L레벨이 되어도 좋다.
상기한 본 발명의 각 형태에 있어서, 스위치로서는 여러가지 형태의 것을 사용할 수 있다. 스위치로서는 전기적 스위치 또는 기계적인 스위치 등을 사용할 수 있다. 즉, 스위치는 전류를 제어할 수 있는 것이어도 좋고, 특정한 것에 한정되지 않는다. 전기적 스위치로서는 트랜지스터(예를 들면, 바이폴라 트랜지스터, M0S 트랜지스터 등), 다이오드(예를 들면, PN 다이오드, PIN 다이오드, 쇼트키 다이오드, MIM(Metal Insulator Metal) 다이오드, MIS(Metal Insulator Semiconductor) 다이오드, 다이오드 접속의 트랜지스터 등), 또는 이들을 조합한 논리 회로 등이 있다. 기계적인 스위치로서는 디지털 마이크로 미러 디바이스(DMD)와 같이, MEMS(마이크로 일렉트로 메커니컬 시스템) 기술을 사용한 스위치가 있다. 그 스위치는 기계적으로 움직이는 것이 가능한 전극을 가지고, 그 전극이 움직임으로써, 도통과 비도통을 제어하여 동작한다.
또, 스위치로서 트랜지스터를 사용하는 경우, 그 트랜지스터는 단순한 스위치로서 동작하기 때문에, 트랜지스터의 극성(도전형)은 특히 한정되지 않는다. 단, 오프 전류를 억제하고자 하는 경우, 오프 전류가 적은 쪽의 극성의 트랜지스터를 사용하는 것이 바람직하다. 오프 전류가 적은 트랜지스터는 LDD 영역을 가지는 트랜지스터, 또는 멀티 게이트 구조를 가지는 트랜지스터 등이 있다.
또, 상기한 본 발명의 각 형태에 있어서, 스위치로서 트랜지스터를 사용하고, 그 트랜지스터의 소스의 전위가 저전위측 전원(Vss, GND, 0V 등)의 전위에 가까운 값으로 동작하는 경우는 스위치로서 N 채널형 트랜지스터를 사용하는 것이 바람직하다. 반대로, 그 트랜지스터의 소스의 전위가 고전위측 전원(Vdd 등)의 전위에 가까운 값으로 동작하는 경우는 스위치로서 P 채널형 트랜지스터를 사용하는 것이 바람직하다. 왜냐하면, N 채널형 트랜지스터에서는 소스가 저전위측 전원의 전위에 가까운 값으로 동작하는 경우, P 채널형 트랜지스터에서는 소스가 고전위측 전원의 전위에 가까운 값으로 동작하는 경우에는 게이트와 소스의 사이의 전압의 절대치를 크게 할 수 있기 때문이다. 그 때문에, 스위치로서, 더욱 정확한 동작을 할 수 있기 때문이다. 또는 트랜지스터가 소스 팔로워 동작을 하는 경우가 적기 때문에, 출력 전압의 크기가 작아지는 경우가 적기 때문이다.
또, 상기한 본 발명의 각 형태에 있어서, 스위치로서, N 채널형 트랜지스터와 P 채널형 트랜지스터의 양쪽을 사용하여 CMOS형 스위치를 사용하여도 좋다. CM0S형의 스위치로 하면, P 채널형 트랜지스터와 N 채널형 트랜지스터 중 어느 한 쪽이 도통하면, 전류가 흐르기 때문에, 스위치로서 기능하기 쉬워진다. 따라서, 스위치에 대한 입력 신호의 전압이 높은 경우에도, 낮은 경우에도, 적절하게 전압을 출력시킬 수 있다. 또는 스위치를 온 또는 오프시키기 위한 신호의 전압 진폭값을 작게 할 수 있기 때문에, 소비 전력을 작게 할 수 있다.
또, 스위치로서 트랜지스터를 사용하는 경우, 스위치는 입력 단자(소스 또는 드레인의 한쪽)와, 출력 단자(소스 또는 드레인의 다른쪽)와, 도통을 제어하는 단자(게이트)를 가지는 경우가 있다. 한편, 스위치로서 다이오드를 사용하는 경우, 스위치는 도통을 제어하는 단자를 가지지 않은 경우가 있다. 따라서, 트랜지스터보다도 다이오드를 스위치로서 사용한 것이 단자를 제어하기 위한 배선을 적게 할 수 있다.
본 명세서에 개시되어 있는 발명에서는 트랜지스터로서, 여러가지 구조의 트랜지스터를 사용할 수 있다. 즉, 사용하는 트랜지스터의 구성에 한정은 없다.
본 명세서에 있어서, 반도체 장치란 반도체 소자(트랜지스터, 다이오드, 사이리스터(thyristor) 등)를 포함하는 회로를 가지는 장치를 말한다. 단, 반도체 특성을 이용하는 것으로 기능할 수 있는 장치 전반, 또는 반도체 재료를 가지는 장치를 반도체 장치라고 불러도 좋다. 본 명세서에 있어서, 표시 장치란 표시 소자를 가지는 장치를 말한다.
본 명세서에 있어서, 구동장치란 반도체 소자, 전기 회로, 전자 회로를 가지는 장치를 말한다. 예를 들면, 소스 신호선으로부터 화소 내로의 신호의 입력을 제어하는 트랜지스터(선택용 트랜지스터, 스위칭용 트랜지스터 등이라고 부르는 경우가 있음), 화소 전극에 전압 또는 전류를 공급하는 트랜지스터, 발광 소자에 전압 또는 전류를 공급하는 트랜지스터 등은 구동장치의 일 예다. 또, 게이트 신호선에 신호를 공급하는 회로(게이트 드라이버, 게이트선 구동 회로 등이라고 부르는 경우가 있음), 소스 신호선에 신호를 공급하는 회로(소스 드라이버, 소스 선 구동 회로 등이라고 부르는 경우가 있음) 등은 구동장치의 일 예다.
또, 표시 장치, 반도체 장치, 조명 장치, 냉각 장치, 발광 장치, 반사 장치, 및 구동장치 등을 서로 조합하는 것이 가능하고, 이러한 장치도 본 발명의 형태에 포함된다. 예를 들면, 표시 장치가, 반도체 장치 및 발광 장치를 가지는 경우가 있다. 또는 , 반도체 장치가 표시 장치 및 구동장치를 가지는 경우가 있다.
또, 본 발명의 각 형태에 있어서, 소정의 기능을 실현시키기 위해서 필요한 회로 전체를, 동일한 기판(예를 들면, 유리 기판, 플라스틱 기판, 단결정 기판, 또는 SOI 기판 등)에 형성할 수 있다. 이렇게 해서, 부품 점수의 삭감에 의한 가격의 저감, 또는 회로 부품과의 접속점수의 저감에 의한 신뢰성의 향상을 도모할 수 있다.
또, 소정의 기능을 실현시키기 위해서 필요한 회로 전체를 같은 기판에 형성하지 않는 것이 가능하다. 즉, 소정의 기능을 실현시키기 위해서 필요한 회로의 일부는 어떤 기판에 형성되고, 소정의 기능을 실현시키기 위해서 필요한 회로의 다른 일부는 다른 기판에 형성되어 있는 것이 가능하다. 예를 들면, 소정의 기능을 실현시키기 위해서 필요한 회로의 일부는 유리 기판에 형성되고, 소정의 기능을 실현시키기 위해서 필요한 회로의 다른 일부는 단결정 기판(또는 SOI 기판)에 형성되는 것이 가능하다. 그리고, 소정의 기능을 실현시키기 위해서 필요한 회로의 다른 일부가 형성되는 단결정 기판(IC 칩이라고도 함)을, COG(Chip On Glass)에 의해, 유리 기판에 접속하여, 유리 기판에 그 IC 칩을 배치하는 것이 가능하다. 또는 IC 칩을, TAB(Tape Automated Bonding), COF(Chip On Film), SMT(Surface Mount Technology), 또는 프린트 기판 등을 사용하여 유리 기판과 접속하는 것이 가능하다.
본 명세서에 있어서, X와 Y가 접속되어 있다고 명시적으로 기재하는 경우는 X와 Y가 전기적으로 접속되어 있는 경우와, X와 Y가 기능적으로 접속되어 있는 경우와, X와 Y가 직접 접속되어 있는 경우를 포함하는 것으로 한다. 여기에서, X, Y는 대상물(예를 들면, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다. 따라서, 소정의 접속 관계, 예를 들면, 도면 또는 문장에 나타내진 접속 관계에 한정되지 않고, 도면 또는 문장에 나타내진 접속 관계 이외의 것도 포함하는 것으로 한다.
X와 Y가 전기적으로 접속되어 있는 경우의 일 예로서는 X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들면, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드 등)가 X와 Y의 사이에 1개 이상 접속될 수 있다.
X와 Y가 기능적으로 접속되어 있는 경우의 일 예로서는 X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들면, 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(DA 변환 회로, AD 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, OP 앰프, 차동 증폭 회로, 소스 팔로워 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가 X와 Y의 사이에 1개 이상 접속될 수 있다. 또, 일 예로서, X와 Y의 사이에 다른 회로를 끼워도, X로부터 출력된 신호가 Y에 전달되는 경우에는 X와 Y는 기능적으로 접속되어 있는 것으로 한다.
본 명세서에 있어서, 명시적으로 단수로서 기재되어 있는 것에 대해서는 단수인 것이 바람직하다. 단, 이 경우에도, 복수인 것도 가능하다. 마찬가지로, 명시적으로 복수로서 기재되어 있는 것에 대해서는 복수인 것이 바람직하다. 단, 이 경우에도, 단수인 것도 가능하다.
본 출원의 도면에 있어서, 크기, 층의 두께, 또는 영역은 명료화를 위해서 과장된 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다. 도면은 이상적인 예를 모식적으로 도시하는 것이며, 도면에 도시하는 형상 또는 값 등에 한정되지 않는다. 예를 들면, 제조 기술에 의한 형상의 격차, 오차에 의한 형상의 격차, 노이즈에 의한 신호, 전압, 또는 전류의 격차, 또는 타이밍의 어긋남에 의한 신호, 전압, 또는 전류의 격차 등을 포함하는 것이 가능하다.
또, 전문 용어는 특정한 실시형태, 또는 실시예 등을 설명하는 목적으로 사용되는 경우가 많다. 단, 본 발명의 1형태는 전문 용어에 의해, 한정하여 해석되는 것이 아니다.
또, 정의되지 않은 문언(전문 용어 또는 학술용어 등의 과학기술 문언을 포함함)은 통상의 당업자가 이해하는 일반적인 의미에서 동등한 의미로서 사용하는 것이 가능하다. 사전 등에 의해 정의되어 있는 문언은 관련 기술의 배경과 모순이 없는 의미로 해석되는 것이 바람직하다.
또, 제 1, 제 2, 제 3 등의 어구는 여러가지 요소, 부재, 영역, 층, 구역 등에 대해서, 구별하여 기술하기 위해서 사용된다. 따라서, 제 1, 제 2, 제 3 등의 어구는 요소, 부재, 영역, 층, 구역 등의 순서 및 개수를 한정하는 것이 아니다. 또, 예를 들면, 「제 1」을 「제 2」 또는 「제 3」 등으로 바꾸는 것이 가능하다.
또, 「위에」, 「상방에」, 「아래에」, 「하방에」, 「옆에」, 「오른쪽에」, 「왼쪽에」, 「비스듬하게」, 「안쪽에」, 「바로 앞에」, 「안에」, 「밖에」, 또는 「가운데」 등의 공간적 배치를 나타내는 어구는 어떤 요소 또는 특징과, 다른 요소 또는 특징과의 관련을, 도면에 의해 간단히 도시하기 위해서 사용된다. 단, 이러한 용법에 한정되지 않고, 이들의 공간적 배치를 나타내는 어구는 도면에 그리는 방향에 덧붙여, 다른 방향을 포함하는 경우가 있다. 예를 들면, X 위에 Y라고 명시적으로 도시되는 경우는 Y가 X 위에 있는 것에 한정되지 않는다. 도면 중의 구성은 반전, 또는 180° 회전시키는 것이 가능하기 때문에, Y가 X 아래에 있는 것을 포함하는 것이 가능하다. 이렇게, 「위에」라는 어구는 「위에」의 방향에 덧붙여, 「아래에」의 방향을 포함하는 것이 가능하다. 단, 이것에 한정되지 않고, 도면 중의 디바이스는 여러가지 방향으로 회전하는 것이 가능하기 때문에, 「위에」라는 어구는 「위에」, 및 「아래에」의 방향에 덧붙여, 「옆에」, 「오른쪽에」, 「왼쪽에」, 「비스듬하게」, 「안쪽에」, 「바로 앞에」, 「안에」, 「밖에」, 또는 「가운데」 등의 다른 방향을 포함하는 것이 가능하다. 즉, 상황에 따라서 적절하게 해석하는 것이 가능하다.
또, X 위에 Y가 형성되어 있거나, 또는 X 위에 Y가 형성되어 있다고 명시적으로 기재하는 경우는 X 위에 Y가 직접 접하여 형성되어 있는 것에 한정되지 않는다. 직접 접하지 않은 경우, 즉, X와 Y의 사이에 다른 대상물이 개재하는 경우도 포함하는 것으로 한다. 여기에서, X, Y는 대상물(예를 들면, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
따라서 예를 들면, 층 X 위에 (또는 층 X상에), 층 Y가 형성되어 있다고 명시적으로 기재되어 있는 경우는 층 X 위에 직접 접하여 층 Y가 형성되어 있는 경우와, 층 X 위에 직접 접하여 다른 층(예를 들면 층 Z 등)이 형성되어 있고, 그 위에 직접 접하여 층 Y가 형성되어 있는 경우를 포함하는 것으로 한다. 또, 다른 층(예를 들면 층 Z 등)은 단층이어도 좋고, 복층이어도 좋다.
또, X의 상방에 Y가 형성되어 있다고 명시적으로 기재되어 있는 경우에 대해서도 마찬가지이며, X 위에 Y가 직접 접하고 있는 것에 한정되지 않고, X와 Y의 사이에 다른 대상물이 개재하는 경우도 포함하는 것으로 한다. 따라서 예를 들면, 층 X의 상방에, 층 Y가 형성되어 있는 경우는 층 X 위에 직접 접하여 층 Y가 형성되어 있는 경우와, 층 X 위에 직접 접하여 다른 층(예를 들면 층 Z 등)이 형성되어 있고, 그 위에 직접 접하여 층 Y가 형성되어 있는 경우를 포함하는 것으로 한다. 또, 다른 층(예를 들면 층 Z 등)은 단층이어도 좋고, 복층이어도 좋다.
또, X 위에 Y가 형성되어 있거나, X상에 Y가 형성되어 있거나, 또는 X의 상방에 Y가 형성되어 있다고 명시적으로 기재하는 경우, X의 비스듬하게 위에 Y가 형성되는 경우도 포함하는 것으로 한다.
또, X 아래에 Y가, 또는 X의 하방에 Y가라는 기재에 대해서도 동일하다.
본 발명의 1형태는 제 1 트랜지스터, 제 2 트랜지스터, 제 1 스위치, 제 2 스위치, 및 제 3 스위치를 가진다. 제 1 트랜지스터의 제 1 단자는 제 1 배선과 접속되고, 제 1 트랜지스터의 제 2 단자는 제 2 배선과 접속된다. 제 2 트랜지스터의 제 1 단자는 제 1 배선과 접속되고, 제 2 트랜지스터의 제 2 단자는 제 1 트랜지스터의 게이트와 접속되고, 제 2 트랜지스터의 게이트는 제 1 배선과 접속된다. 제 1 스위치는 제 2 배선과 제 3 배선의 사이에 접속된다. 제 2 스위치는 제 2 배선과 제 3 배선의 사이에 접속된다. 제 3 스위치는 제 1 트랜지스터의 게이트와 제 3 배선의 사이에 접속된다.
또, 본 발명의 1형태는 제 1 기간과 제 2 기간을 가지는 것이 가능하다. 제 1 기간에 있어서, 제 1 내지 제 3 스위치가 오프가 되는 것이 가능하다. 그리고, 제 1 배선의 전위가 H레벨이 되는 것이 가능하다. 제 2 기간에 있어서, 제 1 스위치가 오프가 되고, 제 2 및 제 3 스위치가 온이 되는 것이 가능하다. 그리고, 제 1 배선의 전위가 L레벨이 되는 것이 가능하다.
본 발명의 1형태는 제 1 및 제 2 트랜지스터, 제 1 내지 제 3 스위치를 가지는 반도체 장치에 있어서, 제 1 및 제 2 트랜지스터, 제 1 내지 제 3 스위치가 온이 되는 시간을 짧게 또는 온이 되는 회수를 적게 할 수 있기 때문에 열화를 억제할 수 있다. 또는 제 1 내지 제 5 트랜지스터를 가지는 반도체 장치에 있어서, 제 1 내지 제 5 트랜지스터가 온이 되는 시간을 짧게 또는 온이 되는 회수를 적게 할 수 있기 때문에 열화를 억제할 수 있다. 또는, 더욱 제 6 트랜지스터를 가지는 반도체 장치에 있어서, 제 1 내지 제 6 트랜지스터가 온이 되는 시간을 짧게 또는 온이 되는 회수를 적게 할 수 있기 때문에 열화를 억제할 수 있다. 또는, 더욱 제 7 트랜지스터를 가지는 반도체 장치에 있어서, 제 1 내지 제 7 트랜지스터가 온이 되는 시간을 짧게 또는 온이 되는 회수를 적게 할 수 있기 때문에 열화를 억제할 수 있다.
도 1은 실시형태 1에 있어서의 반도체 장치의 회로도와, 그 논리 회로와, 그 논리식과, 그 진리값표.
도 2는 실시형태 1에 있어서의 반도체 장치의 동작을 설명하기 위한 모식도.
도 3은 실시형태 1에 있어서의 반도체 장치의 동작을 설명하기 위한 모식도.
도 4는 실시형태 1에 있어서의 반도체 장치의 동작을 설명하기 위한 모식도.
도 5는 실시형태 1에 있어서의 반도체 장치의 회로도.
도 6은 실시형태 1에 있어서의 반도체 장치의 회로도.
도 7은 실시형태 1에 있어서의 반도체 장치의 회로도.
도 8은 실시형태 1에 있어서의 반도체 장치의 회로도.
도 9는 실시형태 1에 있어서의 반도체 장치의 회로도.
도 10은 실시형태 2에 있어서의 반도체 장치의 회로도.
도 11은 실시형태 1에 있어서의 반도체 장치의 회로도.
도 12는 실시형태 1에 있어서의 반도체 장치의 회로도.
도 13은 실시형태 1에 있어서의 반도체 장치의 회로도와, 그 논리 회로와, 그 논리식과, 그 진리값표.
도 14는 실시형태 2에 있어서의 반도체 장치의 회로도와, 그 동작을 설명하기 위한 모식도.
도 15는 실시형태 2에 있어서의 반도체 장치의 동작을 설명하기 위한 타이밍차트.
도 16은 실시형태 2에 있어서의 반도체 장치의 회로도와, 그 동작을 설명하기 위한 모식도.
도 17은 실시형태 2에 있어서의 반도체 장치의 회로도와, 그 동작을 설명하기 위한 타이밍차트.
도 18은 실시형태 2에 있어서의 반도체 장치의 동작을 설명하기 위한 모식도.
도 19는 실시형태 2에 있어서의 반도체 장치의 동작을 설명하기 위한 모식도.
도 20은 실시형태 2에 있어서의 반도체 장치의 회로도와, 그 동작을 설명하기 위한 모식도.
도 21은 실시형태 2에 있어서의 반도체 장치의 회로도와, 그 동작을 설명하기 위한 타이밍차트.
도 22는 실시형태 2에 있어서의 반도체 장치의 동작을 설명하기 위한 모식도.
도 23은 실시형태 2에 있어서의 반도체 장치의 회로도와, 그 동작을 설명하기 위한 모식도.
도 24는 실시형태 2에 있어서의 반도체 장치의 동작을 설명하기 위한 모식도.
도 25는 실시형태 2에 있어서의 반도체 장치의 회로도와, 그 동작을 설명하기 위한 타이밍차트.
도 26은 실시형태 2에 있어서의 반도체 장치의 동작을 설명하기 위한 모식도.
도 27은 실시형태 2에 있어서의 반도체 장치의 회로도.
도 28은 실시형태 2에 있어서의 반도체 장치의 회로도.
도 29는 실시형태 2에 있어서의 반도체 장치의 회로도.
도 30은 실시형태 2에 있어서의 반도체 장치의 회로도.
도 31은 실시형태 2에 있어서의 반도체 장치의 회로도와, 그 동작을 설명하기 위한 타이밍차트.
도 32는 실시형태 2에 있어서의 반도체 장치의 회로도와, 그 동작을 설명하기 위한 타이밍차트.
도 33은 실시형태 3에 있어서의 표시 장치의 블록도와 화소의 회로도.
도 34는 실시형태 3에 있어서의 시프트 레지스터의 회로도.
도 35는 실시형태 3에 있어서의 시프트 레지스터의 동작을 설명하기 위한 타이밍차트.
도 36은 실시형태 4에 있어서의 신호선 구동 회로의 회로도와, 그 동작을 설명하기 위한 타이밍차트와, 표시 장치의 블록도.
도 37은 실시형태 5에 있어서의 보호 회로의 회로도.
도 38은 실시형태 5에 있어서의 보호 회로의 회로도.
도 39는 실시형태 6에 있어서의 반도체 장치의 단면도.
도 40은 실시형태 7에 있어서의 표시 장치의 상면도와 단면도.
도 41은 실시형태 8에 있어서의 트랜지스터의 제작 공정을 설명하기 위한 도면.
도 42는 실시형태 9에 있어서의 반도체 장치의 레이아웃도.
도 43은 실시형태 10에 있어서의 전자기기를 설명하기 위한 도면.
도 44는 실시형태 10에 있어서의 전자기기를 설명하기 위한 도면.
도 45는 실시형태 1에 있어서의 반도체 장치의 회로도.
도 46은 실시형태 1에 있어서의 반도체 장치의 회로도.
도 47은 실시형태 2에 있어서의 반도체 장치의 회로도.
이하, 실시형태에 대해서 도면을 참조하면서 설명한다. 단, 실시형태는 많은 다른 형태로 실시하는 것이 가능하고, 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있다는 것은 당업자이면 용이하게 이해할 수 있다. 따라서 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또, 이하에 설명하는 구성에 있어서, 동일부분 또는 같은 기능을 가지는 부분은 다른 도면간에서 공통된 부호를 사용하여 개시하고, 동일부분 또는 같은 기능을 가지는 부분의 상세한 설명은 생략한다.
(실시형태 1)
본 실시형태의 구성에 대해서, 도 45a를 참조하여 설명한다. 도 45a에는 본 실시형태의 반도체 장치의 회로도를 도시한다.
회로(100)는 트랜지스터(101; 제 1 트랜지스터), 스위치(102S; 제 1 스위치), 스위치(103S; 제 2 스위치), 트랜지스터(104; 제 2 트랜지스터), 및 스위치(105S; 제 3 스위치)를 가진다.
또, 트랜지스터(101) 및 트랜지스터(104)는 N 채널형으로 한다. N 채널형의 트랜지스터는 게이트와 소스 사이의 전위차(Vgs)가 임계값 전압(Vth)을 상회한 경우에 온한다. 단, 이것에 한정되지 않고, 트랜지스터(101) 및 트랜지스터(104)는 P 채널형인 것이 가능하다. P 채널형 트랜지스터는 게이트와 소스의 사이의 전위차(Vgs)가 임계값 전압(Vth)을 하회한 경우에 온한다.
트랜지스터(101)의 제 1 단자는 배선(112; 제 1 배선)과 접속되고, 트랜지스터(101)의 제 2 단자는 배선(111; 제 2 배선)과 접속된다. 스위치(102S)는 배선(111)과 배선(115; 제 3 배선)의 사이에 접속된다. 스위치(103S)는 배선(111)과 배선(115)의 사이에 접속된다. 트랜지스터(104)의 제 1 단자는 배선(112)과 접속되고, 트랜지스터(104)의 제 2 단자는 트랜지스터(101)의 게이트와 접속되고, 트랜지스터(104)의 게이트는 배선(112)과 접속된다. 스위치(105S)는 배선(115)과 트랜지스터(101)의 게이트의 사이에 접속된다.
또, 스위치(102S), 스위치(103S), 및 스위치(105S)는 제어 단자를 가지는 것이 가능하다. 도 45b에는 스위치(102S)의 제어 단자가 배선(114; 제 4 배선)과 접속되고, 스위치(103S)의 제어 단자가 배선(113; 제 5 배선)과 접속되고, 스위치(105S)의 제어 단자가 배선(113)과 접속되는 경우의 구성을 도시한다.
또, 스위치(102S), 스위치(103S), 및 스위치(105S)로서는 트랜지스터를 사용할 수 있다. 도 1a는 스위치로서 트랜지스터를 사용한다. 스위치(102S), 스위치(103S), 및 스위치(105S)로서, 각각, 트랜지스터(102; 제 3 트랜지스터), 트랜지스터(103; 제 4 트랜지스터), 트랜지스터(105; 제 5 트랜지스터)가 사용되는 경우의 예를 도시한다. 트랜지스터(102)의 제 1 단자는 배선(115)과 접속되고, 트랜지스터(102)의 제 2 단자는 배선(111)과 접속되고, 트랜지스(102)의 게이트는 배선(114)과 접속된다. 트랜지스터(103)의 제 1 단자는 배선(115)과 접속되고, 트랜지스터(103)의 제 2 단자는 배선(111)과 접속되고, 트랜지스터(103)의 게이트는 배선(113)과 접속된다. 트랜지스터(105)의 제 1 단자는 배선(115)과 접속되고, 트랜지스터(105)의 제 2 단자는 트랜지스터(101)의 게이트와 접속되고, 트랜지스터(105)의 게이트는 배선(113)과 접속된다.
또, 트랜지스터(102), 트랜지스터(103), 및 트랜지스터(105)는 트랜지스터(101)와 같은 N 채널형이다. 단 트랜지스터(102), 트랜지스터(103), 및 트랜지스터(105)는 P 채널형이라도 좋다.
또, 트랜지스터(101)의 게이트와 트랜지스터(104)의 제 2 단자의 접속 개소, 또는 트랜지스터(101)의 게이트와 트랜지스터(105)의 제 2 단자의 접속 개소를 노드(11)로 도시한다.
다음에, 배선(111) 내지 배선(115)에, 입력 또는 출력되는 신호 또는 전압의 일 예, 및 이들의 배선의 기능에 대해서 설명한다.
배선(111)으로부터는 신호 OUT이 출력된다.
배선(112)에는 신호 IN1이 입력된다. 배선(113)에는 신호 IN2가 입력된다. 배선(114)에는 신호 IN3이 입력된다.
배선(115)에는 전압 V1이 공급된다. 전압 V1은 전원 전압, 기준 전압, 그라운드 전압, 어스, 또는 부전원 전압이다. 단, 이것에 한정되지 않고, 배선(115)에는 신호(예를 들면 클록 신호 또는 반전 클록 신호 등)가 입력되어도 좋다.
L레벨의 신호, L신호, L레벨의 전위, 또는 전압 V1 등이라고 기재하는 경우, 이들의 전위는 대략 V1이다. H레벨의 신호, H신호, H레벨의 전위, 또는 전압 V2 등이라고 기재하는 경우, 이들의 전위는 대략 V2(V2>V1)이다. 또 대략이란 노이즈에 의한 오차, 프로세스의 격차에 의한 오차, 소자의 제작 공정의 격차에 의한 오차, 및/또는 측정 오차 등의 여러가지 오차를 포함한다(이하, 동일).
예를 들면, 어떤 노드에 트랜지스터의 게이트가 접속되고, 상기 노드의 전위가 L레벨이 되면, 상기 트랜지스터는 오프(또는 온)가 되는 것으로 한다. 이 경우, 상기 노드의 전위가 L레벨이 된다는 것은 상기 노드의 전위가 상기 트랜지스터를 오프(또는 온)로 하는 것이 가능한 값이 되는 것을 말한다. 또는, 상기 노드의 전위가 L레벨이 된다는 것은 상기 노드의 전위가, 상기 트랜지스터를 포함하는 회로가 소정의 동작을 실현하는 것이 가능한 정도로, 상기 트랜지스터의 게이트와 소스의 사이의 전압(Vgs)을 작게(또는 크게) 하는 것이 가능한 값이 되는 것을 말한다.
또, 신호 IN1 내지 IN3으로서 클록 신호가 사용된다고 하면, 상기 클록 신호는 평형인 것이 가능하고, 비평형(불평형이라고도 함)인 것이 가능하다. 평형이란 1주기 중, H레벨이 되는 기간과 L레벨이 되는 기간이 대략 같은 것을 말한다. 비평형이란 H레벨이 되는 기간과 L레벨이 되는 기간이 다른 것을 말한다.
예를 들면, 신호 IN1로서 클록 신호가 사용되고, 신호 IN2로서 신호 IN1로부터 위상이 대략 180° 어긋난 신호가 사용되고, 신호 IN1 및 신호 IN2가 비평형인 것으로 한다. 이 경우, 신호 IN2는 신호 IN1의 반전 신호가 아닌 경우가 있다.
여기서, 도 5a에 도시하는 바와 같이, 배선(112) 내지 배선(115)에는 회로(150)로부터 신호 또는 전압이 공급된다. 회로(150)는 신호 또는 전압 등을 생성하고, 배선(112) 내지 배선(115)에 신호 또는 전압을 공급한다.
회로(150)는 회로(151) 내지 회로(154)를 가지는 것이 가능하다. 회로(151)는 신호 또는 전압을 생성하고, 배선(112)에 신호 또는 전압을 공급하는 기능을 가진다. 회로(152)는 신호 또는 전압을 생성하고, 배선(113)에 신호 또는 전압을 공급하는 기능을 가진다. 회로(153)는 신호 또는 전압을 생성하고, 배선(114)에 신호 또는 전압을 공급하는 기능을 가진다. 회로(154)는 신호 또는 전압을 생성하고, 배선(115)에 신호 또는 전압을 공급하는 기능을 가진다.
회로(150 내지 154)는 각각, 도 5b의 증폭 회로, 도 5c의 바이폴라 트랜지스터, 도 5d의 MOS 트랜지스터, 도 5e의 용량 소자, 도 5f의 인버터, 도 5g의 직류 전압원, 도 5h의 교류 전압원, 및/또는 도 5i의 직류 전류원 등을 포함한다.
도 5a에 도시하는 바와 같이, 배선(112 내지 114)에는 보호 회로(160)가 접속된다.
다음에, 회로(100), 및 트랜지스터(101 내지 105)의 기능에 대해서 설명한다.
회로(100)는 배선(111)의 전위를 제어하는 기능을 가진다. 또는, 회로(100)는 배선(112)의 전위, 배선(113)의 전위, 배선(114)의 전위, 또는 배선(115)의 전위를 배선(111)에 공급하는 타이밍을 제어하는 기능을 가진다. 또는 회로(100)는 배선(111)에, 신호 또는 전압을 공급하는 타이밍을 제어하는 기능을 가진다. 또는 회로(100)는 배선(111)에, H신호 또는 전압 V2를 공급하는 타이밍을 제어하는 기능을 가진다. 또는 회로(100)는 배선(111)에, L신호 또는 전압 V1을 공급하는 타이밍을 제어하는 기능을 가진다. 또는 회로(100)는 배선(111)의 전위를 상승시키는 타이밍을 제어하는 기능을 가진다. 또는 회로(100)는 배선(111)의 전위를 감소시키는 타이밍을 제어하는 기능을 가진다. 또는 회로(100)는 배선(111)의 전위를 유지하는 타이밍을 제어하는 기능을 가진다. 이상과 같이, 회로(100)는 제어 회로로서의 기능을 가진다. 또, 회로(100)는 상기한 기능 모두를 가질 필요는 없다. 또 회로(100)는 신호 IN1 내지 IN3에 따라서 제어된다.
또, 회로(100)는 도 1b에 도시하는 바와 같이, AND를 포함하는 논리 회로로서의 기능을 가진다. 구체적으로는 회로(100)는 3입력의 AND와, 두개의 NOT를 조합한 논리 회로로서의 기능을 가진다. 그리고, AND의 제 1 입력 단자에는 신호 IN1이 입력되고, AND의 제 2 입력 단자에는 신호 IN2가 제 1 NOT에 의해 반전되는 신호가 입력되고, AND의 제 3 입력 단자에는 신호 IN3이 제 2 NOT에 의해 반전되는 신호가 입력되고, AND의 출력으로부터는 신호 OUT이 출력된다. 즉, 회로(100)는 도 1c에 도시하는 논리식을 실현하는 기능, 또는 도 1d에 도시하는 진리값표를 실현하는 기능을 가진다.
트랜지스터(101)는 배선(112)과 배선(111)의 도통 상태를 제어하는 기능을 가진다. 또는 트랜지스터(101)는 배선(112)의 전위를 배선(111)에 공급하는 타이밍을 제어하는 기능을 가진다. 또는 배선(112)에 신호 또는 전압이 입력되면, 트랜지스터(101)는 배선(112)에 입력되는 신호 또는 전압을 배선(111)에 공급하는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(101)는 배선(111)에, H신호 또는 전압 V2를 공급하는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(101)는 배선(111)에, L신호 또는 전압 V1을 공급하는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(101)는 배선(111)의 전위를 상승시키는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(101)는 배선(111)의 전위를 감소시키는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(101)는 부트스트랩 동작을 행하는 기능을 가진다. 또는 트랜지스터(101)는 노드(11)의 전위를 부트스트랩 동작에 의해 상승시키는 기능을 가진다. 이상과 같이, 트랜지스터(101)는 스위치, 또는 버퍼로서의 기능을 가진다. 또, 트랜지스터(101)는 상기한 기능 모두를 가질 필요는 없다.
트랜지스터(102)는 배선(115)과 배선(111)의 도통 상태를 제어하는 기능을 가진다. 또는 트랜지스터(102)는 배선(115)의 전위를 배선(111)에 공급하는 타이밍을 제어하는 기능을 가진다. 또는 배선(115)에 신호 또는 전압이 입력되면, 트랜지스터(102)는 배선(115)에 입력되는 신호 또는 전압을 배선(111)에 공급하는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(102)는 배선(111)에, L신호 또는 전압 V1을 공급하는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(102)는 배선(111)의 전위를 감소시키는 타이밍을 제어하는 기능을 가진다. 이상과 같이, 트랜지스터(102)는 스위치로서의 기능을 가진다. 또, 트랜지스터(102)는 상기한 기능 모두를 가질 필요는 없다. 또, 트랜지스터(102)는 배선(114)의 전위(신호 IN3)에 의해 제어되는 것이 가능하다.
트랜지스터(103)는 배선(115)과 배선(111)의 도통 상태를 제어하는 기능을 가진다. 또는 트랜지스터(103)는 배선(115)의 전위를 배선(111)에 공급하는 타이밍을 제어하는 기능을 가진다. 또는 배선(115)에 신호 또는 전압이 입력되면, 트랜지스터(103)는 배선(115)에 입력되는 신호 또는 전압을 배선(111)에 공급하는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(103)는 배선(111)에, L신호 또는 전압 V1을 공급하는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(103)는 배선(111)의 전위를 감소시키는 타이밍을 제어하는 기능을 가진다. 이상과 같이, 트랜지스터(103)는 스위치로서의 기능을 가진다. 또, 트랜지스터(103)는 상기한 기능 모두를 가질 필요는 없다. 또, 트랜지스터(103)는 배선(113)의 전위(신호 IN2)에 의해 제어되는 것이 가능하다.
트랜지스터(104)는 배선(112)과 노드(11)의 도통 상태를 제어하는 기능을 가진다. 또는 트랜지스터(104)는 배선(112)의 전위를 노드(11)에 공급하는 타이밍을 제어하는 기능을 가진다. 또는 배선(112)에 신호 또는 전압이 입력되면, 트랜지스터(104)는 배선(112)에 입력되는 신호 또는 전압을 노드(11)에 공급하는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(104)는 노드(11)에, H신호 또는 전압 V2를 공급하는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(104)는 노드(11)의 전위를 상승시키는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(104)는 노드(11)를 부유 상태로 하는 기능을 가진다. 이상과 같이, 트랜지스터(104)는 스위치, 다이오드, 또는 다이오드 접속의 트랜지스터 등으로서의 기능을 가진다. 또, 트랜지스터(104)는 상기한 기능 모두를 가질 필요는 없다. 또, 트랜지스터(104)는 배선(112)의 전위(신호 IN1), 및/또는 노드(11)의 전위에 의해 제어되는 것이 가능하다.
트랜지스터(105)는 배선(115)과 노드(11)의 도통 상태를 제어하는 기능을 가진다. 또는 트랜지스터(105)는 배선(115)의 전위를 노드(11)에 공급하는 타이밍을 제어하는 기능을 가진다. 또는 배선(115)에 신호 또는 전압이 입력되면, 트랜지스터(105)는 배선(115)에 입력되는 신호 또는 전압을 노드(11)에 공급하는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(105)는 노드(11)에, L신호 또는 전압 V1을 공급하는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(105)는 노드(11)의 전위를 감소시키는 타이밍을 제어하는 기능을 가진다. 이상과 같이, 트랜지스터(105)는 스위치로서의 기능을 가진다. 또, 트랜지스터(105)는 상기한 기능 모두를 가질 필요는 없다. 또, 트랜지스터(105)는 배선(113)의 전위(신호 IN2)에 의해 제어되는 것이 가능하다.
다음에, 회로(100)의 동작에 대해서, 도 1d의 진리값표(동작표라고도 함)를 참조하여 설명한다. 도 1d에는 신호 IN1 내지 IN3이 디지털 신호일 경우의 진리값표를 도시한다. 따라서, 신호 IN1 내지 IN3의 H레벨과 L레벨의 조합은 8패턴 있다. 즉, 회로(100)는 적어도 8패턴의 동작을 행하는 것이 가능하다. 여기에서는 그 8패턴의 동작에 대해서 각각 설명한다.
또, 회로(100)는 이들의 8패턴의 동작의 모두를 행할 필요는 없고, 일부를 선택해서 행하는 것이 가능하다. 또, 회로(100)는 이들의 8패턴의 동작 이외의 동작을 행하는 것이 가능하다. 예를 들면, 신호 IN1 내지 IN3이 세개 이상의 값을 가지는 경우, 또는 신호 IN1 내지 IN3이 아날로그 신호일 경우, 회로(100)는 이들의 8패턴 이외에도, 더욱 많은 동작을 행하는 것이 가능하다.
우선, 회로(100)의 동작 1에 대해서, 도 2a를 참조하여 설명한다. 신호 IN2는 H레벨이 되기 때문에, 트랜지스터(105)는 온이 된다. 그러면, 배선(115)과 노드(11)는 도통 상태가 되기 때문에, 배선(115)의 전위(예를 들면 전압 V1)는 노드(11)에 공급된다. 이때, 신호 IN1은 H레벨이 되기 때문에, 트랜지스터(104)는 온이 된다. 그러면, 배선(112)과 노드(11)는 도통 상태가 되기 때문에, 배선(112)의 전위(예를 들면 H레벨의 신호 IN1)는 노드(11)에 공급된다. 즉, 노드(11)에는 배선(115)의 전위(예를 들면 전압 V1)와 배선(112)의 전위(예를 들면 H레벨의 신호 IN1)가 공급된다. 여기에서, 트랜지스터(105)의 채널폭은 트랜지스터(104)의 채널폭보다도 큰 것으로 한다. 따라서, 노드(11)의 전위는 L레벨이 된다. 이때의 노드(11)의 전위는 V1보다도 크고, V1+Vth101(Vth101은 트랜지스터(101)의 임계값 전압)보다도 작은 값이다. 이 결과, 트랜지스터(101)는 오프가 되기 때문에, 배선(112)과 배선(111)은 비도통 상태가 된다.
그리고, 신호 IN2는 H레벨이 되기 때문에, 트랜지스터(103)는 온이 된다. 이때, 신호 IN3은 H레벨이 되기 때문에, 트랜지스터(102)는 온이 된다. 그러면, 배선(115)과 배선(111)은 도통 상태가 되기 때문에, 배선(115)의 전위(예를 들면 전압 V1)는 배선(111)에 공급된다. 따라서, 배선(111)의 전위는 V1이 되기 때문에, 신호 OUT은 L레벨이 된다.
또 「트랜지스터 A의 채널폭은 트랜지스터 B의 채널폭보다도 크다」는 「트랜지스터 A의 1/W(W는 채널폭)는 트랜지스터 B의 1/W보다도 작다」, 「트랜지스터 A의 L(L은 채널 길이)은 트랜지스터 B의 L보다도 작다」, 「트랜지스터 A의 1/L은 트랜지스터 B의 1/L보다도 크다」, 「트랜지스터 A의 W/L은 트랜지스터 B의 W/L보다도 크다」, 「트랜지스터 A의 Vgs(Vgs는 게이트와 소스의 사이의 전위차)는 트랜지스터 B의 Vgs보다도 크다」 등으로 바꾸는 것이 가능하다. 트랜지스터가 멀티 게이트 구조이며, 트랜지스터가 복수의 게이트를 가지는 경우, 「트랜지스터 A의 게이트의 개수는 트랜지스터 B의 게이트의 개수보다도 적다」, 또는 「트랜지스터 A의 게이트의 개수의 역수는 트랜지스터 B의 게이트의 개수의 역수보다도 크다」로 바꾸는 것이 가능하다.
다음에, 회로(100)의 동작 2에 대해서, 도 2b를 참조하여 설명한다. 동작 2는 동작 1과 비교하여, 신호 IN3이 L레벨이 되는 부분이 다르다. 따라서, 신호 IN3이 L레벨이 되기 때문에, 트랜지스터(102)는 오프가 된다. 단, 트랜지스터(102)는 오프가 되지만, 트랜지스터(103)는 동작 1과 마찬가지로 온이 된다. 즉, 배선(115)과 배선(111)은 동작 1과 마찬가지로 도통 상태가 되기 때문에, 배선(111)에는 배선(115)의 전위(예를 들면 전압 V1)가 공급된다. 따라서, 배선(111)의 전위는 V1이 되기 때문에, 신호 OUT은 L레벨이 된다.
다음에, 회로(100)의 동작 3에 대해서, 도 2c를 참조하여 설명한다. 신호 IN2는 L레벨이 되기 때문에, 트랜지스터(105)는 오프가 된다. 그러면, 배선(115)과 노드(11)는 비도통 상태가 된다. 이때, 신호 IN1은 H레벨이 되기 때문에, 트랜지스터(104)는 온이 된다. 그러면, 배선(112)과 노드(11)는 도통 상태가 되기 때문에, 배선(112)의 전위(예를 들면 H레벨의 신호 IN1)는 노드(11)에 공급된다. 즉, 노드(11)에는 배선(112)의 전위(예를 들면 H레벨의 신호 IN1)가 공급된다. 그러면, 노드(11)의 전위는 상승하기 시작한다. 드디어, 노드(11)의 전위가 V1+Vth101+Va(Va는 정(正)의 수)가 되면, 트랜지스터(101)는 온이 된다. 그러면, 배선(112)과 배선(111)은 도통 상태가 되기 때문에, 배선(112)의 전위(예를 들면 H레벨의 신호 IN1)는 배선(111)에 공급된다. 그 후에도, 노드(11)의 전위는 계속해서 상승한다. 드디어, 노드(11)의 전위가 V2-Vth104(Vth104는 트랜지스터(104)의 임계값 전압)가 되면, 트랜지스터(104)는 오프가 된다. 그러면, 배선(112)과 노드(11)는 비도통 상태가 된다. 따라서, 노드(11)는 그 전위를 V2-Vth104로 유지한 채, 부유 상태가 된다.
그리고, 신호 IN2는 L레벨이 되기 때문에, 트랜지스터(103)는 오프가 된다. 이때, 신호 IN3은 H레벨이 되기 때문에, 트랜지스터(102)는 온이 된다. 그러면, 배선(115)과 배선(111)은 도통 상태가 되기 때문에, 배선(115)의 전위(예를 들면 전압 V1)는 배선(111)에 공급된다. 즉, 배선(111)에는 배선(115)의 전위(예를 들면 전압 V1)와 배선(112)의 전위(예를 들면 H레벨의 신호 IN1)가 공급된다. 여기에서, 트랜지스터(102)의 채널폭은 트랜지스터(101)의 채널폭보다도 큰 것으로 한다. 따라서, 배선(111)의 전위는 L레벨이 된다. 이때의 배선(111)의 전위는 전압 V1과, 트랜지스터(101 내지 105)의 어느 하나의 트랜지스터의 임계값 전압의 합보다도 낮은 값이 되는 것으로 한다. 이렇게 해서, 배선(111)의 전위는 L레벨이 되기 때문에, 신호 OUT은 L레벨이 된다.
다음에, 회로(100)의 동작 4에 대해서, 도 3a를 참조하여 설명한다. 동작 4는 동작 3과 비교하여, 신호 IN3이 L레벨이 되는 부분이 다르다. 따라서, 신호 IN3이 L레벨이 되기 때문에, 트랜지스터(102)는 오프가 된다. 이때, 트랜지스터(103)도 오프로 되어 있기 때문에, 배선(115)과 배선(111)은 비도통 상태가 된다. 즉, 배선(111)에는 배선(112)의 전위(예를 들면 H레벨의 신호 IN1)가 공급된다. 따라서, 배선(111)의 전위는 상승하기 시작한다. 이때, 노드(11)는 부유 상태로 되어 있다. 그러면, 트랜지스터(101)의 게이트와 제 2 단자의 사이의 기생 용량에 의해, 노드(11)의 전위는 상승한다. 이 결과, 노드(11)의 전위는 V2+Vth101+Va가 된다. 소위, 부트스트랩 동작이다. 이렇게 해서, 배선(111)의 전위는 V2가 되기 때문에, 신호 OUT은 H레벨이 된다.
다음에, 회로(100)의 동작 5에 대해서, 도 3b를 참조하여 설명한다. 신호 IN2는 H레벨이 되기 때문에, 트랜지스터(105)는 온이 된다. 그러면, 배선(115)과 노드(11)는 도통 상태가 되기 때문에, 배선(115)의 전위(예를 들면 전압 V1)는 노드(11)에 공급된다. 이때, 신호 IN1은 L레벨이 되기 때문에, 트랜지스터(104)는 오프가 된다. 그러면, 배선(112)과 노드(11)는 비도통 상태가 된다. 즉, 노드(11)에는 배선(115)의 전위(예를 들면 전압 V1)가 공급된다. 따라서, 노드(11)의 전위는 V1이 된다. 그러면, 트랜지스터(101)는 오프가 되기 때문에, 배선(112)과 배선(111)은 비도통 상태가 된다.
그리고, 신호 IN2는 H레벨이 되기 때문에, 트랜지스터(103)는 온이 된다. 이때, 신호 IN3은 H레벨이 되기 때문에, 트랜지스터(102)는 온이 된다. 그러면, 배선(115)과 배선(111)은 도통 상태가 되기 때문에, 배선(115)의 전위(예를 들면 전압 V1)는 배선(111)에 공급된다. 따라서, 배선(111)의 전위는 V1이 되기 때문에, 신호 OUT은 L레벨이 된다.
다음에, 회로(100)의 동작 6에 대해서, 도 3c를 참조하여 설명한다. 동작 6은 동작 5와 비교하여, 신호 IN3이 L레벨이 되는 부분이 다르다. 따라서, 신호 IN3이 L레벨이 되기 때문에, 트랜지스터(102)는 오프가 된다. 단, 트랜지스터(102)는 오프가 되지만, 트랜지스터(103)는 동작 5와 마찬가지로 온이 된다. 즉, 배선(115)과 배선(111)은 동작 5와 마찬가지로 도통 상태가 되기 때문에, 배선(111)에는 배선(115)의 전위(예를 들면 전압 V1)가 공급된다. 따라서, 배선(111)의 전위는 V1이 되기 때문에, 신호 OUT은 L레벨이 된다.
다음에, 회로(100)의 동작 7에 대해서, 도 4a를 참조하여 설명한다. 신호 IN2는 L레벨이 되기 때문에, 트랜지스터(105)는 오프가 된다. 그러면, 배선(115)과 노드(11)는 비도통 상태가 된다. 이때, 신호 IN1은 L레벨이 되기 때문에, 트랜지스터(104)는 오프가 된다. 그러면, 배선(112)과 노드(11)는 비도통 상태가 된다. 즉, 노드(11)는 부유 상태가 되기 때문에, 앞의 상태에 있어서의 전위를 유지한다. 여기에서는 노드(11)의 전위는 V1+Vth101보다도 낮은 값이다. 따라서, 트랜지스터(101)는 오프가 되기 때문에, 배선(112)과 배선(111)은 비도통 상태가 된다.
그리고, 신호 IN2는 L레벨이 되기 때문에, 트랜지스터(103)는 오프가 된다. 이때, 신호 IN3은 H레벨이 되기 때문에, 트랜지스터(102)는 온이 된다. 그러면, 배선(115)과 배선(111)은 도통 상태가 되기 때문에, 배선(115)의 전위(예를 들면 전압 V1)는 배선(111)에 공급된다. 따라서, 배선(111)의 전위는 V1이 되기 때문에, 신호 OUT은 L레벨이 된다.
다음에, 회로(100)의 동작 8에 대해서, 도 4b를 참조하여 설명한다. 동작 8은 동작 7과 비교하여, 신호 IN3이 L레벨이 되는 부분이 다르다. 따라서, 신호 IN3이 L레벨이 되기 때문에, 트랜지스터(102)는 오프가 된다. 이때, 트랜지스터(103)도 오프로 되어 있기 때문에, 배선(115)과 배선(111)은 비도통 상태가 된다. 즉, 배선(111)은 부정 상태Z(부유 상태, 플로팅 상태, 또는 하이 임피던스 상태)가 된다. 그 때문에, 노이즈 등에 의한 전위의 변동이 없으면, 배선(111)의 전위는 앞의 상태에 있어서의 값을 유지한다. 따라서, 예를 들면, 동작 8의 하나 앞의 동작이 동작 1 내지 3, 및 동작 5 내지 7 중 어느 하나인 것으로 한다. 이 경우, 신호 OUT은 L레벨이 된다. 또는 예를 들면, 동작 8의 하나 앞의 동작이 동작 4인 것으로 한다. 이 경우, 신호 OUT은 H레벨이 된다.
이상과 같이, 트랜지스터(101 내지 105)는 동작 1 내지 동작 8 중 어느 하나에 있어서 오프가 된다. 따라서, 트랜지스터가 온이 되는 시간을 짧게 하거나, 또는 트랜지스터가 온이 되는 회수를 적게 할 수 있기 때문에, 트랜지스터의 열화를 억제할 수 있다. 이 결과, 트랜지스터의 특성 열화(예를 들면 임계값 전압의 상승, 또는 이동도의 저하 등)를 억제할 수 있다.
또는 트랜지스터의 열화를 억제할 수 있기 때문에, 또는 회로(100)가 가지는 트랜지스터의 극성을 모두 N 채널형으로 하는 것이 가능하기 때문에, 트랜지스터의 반도체층으로서, 단결정 반도체보다도 열화되기 쉬운 재료(예를 들면, 비정질 반도체 또는 미결정 반도체 등의 비단결정 반도체, 유기 반도체, 또는 산화물 반도체 등)를 사용하는 것이 가능하게 된다. 따라서, 공정수를 삭감하는 것, 제조 수율을 높게 하는 것, 및/또는 제조 코스트를 삭감하는 것 등이 가능하다. 또는 예를 들면, 본 실시형태의 반도체 장치가 표시 장치에 사용되는 것으로 한다. 이 경우, 표시 장치를 대형으로 할 수 있다.
또는 트랜지스터가 열화된 경우를 고려하여, 트랜지스터의 채널폭을 크게 할 필요가 없어진다. 또는 부트스트랩 동작에 의해, 트랜지스터의 Vgs를 크게 할 수 있기 때문에, 트랜지스터의 채널폭을 작게 할 수 있다. 또는 출력 신호의 진폭을 전원 전압과 같은 값 또는 신호의 진폭과 같은 값으로 할 수 있기 때문에, 출력 신호의 진폭을 크게 할 수 있다. 따라서, 상기 출력 신호에 의해 제어되는 트랜지스터의 채널폭을 작게 할 수 있다. 즉, 트랜지스터의 채널폭을 작게 할 수 있기 때문에, 트랜지스터의 채널의 면적을 작게 할 수 있다.
또는 트랜지스터의 채널의 면적을 작게 할 수 있기 때문에, 레이아웃 면적을 작게 할 수 있다. 이 결과, 예를 들면, 본 실시형태의 반도체 장치가 표시 장치에 사용되는 것으로 한다. 이 경우, 표시 장치의 해상도를 높게 할 수 있다. 또는 표시 장치의 프레임을 작게 할 수 있다.
또는 트랜지스터의 채널의 면적을 작게 할 수 있기 때문에, 게이트로서의 기능을 가지는 재료와 반도체층이 절연층을 통해서 겹치는 면적을 작게 할 수 있다. 이 결과, 게이트로서의 기능을 가지는 재료와 반도체층이 쇼트되어 버리는 것을 적게 할 수 있다. 따라서, 출력 신호의 격차를 저감하는 것, 오동작을 방지하는 것, 및/또는 제조 수율을 높게 하는 것 등을 할 수 있다.
또는 모든 트랜지스터를 N 채널형으로 하는 것, 또는 모든 트랜지스터를 P 채널형으로 하는 것이 가능하다. 따라서, CM0S 회로와 비교하여, 공정수의 삭감, 제조 수율의 향상, 신뢰성의 향상, 또는 제조 코스트의 삭감을 도모할 수 있다. 특히, 모든 트랜지스터를 N 채널형으로 함으로써, 트랜지스터의 반도체층으로서, 비정질 반도체 또는 미결정 반도체 등의 비단결정 반도체, 유기 반도체, 또는 산화물 반도체 등을 사용하는 것이 가능하게 된다. 단, 이들의 반도체층을 사용하는 트랜지스터는 열화되기 쉽다. 그러나, 본 실시형태의 반도체 장치는 트랜지스터의 열화를 억제할 수 있다.
다음에, 동작 1 내지 동작 8 외에, 회로(100)가 행하는 것이 가능한 동작에 대해서 설명한다.
우선, 동작 1, 및 동작 2에 있어서, 트랜지스터(104)의 채널폭을 트랜지스터(105)의 채널폭보다도 크게 함으로써, 트랜지스터(101)는 온이 되는 것이 가능하다. 그러면, 배선(112)과 배선(111)은 도통 상태가 되기 때문에, 배선(112)의 전위(예를 들면 H레벨의 신호 IN1)는 배선(111)에 공급된다. 즉, 배선(111)에는 배선(115)의 전위(예를 들면 전압 V1)와 배선(112)의 전위(예를 들면 H레벨의 신호 IN1)가 공급되게 된다. 이 경우, 트랜지스터(101)의 전류 공급 능력을 작게 해, 배선(111)의 전위를 V1보다도 조금 높은 값으로 함으로써, 신호 OUT을 L레벨로 하는 것이 가능하다. 이 때문에, 트랜지스터(101)의 채널폭은 트랜지스터(102)의 채널폭 또는 트랜지스터(103)의 채널폭보다도 작은 것이 바람직하다. 또는 트랜지스터(101)의 Vgs는 V2-V1보다도 작은 것이 바람직하다. 더욱 바람직하게는, (V2-V1)×1/2보다도 작은 것이 바람직하다. 예를 들면, 트랜지스터(101)의 Vgs를 제어함으로써, 배선(111)으로부터 아날로그 전압을 출력하는 것이 가능하다. 즉, 회로(100)는 아날로그 버퍼 또는 증폭 회로 등으로서의 기능을 가지는 것이 가능하다. 다른 예로서, 트랜지스터(101)의 채널폭을 트랜지스터(102)의 채널폭과 트랜지스터(103)의 채널폭의 합보다도 크게 함으로써, 신호 OUT을 H레벨로 하는 것이 가능하다.
다음에, 신호 IN1이 H레벨에서 L레벨이 되고, 신호 IN2가 L레벨에서 H레벨이 됨으로써, 동작 4에서 동작 6으로 바뀌는 것으로 한다. 이 경우, 도 4c에 도시하는 바와 같이, 동작 6에 대해서, 트랜지스터(101)를 잠시 동안 온으로 함으로써, 배선(112)의 전위(예를 들면 L레벨의 신호 IN1)를 배선(111)에 공급하는 것이 가능하다. 이렇게 함으로써, 신호 OUT의 하강 시간을 짧게 할 수 있다. 이것을 실현하기 위해서, 신호 IN1이 L레벨이 되는 타이밍보다도, 트랜지스터(101)가 오프가 되는 타이밍을 느리게 하는 것이 가능하다. 또는 신호 IN1이 L레벨이 되는 타이밍보다도, 신호 IN2가 H레벨이 되는 타이밍을 느리게 하는 것이 가능하다. 또는 신호 IN1의 일그러짐보다도, 신호 IN2의 일그러짐을 크게 할 수 있다. 또는 트랜지스터(103)의 채널폭보다도, 트랜지스터(105)의 채널폭을 작게 하는 것이 가능하다. 또는 노드(11)에 용량 소자의 한쪽의 전극을 접속하는 것이 가능하다. 상기 용량 소자의 다른쪽의 전극은 전원선 또는 신호선(예를 들면, 배선(115) 또는 배선(111) 등)과 접속될 수 있다. 상기 용량 소자는 트랜지스터(예를 들면 트랜지스터(101), 트랜지스터(104), 또는 트랜지스터(105))의 기생 용량인 것이 가능하다. 또는 배선(113)에는 회로(100)와 같은 기판에 형성되는 회로로부터 신호가 공급되는 것이 가능하다.
다음에, 동작 7 및 동작 8에 있어서, 노드(11)의 전위는 V1+Vth101+Va인 것이 가능하다. 이 경우, 트랜지스터(101)는 온이 되기 때문에, 배선(112)과 배선(111)은 도통 상태가 된다. 그러면, 배선(112)의 전위(예를 들면 L레벨의 신호 IN1)는 배선(111)에 공급된다. 이렇게 함으로써, 특히 동작 8에서는 배선(111)의 전위를 고정할 수 있기 때문에, 회로를 오동작에 강하게 할 수 있다.
이상과 같이, 본 실시형태의 반도체 장치는 동작 1 내지 동작 8 외에도 여러가지 동작을 행하는 것이 가능하다.
다음에, 트랜지스터(101 내지 105)의 채널폭의 비율에 대해서 설명한다.
우선, 트랜지스터(104 내지 105)가 구동하는 부하(예를 들면 트랜지스터(101)의 게이트)는 트랜지스터(101 내지 103)가 구동하는 부하(예를 들면 배선(111)과 접속되는 부하(예를 들면 트랜지스터의 게이트))보다도 작다. 따라서, 트랜지스터(104)의 채널폭은 트랜지스터(101)의 채널폭, 트랜지스터(102)의 채널폭, 및/또는 트랜지스터(103)의 채널폭보다도 작은 것이 가능하다. 또는 트랜지스터(105)의 채널폭은 트랜지스터(101)의 채널폭, 트랜지스터(102)의 채널폭, 및/또는 트랜지스터(103)의 채널폭보다도 작은 것이 가능하다. 이러한 경우, 트랜지스터(101)의 채널폭은 트랜지스터(104)의 채널폭의 20배 이하인 것이 바람직하다. 더욱 바람직하게는 10배 이하인 것이 바람직하다. 더욱 바람직하게는 7배 이하인 것이 바람직하다. 트랜지스터(101)의 채널폭은 트랜지스터(105)의 채널폭의 10배 이하인 것이 바람직하다. 더욱 바람직하게는 5배 이하인 것이 바람직하다. 더욱 바람직하게는 3배 이하인 것이 바람직하다.
다음에, 신호 OUT이 L레벨이 되는 경우, 배선(115)의 전위(예를 들면 전압 V1)가 트랜지스터(102)와 트랜지스터(103)라는 두개의 트랜지스터를 통해서 배선(111)에 공급되는 경우가 있다. 한편, 신호 OUT이 H레벨이 되는 경우, 배선(112)의 전위(예를 들면 H레벨의 신호 IN1)가 트랜지스터(101)라는 하나의 트랜지스터를 통해서 배선(111)에 공급되는 경우가 있다. 따라서, 트랜지스터(101)의 채널폭은 트랜지스터(102)의 채널폭, 및/또는 트랜지스터(103)의 채널폭보다도 큰 것이 가능하다. 이러한 경우, 트랜지스터(101)의 채널폭은 트랜지스터(102)의 채널폭 또는 트랜지스터(103)의 채널폭의 3배 이하인 것이 바람직하다. 더욱 바람직하게는 2배 이하인 것이 바람직하다.
다음에, 신호 IN1이 H레벨이 되고, 또한 트랜지스터(101)가 온이 되는 것으로 한다. 이때, 트랜지스터(102) 또는 트랜지스터(103)가 온이 되는 것으로 한다. 이 경우, 배선(111)의 전위를 L레벨로 하기 위해서, 트랜지스터(102)의 채널폭은 트랜지스터(101)의 채널폭보다도 큰 것이 가능하다. 또는 트랜지스터(103)의 채널폭은 트랜지스터(101)의 채널폭보다도 큰 것이 가능하다. 이러한 경우, 트랜지스터(101)의 채널폭은 트랜지스터(102)의 채널폭 또는 트랜지스터(103)의 채널폭의 1배 이하인 것이 바람직하다. 더욱 바람직하게는 0.7배 이하인 것이 바람직하다.
또, 신호 IN1이 H레벨이 되고, 또한 트랜지스터(101)가 온이 되는 것으로 한다. 이때, 트랜지스터(103)가 온이 되지만, 트랜지스터(102)가 온이 되는 경우는 적다. 따라서, 트랜지스터(103)의 채널폭은 트랜지스터(102)의 채널폭보다도 작은 것이 가능하다.
다음에, 동작 1 내지 동작 2에 있어서, 트랜지스터(104)와 트랜지스터(105)가 온이 됨으로써, 노드(11)에는 배선(115)의 전위(예를 들면 전압 V1)와 배선(112)의 전위(예를 들면 H레벨의 신호 IN1)가 공급된다. 따라서, 이미 설명한 바와 같이, 노드(11)의 전위를 L레벨로 하기 위해서, 트랜지스터(105)의 채널폭은 트랜지스터(104)의 채널폭보다도 큰 것이 가능하다. 이러한 경우, 트랜지스터(105)의 채널폭은 트랜지스터(104)의 채널폭의 15배 이하인 것이 바람직하다. 더욱 바람직하게는 10배 이하인 것이 바람직하다. 더욱 바람직하게는 8배 이하인 것이 바람직하다. 예를 들면, 트랜지스터(104)의 채널 길이를 트랜지스터(105)의 채널 길이보다도 크게 함으로써, 트랜지스터(105)의 W/L비를 트랜지스터(104)의 W/L비보다도 크게 할 수 있다. 이러한 경우, 트랜지스터(104)의 채널 길이는 트랜지스터(105)의 채널 길이의 9배 이하인 것이 바람직하다. 더욱 바람직하게는 6배 이하인 것이 바람직하다. 더욱 바람직하게는 3배 이하인 것이 바람직하다.
이상과 같이, 트랜지스터의 채널폭의 비율을 적절한 값으로 하는 것이 바람직하다. 또, 상기한 트랜지스터의 사이즈의 비율을 고려하면, 트랜지스터(101)의 채널폭은 100㎛ 이상, 100O㎛ 이하인 것이 바람직하다. 더욱 바람직하게는 100㎛ 이상, 300㎛ 이하 또는 500㎛ 이상, 800㎛ 이하인 것이 바람직하다. 트랜지스터(102)의 채널폭 또는 트랜지스터(103)의 채널폭은 100㎛ 이상, 1500㎛ 이하인 것이 바람직하다. 더욱 바람직하게는 100㎛ 이상, 300㎛ 이하 또는 700㎛ 이상, 1200㎛ 이하인 것이 바람직하다. 트랜지스터(104)의 채널폭은 10㎛ 이상, 300㎛ 이하인 것이 바람직하다. 더욱 바람직하게는 20㎛ 이상, 100㎛ 이하인 것이 바람직하다. 트랜지스터(105)의 채널폭은 30㎛ 이상, 500㎛ 이하인 것이 바람직하다. 더욱 바람직하게는 50㎛ 이상, 150㎛ 이하인 것이 바람직하다.
다음에, 도 1a와는 다른 구성의 반도체 장치에 대해서 설명한다.
우선, 도 1a에서 설명하는 구성에 있어서, 트랜지스터(105)의 제 1 단자는 배선(115)과는 다른 배선(예를 들면 배선(112) 등)과 접속될 수 있다. 또는 트랜지스터(105)의 게이트는 배선(113)과는 다른 배선(예를 들면 배선(111), 배선(116) 또는 노드(11) 등)과 접속될 수 있다.
또, 배선(116)에는 전압 V2가 공급되는 것이 가능하다. 따라서, 배선(116)은 전원선으로서의 기능을 가지는 것이 가능하다. 예를 들면, 배선(116)에는 신호가 입력되는 것이 가능하다. 따라서, 배선(116)은 신호선으로서의 기능을 가지는 것이 가능하다.
도 6a에는 도 1a의 반도체 장치에 있어서, 트랜지스터(105)의 제 1 단자는 배선(112)과 접속되는 구성을 도시한다. 트랜지스터(105)의 제 1 단자에 H신호를 공급하는 것이 가능하게 된다. 따라서, 트랜지스터(105)에 역바이어스를 인가할 수 있기 때문에, 트랜지스터(105)의 열화를 억제할 수 있다.
도 6b에는 도 1a의 반도체 장치에 있어서, 트랜지스터(105)의 제 1 단자는 배선(112)과 접속되고, 트랜지스터(105)의 게이트는 노드(11)와 접속되는 구성을 도시한다. 트랜지스터(105)의 제 1 단자에 H신호를 공급하는 것이 가능하게 된다. 따라서, 트랜지스터(105)에 역바이어스를 인가할 수 있기 때문에, 트랜지스터(105)의 열화를 억제할 수 있다.
도 6c에는 도 1a의 반도체 장치에 있어서, 트랜지스터(105)의 제 1 단자는 배선(112)과 접속되고 트랜지스터(105)의 게이트는 배선(116)과 접속되는 구성을 도시한다. H레벨의 신호 IN1을, 트랜지스터(104)와 트랜지스터(105)를 통해서 노드(11)에 공급하는 것이 가능하게 된다. 따라서, 트랜지스터(104)의 채널폭을 작게 할 수 있다.
다음에, 도 1a, 및 도 6a 내지 도 6c에서 설명하는 구성에 있어서, 트랜지스터(103)의 제 1 단자는 배선(115)과는 다른 배선(예를 들면 배선(112))과 접속될 수 있다. 또는 트랜지스터(103)의 게이트는 배선(113)과는 다른 배선(예를 들면 배선(111), 배선(116) 또는 노드(11) 등)과 접속될 수 있다.
도 6d에는 도 1a의 반도체 장치에 있어서, 트랜지스터(103)의 제 1 단자는 배선(112)과 접속되는 구성을 도시한다. 트랜지스터(103)의 제 1 단자에 H신호를 공급하는 것이 가능하게 된다. 따라서, 트랜지스터(103)에 역바이어스를 인가할 수 있기 때문에, 트랜지스터(103)의 열화를 억제할 수 있다.
도 6e에는 도 1a의 반도체 장치에 있어서, 트랜지스터(103)의 제 1 단자는 배선(112)과 접속되고, 트랜지스터(103)의 게이트는 배선(111)과 접속되는 구성을 도시한다. 따라서, 트랜지스터(103)에 역바이어스를 인가할 수 있기 때문에, 트랜지스터(103)의 열화를 억제할 수 있다.
도 6f에는 도 1a의 반도체 장치에 있어서, 트랜지스터(103)의 제 1 단자는 배선(112)과 접속되고, 트랜지스터(103)의 게이트는 배선(116)과 접속되는 구성을 도시한다. H레벨의 신호 IN1을, 트랜지스터(103)와 트랜지스터(101)를 통해서 배선(111)에 공급하는 것이 가능하게 된다. 따라서, 트랜지스터(101)의 채널폭을 작게 할 수 있다.
다음에, 도 1a, 및 도 6a 내지 도 6f에서 설명하는 구성에 있어서, 트랜지스터(104)의 제 1 단자는 배선(112)과는 다른 배선(예를 들면 배선(116) 등)과 접속될 수 있다. 또는 트랜지스터(104)의 게이트는 배선(112)과는 다른 배선(예를 들면 배선(116) 등)과 접속될 수 있다.
도 7a에는 도 1a의 반도체 장치에 있어서, 트랜지스터(104)의 제 1 단자가 배선(116)과 접속되는 구성을 도시한다.
도 7b에는 도 1a의 반도체 장치에 있어서, 트랜지스터(104)의 게이트가 배선(116)과 접속되는 구성을 도시한다. 트랜지스터(104)를 통해서, 배선(112)의 전위(예를 들면 L레벨의 신호 IN1)를 공급하는 것이 가능하게 된다. 따라서, 노드(11)의 전위를 고정할 수 있기 때문에, 노이즈에 강한 반도체 장치를 얻을 수 있다.
다음에, 도 1a, 도 6a 내지 도 6f, 및 도 7a 및 도 7b에서 설명하는 구성에 있어서, 트랜지스터(102)의 제 1 단자는 배선(115)과는 다른 배선(예를 들면 배선(113), 배선(114) 또는 노드(11) 등)과 접속될 수 있다. 또는 트랜지스터(103)의 제 1 단자, 및/또는 트랜지스터(105)의 제 1 단자는 배선(115)과는 다른 배선(예를 들면 배선(113), 배선(114) 또는 노드(11) 등)과 접속될 수 있다.
도 7c에는 도 1a의 반도체 장치에 있어서, 트랜지스터(102)의 제 1 단자는 배선(113)과 접속되는 구성을 도시한다. 트랜지스터(102)의 제 1 단자에 H신호를 공급하는 것이 가능하게 된다. 따라서, 트랜지스터(102)에 역바이어스를 인가할 수 있기 때문에, 트랜지스터(102)의 열화를 억제할 수 있다.
도 7d에는 도 1a의 반도체 장치에 있어서, 트랜지스터(103)의 제 1 단자, 및 트랜지스터(105)의 제 1 단자는 배선(114)과 접속되는 구성을 도시한다. 트랜지스터(103)의 제 1 단자 또는 트랜지스터(105)의 제 1 단자에 H신호를 공급하는 것이 가능하게 된다. 따라서, 트랜지스터(103) 또는 트랜지스터(105)에 역바이어스를 인가할 수 있기 때문에, 트랜지스터(103) 또는 트랜지스터(105)의 열화를 억제할 수 있다.
다음에, 도 1a, 도 6a 내지 도 6f, 및 도 7a 내지 도 7d에서 설명하는 구성에 있어서, 트랜지스터의 각 단자 또는 각 전극은 각각의 배선과 접속될 수 있다. 예를 들면, 트랜지스터(101)의 제 1 단자와, 트랜지스터(104)의 제 1 단자는 각각의 배선과 접속될 수 있다. 또는 트랜지스터(103)의 게이트와, 트랜지스터(105)의 게이트는 각각의 배선과 접속될 수 있다. 또는 트랜지스터(102)의 제 1 단자와, 트랜지스터(103)의 제 1 단자와, 트랜지스터(105)의 제 1 단자는 각각의 배선에 접속될 수 있다. 이것을 실현하기 위해서, 배선을 복수의 배선으로 분할하는 것이 가능하다.
도 7e에는 도 1a의 반도체 장치에 있어서, 배선(112)은 배선(112A 내지 112B)이라는 복수의 배선으로 분할되고, 배선(113)은 배선(113A 내지 113B)이라는 복수의 배선으로 분할되고, 배선(115)은 배선(115A 내지 115C)이라는 복수의 배선으로 분할되는 구성을 도시한다. 그리고, 트랜지스터(101)의 제 1 단자는 배선(112A)과 접속되고, 트랜지스터(104)의 제 1 단자는 배선(112B)과 접속되고, 트랜지스터(104)의 게이트는 배선(112B)과 접속된다. 또는 트랜지스터(103)의 게이트는 배선(113A)과 접속되고, 트랜지스터(105)의 게이트는 배선(113B)과 접속된다. 또는 트랜지스터(102)의 제 1 단자는 배선(115A)과 접속되고, 트랜지스터(103)의 제 1 단자는 배선(115B)과 접속되고, 트랜지스터(105)의 제 1 단자는 배선(115C)과 접속된다.
또, 배선(112A 내지 112B)은 배선(112)과 같은 기능을 가지는 것이 가능하다. 또는 배선(113A 내지 113B)은 배선(113)과 같은 기능을 가지는 것이 가능하다. 또는 배선(115A 내지 115C)은 배선(115)과 같은 기능을 가지는 것이 가능하다. 따라서, 배선(112A 내지 112B)에는 신호 IN1이 입력되는 것이 가능하다. 또는 배선(113A 내지 113B)에는 신호 IN2가 입력되는 것이 가능하다. 또는 배선(115A 내지 115C)에는 전압 V1이 공급되는 것이 가능하다. 예를 들면, 배선(112A 내지 112B)에는 각각의 전압 또는 각각의 신호를 공급하는 것이 가능하다. 또는 배선(113A 내지 113B)에는 각각의 전압 또는 각각의 신호를 공급하는 것이 가능하다. 또는 배선(115A 내지 115C)에는 각각의 전압 또는 각각의 신호를 공급하는 것이 가능하다.
다음에, 도 1a, 도 6a 내지 도 6f, 및 도 7a 내지 도 7e에서 설명하는 구성에 있어서, 트랜지스터(105A), 및/또는 트랜지스터(103A)를 새롭게 설치하는 것이 가능하다.
도 8a에는 도 1a의 반도체 장치에, 트랜지스터(105A)를 새롭게 설치하는 구성을 도시한다. 트랜지스터(105A)는 트랜지스터(105)에 대응하는 것이 가능하고, 같은 기능을 가지는 것이 가능하다. 트랜지스터(105A)의 제 1 단자는 배선(112)과 접속되고, 트랜지스터(105A)의 제 2 단자는 노드(11)와 접속되고, 트랜지스터(105A)의 게이트는 배선(113)과 접속된다. 예를 들면, 도 6b 내지 도 6c와 마찬가지로, 트랜지스터(105A)의 게이트는 노드(11) 또는 배선(116)과 접속될 수 있다. 예를 들면, 도 6b 내지 도 6c와 마찬가지로, 트랜지스터(105A)의 게이트는 배선(113)과는 다른 배선(예를 들면 노드(11), 배선(116) 또는 배선(111) 등)과 접속될 수 있다.
도 8b에는 도 1a의 반도체 장치에, 트랜지스터(103A)를 새롭게 설치하는 구성을 도시한다. 트랜지스터(103A)는 트랜지스터(103)에 대응하는 것이 가능하고, 같은 기능을 가지는 것이 가능하다. 트랜지스터(103A)의 제 1 단자는 배선(112)과 접속되고, 트랜지스터(103A)의 제 2 단자는 배선(111)과 접속되고, 트랜지스터(103A)의 게이트는 배선(113)과 접속된다. 예를 들면, 도 6e 내지 도 6f와 마찬가지로, 트랜지스터(103A)의 게이트는 배선(113)과는 다른 배선(예를 들면 배선(111), 배선(116) 또는 노드(11) 등)과 접속될 수 있다.
다음에, 도 1a, 도 6a 내지 도 6f, 도 7a 내지 도 7e, 및 도 8a 및 도 8b에서 설명하는 구성에 있어서, 트랜지스터(106)를 새롭게 설치하는 것이 가능하다.
도 8c에는 도 1a의 반도체 장치에, 트랜지스터(106)를 새롭게 설치하는 구성을 도시한다. 트랜지스터(106)는 N 채널형으로 한다. 단, 본 실시형태는 이것에 한정되지 않고, 트랜지스터(106)는 P 채널형인 것이 가능하다. 트랜지스터(106)의 제 1 단자는 배선(115)과 접속되고, 트랜지스터(106)의 제 2 단자는 노드(11)와 접속되고, 트랜지스터(106)의 게이트는 배선(114)과 접속된다.
트랜지스터(106)의 기능에 대해서 설명한다. 트랜지스터(106)는 배선(115)과 노드(11)의 도통 상태를 제어하는 기능을 가진다. 또는 트랜지스터(106)는 배선(115)의 전위를 노드(11)에 공급하는 타이밍을 제어하는 기능을 가진다. 또는 배선(115)에 신호 또는 전압이 입력되면, 트랜지스터(106)는 배선(115)에 입력되는 신호 또는 전압을 노드(11)에 공급하는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(106)는 노드(11)에, L신호 또는 전압 V1을 공급하는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(106)는 노드(11)의 전위를 감소시키는 타이밍을 제어하는 기능을 가진다. 이상과 같이, 트랜지스터(106)는 스위치로서의 기능을 가지는 것이 가능하다. 또, 트랜지스터(106)는 상기한 기능 모두를 가질 필요는 없다. 또, 트랜지스터(106)는 배선(114)의 전위(신호 IN3)에 의해 제어되는 것이 가능하다.
도 8c의 반도체 장치의 동작에 대해서 설명한다. 동작 1, 동작 3, 동작 5, 및 동작 7에 있어서, 신호 IN3이 H레벨이 되기 때문에, 트랜지스터(106)는 온이 된다. 그러면, 배선(115)과 노드(11)는 도통 상태가 되기 때문에, 배선(115)의 전위(예를 들면 전압 V1)는 노드(11)에 공급된다. 이렇게 해서, 노드(11)의 전위를 고정할 수 있기 때문에, 노이즈에 강한 반도체 장치를 얻을 수 있다. 또는 노드(11)의 전위를 더욱 낮게 할 수 있기 때문에, 트랜지스터(101)가 오프가 되기 쉬워진다. 또는 트랜지스터(105)의 채널폭을 작게 할 수 있기 때문에, 레이아웃 면적을 작게 할 수 있다. 한편, 동작 2, 동작 4, 동작 6, 및 동작 8에 있어서, 신호 IN3이 L레벨이 되기 때문에, 트랜지스터(106)는 오프가 된다. 이렇게 해서, 트랜지스터(106)가 온이 되는 시간을 짧게 할 수 있기 때문에, 트랜지스터(106)의 열화를 억제할 수 있다.
다음에, 도 1a, 도 6a 내지 도 6f, 도 7a 내지 도 7e, 및 도 8a 내지 도 8c에서 설명하는 구성에 있어서, 트랜지스터(103), 및/또는 트랜지스터(105)를 생략할 수 있다.
도 8d에는 도 1a의 반도체 장치에 있어서, 트랜지스터(103)가 생략되는 구성을 도시한다. 트랜지스터(103)가 생략되는 경우에도, 예를 들면, 트랜지스터(101)가 온에서 오프로 바뀌는 타이밍을, 신호 IN1이 H레벨에서 L레벨이 되는 타이밍보다도 늦춤으로써, 배선(112)의 전위(예를 들면 L레벨의 신호 IN1)를 배선(111)에 공급하는 것이 가능하게 된다. 따라서, 배선(111)의 전위를 V1로 할 수 있다. 이렇게 해서, 트랜지스터(103)를 생략함으로써, 트랜지스터의 수를 줄일 수 있다.
또, 트랜지스터(101)가 온에서 오프로 바뀌는 타이밍을, 신호 IN1이 H레벨에서 L레벨이 되는 타이밍보다도 늦추기 위해서, 트랜지스터(105)의 채널폭은 트랜지스터(101)의 채널폭보다도 작은 것이 가능하다. 또는 트랜지스터(101)의 채널의 면적(예를 들면 L×W)은 회로(100)가 가지는 트랜지스터 중에서 제일 큰 것이 가능하다.
도 8e에는 도 1a의 반도체 장치에 있어서, 트랜지스터(105)가 생략되는 구성을 도시한다. 트랜지스터(105)를 생략함으로써, 트랜지스터의 수를 줄일 수 있다.
다음에, 도 1a, 도 6a 내지 도 6f, 도 7a 내지 도 7e, 및 도 8a 내지 도 8e에서 설명하는 구성에 있어서, 트랜지스터(101)의 게이트와 제 2 단자의 사이에, 용량 소자(107)를 접속하는 것이 가능하다. 예를 들면, 용량 소자로서, M0S 용량을 사용할 수 있다.
도 8f에는 도 1a의 반도체 장치에 있어서, 트랜지스터(101)의 게이트와 제 2 단자의 사이에, 용량 소자(107)를 접속하는 구성을 도시한다. 부트스트랩 동작시에, 노드(11)의 전위가 상승하기 쉬워진다. 따라서, 트랜지스터(101)의 Vgs를 크게 할 수 있다. 이 결과, 트랜지스터(101)의 채널폭을 작게 할 수 있다. 또는 신호 OUT의 하강 시간 또는 상승 시간을 짧게 할 수 있다.
또, 용량 소자(107)의 한쪽의 전극의 재료는 트랜지스터의 게이트와 같은 재료인 것이 바람직하다. 또는 용량 소자(107)의 다른쪽의 전극의 재료는 트랜지스터의 소스 또는 드레인과 같은 재료인 것이 바람직하다. 이렇게 해서, 레이아웃 면적을 작게 할 수 있다. 또는 용량값을 크게 할 수 있다.
또, 용량 소자(107)의 한쪽의 전극과 다른쪽의 전극이 겹치는 면적은 트랜지스터(101)에 있어서 게이트로서 사용할 수 있는 재료와, 반도체층이 겹치는 면적보다도 작은 것이 바람직하다.
다음에, 도 1a, 도 6a 내지 도 6f, 도 7a 내지 도 7e, 및 도 8a 내지 도 8f에서 설명하는 구성에 있어서, 회로(100)에, 회로(120)를 새롭게 설치하는 것이 가능하다.
도 9a에는 도 1a의 반도체 장치에 있어서, 회로(120)를 새롭게 설치하는 경우의 구성을 도시한다. 회로(120)는 배선(113)과, 트랜지스터(103)의 게이트와 트랜지스터(105)의 게이트의 접속 개소의 사이에 접속된다. 회로(120)는 배선(113)에 입력되는 신호 IN2를 지연시키는 기능을 가진다. 따라서, 예를 들면, 트랜지스터(105)의 게이트의 전위가 상승하는 타이밍은 신호 IN2가 L레벨에서 H레벨이 되는 타이밍보다도 늦어진다. 즉, 트랜지스터(105)가 온이 되는 타이밍, 또는 노드(11)의 전위가 감소하는 타이밍은 신호 IN2가 L레벨에서 H레벨이 되는 타이밍보다도 늦다. 따라서, 예를 들면, 트랜지스터(101)가 온에서 오프로 바뀌는 타이밍은 신호 IN1이 H레벨에서 L레벨이 되는 타이밍보다도 늦어지는 것이 가능하게 된다. 이 결과, L레벨의 신호 IN1을 배선(111)에 공급할 수 있기 때문에, 신호 OUT의 하강 시간을 짧게 할 수 있다. 예를 들면, 도 9b에 도시하는 바와 같이, 트랜지스터(103)의 게이트는 회로(120)를 통하지 않고 배선(113)과 접속되고, 트랜지스터(105)의 게이트는 회로(120)를 통해서 배선(113)과 접속될 수 있다. 왜냐하면, 트랜지스터(103)는 빨리 온이 되는 것이, 배선(111)에 빨리 전압 V1을 공급하는 것이 가능하게 된다. 따라서, 신호 OUT의 하강 시간을 짧게 할 수 있기 때문이다. 다른 예로서, 트랜지스터(105)의 게이트는 회로(120)를 통해서 배선(111)과 접속될 수 있다. 이 경우, 트랜지스터(103)의 게이트는 트랜지스터(105)의 게이트와 접속되는 것이 가능하고, 배선(113)과 접속될 수 있다.
또, 회로(120)로서는 적어도 용량 성분과 저항 성분을 가지는 것이면 좋다. 예를 들면, 회로(120)로서, 저항 소자, 용량 소자, 트랜지스터, 다이오드, 이들의 소자를 조합한 것, 또는 그 밖의 여러가지 소자를 사용할 수 있다. 도 9c 내지 도 9d에는 회로(120)가 저항 소자(121)와 용량 소자(122)를 가지는 구성을 도시한다. 다른 예로서, 회로(120)로서, 버퍼 회로, 인버터 회로, NAND 회로, NOR 회로, 레벨 시프터 회로, 이들의 회로를 조합한 회로, 또는 그 밖의 여러가지 회로를 사용할 수 있다. 도 9e에는 회로(120)가 버퍼 회로(123)를 가지는 구성을 도시한다. 도 9f에는 회로(120)가 인버터 회로(124)를 가지는 구성을 도시한다.
또, 용량 성분은 기생 용량인 것이 가능하고, 저항 성분은 기생 저항인 것이 가능하다. 즉, 회로(120)로서, 배선, 어떤 층의 재료와 다른 층의 재료의 콘택트, 또는 FPC 패드 등을 사용할 수 있다. 따라서, 예를 들면, 배선(113)의 배선 저항은 배선(112)의 배선 저항보다도 큰 것이 바람직하다. 이것을 실현하기 위해서, 배선(113)의 최소의 배선 폭은 배선(112)의 최소의 배선 폭보다도, 작은 것이 바람직하다. 또는 배선(113)은 배선(112)과 비교하여, 도전 재료 중에서 가장 저항치가 큰 재료(예를 들면 화소 전극의 재료를 포함하는 재료)를, 많이 포함하는 것이 가능하다. 또는 예를 들면, 어떤 재료가 배선(113)과 배선(112)의 양쪽에 사용되는 것으로 한다. 이 경우, 배선(113)이 가지는 상기 재료의 최소의 막 두께는 배선(112)이 가지는 상기 재료의 최소의 막 두께보다도 얇은 것이 가능하다.
또, 버퍼 회로(123)로서는 도 9g에 도시하는 구성을 사용할 수 있다. 버퍼 회로는 트랜지스터(125), 트랜지스터(126), 트랜지스터(127), 및 트랜지스터(128)를 가진다. 트랜지스터(125)의 제 1 단자는 배선(129)과 접속되고, 트랜지스터(125)의 제 2 단자는 트랜지스터(103)의 게이트와 접속되고, 트랜지스터(125)의 게이트는 배선(113)과 접속된다. 트랜지스터(126)의 제 1 단자는 배선(130)과 접속되고, 트랜지스터(126)의 제 2 단자는 트랜지스터(103)의 게이트와 접속된다. 트랜지스터(127)의 제 1 단자는 배선(129)과 접속되고, 트랜지스터(127)의 제 2 단자는 트랜지스터(126)의 게이트와 접속되고, 트랜지스터(127)의 게이트는 배선(129)과 접속된다. 트랜지스터(128)의 제 1 단자는 배선(130)과 접속되고, 트랜지스터(128)의 제 2 단자는 트랜지스터(126)의 게이트와 접속되고, 트랜지스터(128)의 게이트는 배선(113)과 접속된다. 또, 배선(129)에는 전압 V2 등의 고전압이 공급되는 경우가 많고, 배선(130)에는 전압 V1 등의 부전압이 공급된다.
또, 인버터 회로(124)로서는, 도 9h에 도시하는 구성을 사용할 수 있다. 인버터 회로는 트랜지스터(131), 트랜지스터(132), 트랜지스터(133), 및 트랜지스터(134)를 가진다. 트랜지스터(131)의 제 1 단자는 배선(129)과 접속되고, 트랜지스터(131)의 제 2 단자는 트랜지스터(103)의 게이트와 접속된다. 트랜지스터(132)의 제 1 단자는 배선(130)과 접속되고, 트랜지스터(132)의 제 2 단자는 트랜지스터(103)의 게이트와 접속되고, 트랜지스터(132)의 게이트는 배선(113)과 접속된다. 트랜지스터(133)의 제 1 단자는 배선(129)과 접속되고, 트랜지스터(133)의 제 2 단자는 트랜지스터(131)의 게이트와 접속되고, 트랜지스터(133)의 게이트는 배선(129)과 접속된다. 트랜지스터(134)의 제 1 단자는 배선(130)과 접속되고, 트랜지스터(134)의 제 2 단자는 트랜지스터(131)의 게이트와 접속되고, 트랜지스터(134)의 게이트는 배선(113)과 접속된다.
다음에, 도 1a, 도 6a 내지 도 6f, 도 7a 내지 도 7e, 도 8a 내지 도 8f, 및 도 9a 및 도 9b에서 설명하는 구성에 있어서, 트랜지스터를 다이오드로 바꾸는 것이 가능하다. 예를 들면, 트랜지스터를 다이오드 접속으로 하는 것이 가능하다.
도 11a에는 도 1a의 반도체 장치에 있어서, 트랜지스터가 다이오드로 바뀌는 구성을 도시한다. 트랜지스터(101)는 한쪽의 전극(예를 들면 입력 단자)이 노드(11)와 접속되고, 다른 쪽의 전극(예를 들면 출력 단자)이 배선(111)과 접속되는 다이오드(101d)로 바뀌는 것이 가능하다. 또는 트랜지스터(102)는 한쪽의 전극(예를 들면 입력 단자)이 배선(111)과 접속되고, 다른 쪽의 전극(예를 들면 출력 단자)이 배선(114)과 접속되는 다이오드(102d)로 바뀌는 것이 가능하다. 또는 트랜지스터(103)는 한쪽의 전극(예를 들면 입력 단자)이 배선(111)과 접속되고, 다른 쪽의 전극(예를 들면 출력 단자)이 배선(113)과 접속되는 다이오드(103d)로 바뀌는 것이 가능하다. 또는 트랜지스터(104)를, 한쪽의 전극(예를 들면 입력 단자)이 배선(112)과 접속되고, 다른 쪽의 전극(예를 들면 출력 단자)이 노드(11)와 접속되는 다이오드(104d)로 바뀌는 것이 가능하다. 또는 트랜지스터(105)는 한쪽의 전극(예를 들면 입력 단자)이 노드(11)와 접속되고, 다른 쪽의 전극(예를 들면 출력 단자)이 배선(113)과 접속되는 다이오드(105d)로 바뀌는 것이 가능하다. 이렇게 함으로써, 신호 또는 전원의 수를 줄일 수 있다. 즉, 배선의 수를 줄일 수 있다. 따라서, 회로(100)가 형성되는 기판과, 그 기판에 신호를 공급하기 위한 기판의 접속수를 줄일 수 있기 때문에, 신뢰성의 향상, 제조 수율의 향상, 또는 제조 코스트의 삭감 등을 도모할 수 있다. 회로(100)가 가지는 복수의 트랜지스터(예를 들면 트랜지스터(101 내지 105))의 일부의 트랜지스터가 다이오드로 바뀌는 것이 가능하다.
도 11b에는 도 1a의 반도체 장치에 있어서, 트랜지스터가 다이오드 접속되는 경우의 구성을 도시한다. 트랜지스터(101)의 제 1 단자는 노드(11)와 접속될 수 있다. 또는 트랜지스터(102)의 제 1 단자는 배선(114)과 접속되고, 트랜지스터(102)의 게이트는 배선(111)과 접속될 수 있다. 또는 트랜지스터(103)의 제 1 단자는 배선(113)과 접속되고, 트랜지스터(103)의 게이트는 배선(111)과 접속될 수 있다. 또는 트랜지스터(105)의 제 1 단자는 배선(113)과 접속되고, 트랜지스터(105)의 게이트는 노드(11)와 접속될 수 있다. 이렇게 함으로써, 신호 또는 전원의 수를 줄일 수 있다. 즉, 배선의 수를 줄일 수 있다. 따라서, 회로(100)가 형성되는 기판과, 그 기판에 신호를 공급하기 위한 기판의 접속수를 줄일 수 있기 때문에, 신뢰성의 향상, 제조 수율의 향상, 또는 제조 코스트의 삭감 등을 도모할 수 있다. 회로(100)가 가지는 복수의 트랜지스터(예를 들면 트랜지스터(101 내지 105))의 일부의 트랜지스터가 다이오드 접속될 수 있다.
다음에, 도 1a, 도 6a 내지 도 6f, 도 7a 내지 도 7e, 도 8a 내지 도 8f, 도 9a 및 도 9b, 및 도 11a 및 도 11b에서 설명하는 구성에 있어서, 트랜지스터를 용량 소자로 바뀌는 것이 가능하다. 예를 들면, 트랜지스터를 생략하지 않고, 상기 용량 소자를 새롭게 설치하는 것이 가능하다.
도 11c에는 도 1a의 반도체 장치에 있어서, 트랜지스터(104)는 배선(112)과 노드(11)의 사이에 접속되는 용량 소자(104A)로 바꾸는 구성을 도시한다. 용량 소자(104A)는 용량 결합에 의해, 배선(112)의 전위에 따라서 노드(11)의 전위를 제어하는 것이 가능하다. 이렇게, 트랜지스터(104)를 용량 소자(104A)로 바꿈으로써, 정상 전류를 줄일 수 있기 때문에, 소비 전력의 저감을 도모할 수 있다.
도 11d에는 도 1a의 반도체 장치에 있어서, 용량 소자(104A)를 새롭게 설치하는 구성을 도시한다. 노드(11)의 전위의 변화를 급준하게 할 수 있기 때문에, 소비 전력을 작게 할 수 있다.
도 11e에는 도 1a의 반도체 장치에 있어서, 트랜지스터(102), 트랜지스터(103), 및 트랜지스터(105)가 각각, 배선(114)과 배선(111)의 사이에 접속되는 용량 소자(102A), 배선(113)과 배선(111)의 사이에 접속되는 용량 소자(103B), 배선(113)과 노드(11)의 사이에 접속되는 용량 소자(105B)로 바뀌는 구성을 도시한다.
다음에, 도 1a, 도 6a 내지 도 6f, 도 7a 내지 도 7e, 도 8a 내지 도 8f, 도 9a 및 도 9b, 및 도 11a 내지 도 11f에서 설명하는 구성에 있어서, 트랜지스터를 저항 소자로 바꾸는 것이 가능하다.
도 11f에는 도 1a의 반도체 장치에 있어서, 트랜지스터(104)가 저항 소자(104R)로 바뀌는 구성을 도시한다. 저항 소자(104R)는 배선(112)과 노드(11)의 사이에 접속된다.
다음에, 도 1a, 도 6a 내지 도 6f, 도 7a 내지 도 7e, 도 8a 내지 도 8f, 도 9a 및 도 9b, 및 도 11a 내지 도 11f에서 설명하는 구성에 있어서, 트랜지스터(108)가 새롭게 설치되는 것이 가능하다.
도 46a에는 도 1a의 반도체 장치에, 트랜지스터(108)가 새롭게 설치되는 구성을 도시한다. 트랜지스터(108)는 N 채널형으로 한다. 단, 본 실시형태는 이것에 한정되지 않고, 트랜지스터(108)는 P 채널형인 것이 가능하다. 트랜지스터(108)의 제 1 단자는 배선(111)과 접속되고, 트랜지스터(108)의 제 2 단자는 노드(11)와 접속되고, 트랜지스터(108)의 게이트는 배선(112)과 접속된다.
도 46a의 반도체 장치의 동작에 대해서 설명한다. 동작 1 내지 3에 있어서, 신호 IN1은 H레벨이 되기 때문에, 트랜지스터(108)는 온이 된다. 그러면, 배선(111)과 노드(11)는 도통 상태가 되기 때문에, 배선(111)의 전위는 노드(11)에 공급된다. 또는 노드(11)의 전위는 배선(111)에 공급된다. 단, 동작 4에서는 신호 IN3은 H레벨이 되지만, 노드(11)의 전위 및 배선(111)의 전위가 H레벨이 되기 때문에, 트랜지스터(108)는 오프가 된다. 그러나, 배선(111)의 전위가 H레벨이 될 때 까지는 트랜지스터(108)는 온이 된다. 따라서, 노드(11)의 전위가 감소한다. 그러면, 트랜지스터(101)의 Vgs가 작아지므로, 트랜지스터(101)의 절연 파괴, 또는 열화 등을 방지할 수 있다. 한편, 동작 5 내지 8에서는 신호 IN1이 L레벨이 되기 때문에, 트랜지스터(108)는 오프가 된다. 따라서, 노드(11)와 배선(111)은 비도통 상태가 된다.
다음에, 도 1a, 도 6a 내지 도 6f, 도 7a 내지 도 7e, 도 8a 내지 도 8f, 도 9a 및 도 9b, 도 11a 내지 도 11f, 도 46a에서 설명하는 구성에 있어서, 신호 OUT과는 다른 신호를 생성하는 것이 가능하다. 이 때문에, 이들의 반도체 장치에, 트랜지스터(109)를 새롭게 설치하는 것이 가능하다.
도 46b에는 도 1a의 반도체 장치에, 트랜지스터(109)를 새롭게 설치하는 구성을 도시한다. 트랜지스터(109)는 트랜지스터(101)와 같은 극성이다. 그리고, 트랜지스터(109)는 트랜지스터(101)와 같은 기능을 가지는 것이 가능하다. 트랜지스터(109)의 제 1 단자는 배선(112)과 접속되고, 트랜지스터(109)의 제 2 단자는 배선(117)과 접속되고, 트랜지스터(109)의 게이트는 노드(11)와 접속될 수 있다.
여기서, 도 1a, 도 6a 내지 도 6f, 도 7a 내지 도 7e, 도 8a 내지 도 8f, 도 9a 및 도 9b, 도 11a 내지 도 11f, 및 도 46a 및 도 46b에서 설명하는 구성을 적당히 조합하는 것이 가능한 것을 부기한다.
도 12a에는 도 6b에서 설명하는 구성과 도 6e에서 설명하는 구성을 조합하는 구성을 도시한다. 트랜지스터(103)의 제 1 단자는 배선(112)과 접속되고, 트랜지스터(103)의 제 2 단자는 배선(111)과 접속되고, 트랜지스터(103)의 게이트는 배선(111)과 접속된다. 트랜지스터(105)의 제 1 단자는 배선(112)과 접속되고, 트랜지스터(105)의 제 2 단자는 노드(11)와 접속되고, 트랜지스터(105)의 게이트는 노드(11)와 접속된다. 이렇게 해서, 신호 IN2 및 배선(113)을 생략할 수 있기 때문에, 신호수의 삭감, 또는 배선수의 삭감을 도모할 수 있다. 따라서, 회로(100)가 형성되는 기판과 다른 기판의 접속점수의 삭감, 신뢰성의 향상, 제조 코스트의 삭감, 및/또는 소비 전력의 저감 등을 도모할 수 있다.
도 12b에는 도 7a에서 설명하는 구성과 도 8e에서 설명하는 구성을 조합하는 구성을 도시한다. 트랜지스터(105)는 생략되고, 트랜지스터(104)의 제 1 단자는 배선(112)과 접속되고, 트랜지스터(104)의 제 2 단자는 노드(11)와 접속되고, 트랜지스터(104)의 게이트는 배선(116)과 접속된다. 이렇게 해서, 트랜지스터의 수를 줄일 수 있기 때문에, 레이아웃 면적의 축소를 도모할 수 있다. 또, 노드(11)의 전위를 L레벨로 고정할 수 있기 때문에, 노이즈에 강한 회로를 얻을 수 있다.
도 12c에는 도 7d에서 설명하는 구성과 도 11c에서 설명하는 구성을 조합하는 구성을 도시한다. 트랜지스터(103)의 제 1 단자는 배선(114)과 접속되고, 트랜지스터(105)의 제 1 단자는 배선(114)과 접속되고, 트랜지스터(104)는 배선(112)과 노드(11)의 사이에 접속되는 용량 소자(104A)로 바꿀 수 있다.
이상과 같이, 본 실시형태는 도 1a에서 설명하는 구성에 한정되지 않고, 그 외에도 여러가지 구성을 사용할 수 있다.
다음에, 도 1a, 도 6a 내지 도 6f, 도 7a 내지 도 7e, 도 8a 내지 도 8f, 도 9a 및 도 9b, 도 11a 내지 도 11f, 도 12a 내지 도 12c, 및 도 46a 및 도 46b에서 설명하는 구성에 있어서, 트랜지스터로서, P 채널형 트랜지스터를 사용할 수 있다. 반도체 장치가 가지는 복수의 트랜지스터의 일부만이 P 채널형인 것이 가능하다. 즉, 본 실시형태의 반도체 장치는 CM0S 회로인 것이 가능하다.
도 13a에는 도 1a의 반도체 장치에 있어서, 트랜지스터로서, P 채널형 트랜지스터가 사용되는 경우의 구성을 도시한다. 트랜지스터(101p 내지 105p)는 트랜지스터(101 내지 105)와 같은 기능을 가지고, P 채널형이다. 이러한 경우, 배선(115)에는 전압 V2가 공급된다.
도 13a의 반도체 장치에서는 도 13b에 도시하는 바와 같이, 회로(100)는 NAND를 포함하는 논리 회로로서의 기능을 가지는 것이 가능하다. 구체적으로는 회로(100)는 3입력의 NAND와, 2개의 NOT를 조합한 논리 회로로서의 기능을 가지는 것이 가능하다. 그리고, NAND의 제 1 입력 단자에는 신호 IN1이 입력되는 것이 가능하고, NAND의 제 2 입력 단자에는 신호 IN2가 제 1 NOT에 의해 반전된 신호가 입력되는 것이 가능하고, NAND의 제 3 입력 단자에는 신호 IN3이 제 2 NOT에 의해 반전된 신호가 입력되는 것이 가능하고, NAND의 출력으로부터는 신호 OUT이 출력되는 것이 가능하다. 즉, 회로(100)는 도 13c에 도시하는 논리식을 실현하는 기능, 또는 이 논리식에 의해 얻어지는 진리값표를 실현하는 기능을 가지는 것이 가능하다. 따라서, 신호 IN1이 L레벨이 되고, 신호 IN2 및 신호 IN3이 H레벨이 되는 경우에, 신호 OUT은 L레벨이 되고, 그 이외의 입력 신호에서는 신호 OUT은 H레벨이 되는 것을 부기한다. 도 13d에는 신호 IN1 내지 IN3이 디지털 신호인 경우의 진리값표를 도시한다.
도 12d에는 도 1a의 반도체 장치에 있어서, 일부의 트랜지스터로서, P 채널형 트랜지스터가 사용되는 구성을 도시한다. 트랜지스터(104p)의 게이트는 노드(11)와 접속된다.
(실시형태 2)
본 실시형태에서는 실시형태 1의 반도체 장치에, 소자 또는 회로 등을 새롭게 설치하는 반도체 장치에 대해서 설명한다.
우선, 실시형태 1의 반도체 장치에, 트랜지스터(201; 제 6 트랜지스터)를 새롭게 설치하는 구성에 대해서 설명한다. 도 14a에는 도 1a의 반도체 장치에, 트랜지스터(201)를 새롭게 설치하는 구성을 도시한다.
트랜지스터(201)는 N 채널형이다. 단, 본 실시형태는 이것에 한정되지 않고, 트랜지스터(201)는 P 채널형인 것이 가능하다. 트랜지스터(201)의 제 1 단자는 배선(115)과 접속되고, 트랜지스터(201)의 제 2 단자는 배선(211; 제 6 배선)과 접속되고, 트랜지스터(201)의 게이트는 배선(111)과 접속된다.
또, 트랜지스터(201)의 게이트를 노드(12)로 나타낸다. 노드(12)는 실시형태 1에서 설명하는 배선(111)에 대응하므로, 배선(111)으로 기재하는 경우, 배선(111)을 노드(12)로 바꾸는 것이 가능하다. 따라서, 배선(111)의 전위(신호 OUT의 전위)라고 기재하는 경우, 배선(111)의 전위(신호 OUT의 전위)를 노드(12)의 전위로 바꾸는 것이 가능하다.
트랜지스터(201)의 기능에 대해서 설명한다. 트랜지스터(201)는 배선(115)과 배선(211)의 도통 상태를 제어하는 기능을 가진다. 또는 트랜지스터(201)는 배선(115)의 전위를 배선(211)에 공급하는 타이밍을 제어하는 기능을 가진다. 또는 배선(115)에 신호 또는 전압이 입력되면, 트랜지스터(201)는 배선(115)에 입력되는 신호 또는 전압을 배선(211)에 공급하는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(201)는 배선(211)에, L신호 또는 전압 V1을 공급하는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(201)는 배선(211)의 전위를 감소시키는 타이밍을 제어하는 기능을 가진다. 이상과 같이, 트랜지스터(201)는 스위치로서의 기능을 가지는 것이 가능하다. 또, 트랜지스터(201)는 상기한 기능 모두를 가질 필요는 없다. 또, 트랜지스터(201)는 회로(100)의 출력 신호에 의해 제어되는 것이 가능하다.
다음에, 도 14a의 반도체 장치의 동작에 대해서, 도 15a를 참조하여 설명한다. 도 15a에는 본 실시형태의 반도체 장치에 사용하는 것이 가능한 타이밍차트를 도시한다.
또, 도 15a의 타이밍차트는 기간 A와 기간 B를 가진다. 그리고, 도 15a의 타이밍차트에는 기간 A와 기간 B는 교대로 배치된다. 도 15a의 타이밍차트에는 복수의 기간 A와 복수의 기간 B와 교대로 배치되는 것이 가능하다. 또는 도 15a의 타이밍차트는 기간 A 및 기간 B 이외의 기간을 가지는 것이 가능하고, 기간 A와 기간 B의 한쪽의 기간을 생략할 수 있다.
또, 기간 A와 기간 B는 대략 같은 길이이다. 또는 예를 들면 본 실시형태의 반도체 장치에 클록 신호가 입력되면, 기간 A의 길이 및 기간 B의 길이는 그 클록 신호의 반 주기와 대략 같은 길이이다. 또는 예를 들면 본 실시형태의 반도체 장치가 게이트 드라이버에 사용되는 것으로 하면, 기간 A의 길이 및 기간 B의 길이는 1게이트 선택 기간과 대강 동일해진다.
우선, 기간 A에 있어서의 반도체 장치의 동작에 대해서, 도 14b의 모식도를 참조하여 설명한다. 기간 A에서는 신호 IN1은 H레벨이 되고, 신호 IN2는 L레벨이 되고, 신호 IN3은 L레벨이 된다. 따라서, 회로(100)는 도 3a의 동작 4를 행하는 것이 가능하기 때문에, 노드(12)의 전위(신호 OUT)는 H레벨이 된다. 이 결과, 트랜지스터(201)는 온이 되기 때문에, 배선(115)과 배선(211)은 도통 상태가 된다. 그러면, 배선(115)의 전위(예를 들면 전압 V1)는 배선(211)에 공급되기 때문에, 배선(211)의 전위(신호 GOUT)는 L레벨이 된다.
다음에, 기간 B에 있어서의 반도체 장치의 동작에 대해서, 도 14c의 모식도를 참조하여 설명한다. 기간 B에서는 신호 IN1은 L레벨이 되고, 신호 IN2는 H레벨이 되고, 신호 IN3은 L레벨이 된다. 따라서, 회로(100)는 도 3c의 동작 6을 행하는 것이 가능하기 때문에, 노드(12)의 전위(신호 OUT)는 L레벨이 된다. 이 결과, 트랜지스터(201)는 오프가 되기 때문에, 배선(115)과 배선(211)은 비도통 상태가 된다. 따라서, 배선(211)은 부유 상태가 되기 때문에, 배선(211)의 전위는 대강 V1로 유지된다.
이상과 같이, 트랜지스터(201)는 기간 A에서는 온이 되고, 기간 B에서는 오프가 된다. 따라서, 트랜지스터(201)가 온이 되는 시간을 짧게 할 수 있다. 따라서, 트랜지스터의 열화를 억제할 수 있다. 또 기간 A 및 기간 B에 있어서, 트랜지스터(101), 트랜지스터(102), 트랜지스터(103), 트랜지스터(104), 트랜지스터(105) 및 트랜지스터(201)를 계속 온할 수 없고, 온이 되는 시간을 짧게 또는 온이 되는 회수를 적게 할 수 있다.
다음에, 신호 IN1 내지 IN3의 기능, 및 이들의 신호의 특징에 대해서 설명한다.
우선, 신호 IN1은 H레벨과 L레벨을 기간마다 반복한다. 따라서, 신호 IN1은 클록 신호로서의 기능을 가지는 것이 가능하다. 또는 배선(112)은 클록 신호선(클록선, 또는 클록 공급선)으로서의 기능을 가지는 것이 가능하다.
다음에, 신호 IN2는 H레벨과 L레벨을 기간마다 반복한다. 그리고, 신호 IN2는 신호 IN1의 반전 신호, 또는 신호 IN1로부터 위상이 180° 어긋난 신호다. 따라서, 신호 IN2는 반전 클록 신호로서의 기능을 가지는 것이 가능하다. 또는 배선(113)은 클록 신호선으로서의 기능을 가지는 것이 가능하다.
다음에, 신호 IN1, 및 신호 IN2는 클록 신호로서의 기능을 가지는 것으로 한다. 이 경우, 신호 IN1, 및 신호 IN2는 도 15a와 같이 평형인 것이 가능하고, 비평형인 것이 가능하다. 평형이란 1주기 중, H레벨이 되는 기간과 L레벨이 되는 기간이 대략 같은 것을 말한다. 비평형이란 H레벨이 되는 기간과 L레벨이 되는 기간이 다른 것을 말한다. 또, 여기에서는 다르다는 것은 대략 같은 경우의 범위 이외의 것으로 한다.
도 15b에는 도 15a의 타이밍차트에 있어서, 신호 IN1 및 신호 IN2가 비평형인 경우의 타이밍차트를 도시한다.
다음에, 본 실시형태의 반도체 장치에는 n상의 클록 신호를 입력하는 것이 가능하다. 또는 본 실시형태의 반도체 장치에는 n상의 클록 신호 중 몇개인가를 입력하는 것이 가능하다. n상의 클록 신호란 주기가 각각 1/n주기씩 어긋난 n개의 클록 신호다.
도 15c에는 3상의 클록 신호의 하나를 신호 IN1로서 사용하고, 3상의 클록 신호의 다른 하나를 신호 IN2로서 사용하는 경우의 타이밍차트를 도시한다.
이상과 같이, 신호 IN1 내지 IN3으로서는 도 15a의 타이밍차트에 도시하는 파형뿐만 아니라, 그 외에도 여러가지 파형으로 하는 것이 가능하다.
다음에, 트랜지스터(201)의 채널폭의 비율에 대해서 설명한다. 예를 들면, 배선(211)이 게이트 신호선으로서의 기능을 가지는 경우, 배선(211)은 화소부에 연신(延伸)하여 배치되고, 화소와 접속되는 경우가 있다. 즉, 배선(211)에는 큰 부하가 접속된다. 따라서, 트랜지스터(201)의 채널폭은 회로(100)가 가지는 트랜지스터의 채널폭보다도 크다. 이러한 경우, 트랜지스터(201)의 채널폭은 트랜지스터(101)의 채널폭의 10배 이하인 것이 바람직하다. 더욱 바람직하게는 트랜지스터(201)의 채널폭은 트랜지스터(101)의 채널폭의 5배 이하인 것이 바람직하다. 더욱 바람직하게는 트랜지스터(201)의 채널폭은 트랜지스터(101)의 채널폭의 3배 이하인 것이 바람직하다.
이상과 같이, 트랜지스터의 채널폭의 비율을 적절한 값으로 하는 것이 바람직하다. 또, 상기한 트랜지스터의 채널폭의 비율을 고려하면, 트랜지스터(201)의 채널폭은 1000㎛ 이상, 5000㎛ 이하인 것이 바람직하다. 더욱 바람직하게는 트랜지스터(201)의 채널폭은 1500㎛ 이상, 4000㎛ 이하인 것이 바람직하다. 더욱 바람직하게는 트랜지스터(201)의 채널폭, 2000㎛ 이상, 3000㎛ 이하인 것이 바람직하다.
다음에, 도 14a와는 다른 구성의 반도체 장치에 대해서 설명한다.
우선, 도 14a에서 설명하는 구성에 있어서, 회로(100)로서는 도 1a의 구성에 한정되지 않고, 실시형태 1에서 설명하는 여러가지 구성을 사용할 수 있다. 회로(100)로서는 소정의 기능을 충족시킬 수 있으면, 실시형태 1에서 설명하는 구성 이외의 구성을 사용할 수 있다.
도 10a에는 도 14a에서 설명하는 구성에 있어서, 회로(100)로서, 도 7b의 구성을 사용하는 구성을 도시한다.
도 10b에는 도 14a에서 설명하는 구성에 있어서, 회로(100)로서, 도 8d의 구성을 사용하는 구성을 도시한다. 트랜지스터(103)를 통해서 노드(12)에 노이즈가 생기는 것 방지할 수 있다. 따라서, 오동작을 방지할 수 있다.
도 10c에는 도 14a에서 설명하는 구성에 있어서, 회로(100)로서, 도 8c의 구성을 사용하는 경우의 구성을 도시한다. 노드(11)의 전위를 더욱 작게 할 수 있기 때문에, 트랜지스터(201)가 온이 되는 것을 방지할 수 있다.
다음에, 도 10a 내지 도 10c, 도 14a에서 설명하는 구성에 있어서, 트랜지스터(202)를 새롭게 설치하는 것이 가능하다.
도 16a에는 도 14a의 반도체 장치에, 트랜지스터(202)를 새롭게 설치하는 구성을 도시한다. 트랜지스터(202)는 N 채널형이다. 단, 본 실시형태는 이것에 한정되지 않고, 트랜지스터(202)는 P 채널형인 것이 가능하다. 트랜지스터(202)의 제 1 단자는 배선(115)과 접속되고, 트랜지스터(202)의 제 2 단자는 배선(211)과 접속되고, 트랜지스터(202)의 게이트는 배선(113)과 접속된다. 트랜지스터(202)의 게이트는 배선(113)과는 다른 배선과 접속될 수 있다. 또는 트랜지스터(202)의 제 1 단자는 배선(115)과는 다른 배선과 접속될 수 있다.
트랜지스터(202)의 기능에 대해서 설명한다. 트랜지스터(202)는 배선(115)과 배선(211)의 도통 상태를 제어하는 기능을 가진다. 또는 트랜지스터(202)는 배선(115)의 전위를 배선(211)에 공급하는 타이밍을 제어하는 기능을 가진다. 또는 배선(115)에 신호 또는 전압이 입력되면, 트랜지스터(202)는 배선(115)에 입력되는 신호 또는 전압을 배선(211)에 공급하는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(202)는 배선(211)에, L신호 또는 전압 V1을 공급하는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(202)는 배선(211)의 전위를 감소시키는 타이밍을 제어하는 기능을 가진다. 이상과 같이, 트랜지스터(202)는 스위치로서의 기능을 가지는 것이 가능하다. 또, 트랜지스터(202)는 상기한 기능 모두를 가질 필요는 없다. 또, 트랜지스터(202)는 배선(113)의 전위(예를 들면 신호 IN2)에 의해 제어되는 것이 가능하다.
도 16a의 반도체 장치의 동작에 대해서 설명한다. 기간 A에 있어서, 신호 IN2는 L레벨이 되기 때문에, 도 16b에 도시하는 바와 같이, 트랜지스터(202)는 오프가 된다. 기간 B에 있어서, 신호 IN2는 H레벨이 되기 때문에, 도 16c에 도시하는 바와 같이, 트랜지스터(202)는 온이 된다. 따라서, 기간 B에 있어서도, 배선(115)과 배선(211)은 도통 상태가 되기 때문에, 배선(115)의 전위(예를 들면 전압 V1)는 배선(211)에 공급된다. 따라서, 배선(211)의 노이즈를 저감할 수 있다. 예를 들면, 도 16a의 반도체 장치가 표시 장치에 사용되고, 또한 배선(211)이 화소의 선택용 트랜지스터의 게이트와 접속되는 것으로 한다. 이 경우, 배선(211)의 노이즈에 의해, 상기 화소에, 다른 행에 속하는 화소에 대한 비디오 신호가 기록되는 것을 방지할 수 있다. 또는 배선(211)의 노이즈에 의해, 화소가 유지하는 비디오 신호가 변화되는 것을 방지할 수 있다. 따라서, 표시 품위의 향상을 도모할 수 있다.
다음에, 도 10a 내지 도 10c, 도 14a, 및 도 16a에서 설명하는 구성에 있어서, 트랜지스터(203; 제 7 트랜지스터)를 새롭게 설치하는 것이 가능하다.
도 17a에는 도 14a의 반도체 장치에, 트랜지스터(203)를 새롭게 설치하는 구성을 도시한다. 트랜지스터(203)는 N 채널형이다. 단, 본 실시형태는 이것에 한정되지 않고, 트랜지스터(203)는 P 채널형인 것이 가능하다. 트랜지스터(203)의 제 1 단자는 배선(112)과 접속되고, 트랜지스터(203)의 제 2 단자는 배선(211)과 접속된다. 그리고, 트랜지스터(203)의 게이트를 노드(13)로 나타낸다. 또, 트랜지스터(102)의 게이트는 노드(13)와 접속될 수 있다. 따라서, 신호 IN3으로서, 노드(13)의 전위(V13)가 사용되는 것이 가능하다.
트랜지스터(203)의 기능에 대해서 설명한다. 트랜지스터(203)는 배선(112)과 배선(211)의 도통 상태를 제어하는 기능을 가진다. 또는 트랜지스터(203)는 배선(112)의 전위를 배선(211)에 공급하는 타이밍을 제어하는 기능을 가진다. 또는 배선(112)에 신호 또는 전압이 입력되면, 트랜지스터(203)는 배선(112)에 입력되는 신호 또는 전압을 배선(211)에 공급하는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(203)는 배선(211)에, H신호 또는 전압 V2를 공급하는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(203)는 배선(211)에, L신호 또는 전압 V1을 공급하는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(203)는 배선(211)의 전위를 상승시키는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(203)는 배선(211)의 전위를 감소시키는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(203)는 부트스트랩 동작을 행하는 기능을 가진다. 또는 트랜지스터(203)는 노드(13)의 전위를 부트스트랩 동작에 의해 상승시키는 기능을 가진다. 이상과 같이, 트랜지스터(203)는 스위치, 또는 버퍼로서의 기능을 가지는 것이 가능하다. 또, 트랜지스터(203)는 상기한 기능 모두를 가질 필요는 없다. 또, 트랜지스터(203)는 노드(13)의 전위, 배선(112)의 전위(신호 IN1), 및/또는 배선(211)의 전위(신호 GOUT)에 의해 제어되는 것이 가능하다.
도 17a의 반도체 장치의 동작에 대해서, 도 17b를 참조하여 설명한다. 도 17b에는 본 실시형태의 반도체 장치에 사용하는 것이 가능한 타이밍차트를 도시한다.
또, 도 17b의 타이밍차트는 기간 A 내지 기간 E를 가진다. 도 17b의 타이밍차트에는 기간 C와 기간 D와 기간 E는 차례로 배치된다. 그리고, 그 이외의 기간에, 기간 A와 기간 B가 교대로 배치된다. 기간 A 내지 기간 E는 여러가지 순서로 배치되어도 좋다.
기간 A에 있어서의 반도체 장치의 동작에 대해서, 도 18a의 모식도를 참조하여 설명한다. 기간 A에서는 신호 IN1은 H레벨이 되고, 신호 IN2는 L레벨이 되고, 노드(13)의 전위(신호 IN3)는 L레벨이 된다. 따라서, 회로(100)는 도 3a의 동작 4를 행하는 것이 가능하게 되기 때문에, 노드(12)의 전위(신호 OUT)는 H레벨이 된다. 그러면, 트랜지스터(201)는 온이 되기 때문에, 배선(115)과 배선(211)은 도통 상태가 된다. 따라서, 배선(115)의 전위(예를 들면 전압 V1)는 배선(211)에 공급된다. 이때, 노드(13)의 전위는 L레벨이 되기 때문에, 트랜지스터(203)는 오프가 된다. 그러면, 배선(112)과 배선(211)은 비도통 상태가 된다. 이 결과, 배선(211)에는 배선(115)의 전위(예를 들면 전압 V1)가 공급되기 때문에, 신호 GOUT은 L레벨이 된다.
기간 B에 있어서의 반도체 장치의 동작에 대해서, 도 18b의 모식도를 참조하여 설명한다. 기간 B에서는 신호 IN1은 L레벨이 되고, 신호 IN2는 H레벨이 되고, 노드(13)의 전위(신호 IN3)는 L레벨 상태가 된다. 따라서, 회로(100)는 도 3c의 동작 6을 행하는 것이 가능하기 때문에, 노드(12)의 전위(신호 OUT)는 L레벨이 된다. 그러면, 트랜지스터(201)는 오프가 되기 때문에, 배선(115)과 배선(211)은 비도통 상태가 된다. 이때, 노드(13)의 전위는 L레벨이 되기 때문에, 트랜지스터(203)는 오프가 된다. 그러면, 배선(112)과 배선(211)은 비도통 상태가 된다. 이 결과, 배선(211)은 부유 상태가 되기 때문에, 배선(211)의 전위는 대강 V1로 유지된다.
기간 C에 있어서의 반도체 장치의 동작에 대해서, 도 19a의 모식도를 참조하여 설명한다. 기간 C에서는 신호 IN1은 L레벨이 되고, 신호 IN2는 H레벨이 되고, 노드(13)의 전위(신호 IN3)는 H레벨이 된다. 따라서, 회로(100)는 도 3b의 동작 5를 행하는 것이 가능하기 때문에, 노드(12)의 전위(신호 OUT)는 L레벨이 된다. 그러면, 트랜지스터(201)는 오프가 되기 때문에, 배선(115)과 배선(211)은 비도통 상태가 된다. 이때, 노드(13)의 전위는 H레벨이 되기 때문에, 트랜지스터(203)는 온이 된다. 그러면, 배선(112)과 배선(211)은 도통 상태가 되기 때문에, 배선(112)의 전위(L레벨의 신호 IN1)는 배선(211)에 공급된다. 이 결과, 배선(211)에는 배선(112)의 전위(L레벨의 신호 IN1)가 공급되기 때문에, 신호 GOUT은 L레벨이 된다.
기간 D에 있어서의 반도체 장치의 동작에 대해서, 도 19b의 모식도를 참조하여 설명한다. 기간 D에서는 신호 IN1은 H레벨이 되고, 신호 IN2는 L레벨이 되고, 노드(13)의 전위(신호 IN3)는 H레벨이 된다. 따라서, 회로(100)는 도 2c의 동작 3을 행하는 것이 가능하기 때문에, 노드(12)의 전위(신호 OUT)는 L레벨이 된다. 그러면, 트랜지스터(201)는 오프가 되기 때문에, 배선(115)과 배선(211)은 비도통 상태가 된다. 이때, 노드(13)의 전위는 H레벨이 되기 때문에, 트랜지스터(203)는 온이 된다. 그러면, 배선(112)과 배선(211)은 도통 상태가 되기 때문에, 배선(112)의 전위(H레벨의 신호 IN1)는 배선(211)에 공급된다. 이 결과, 배선(211)에는 배선(112)의 전위(H레벨의 신호 IN1)가 공급되기 때문에, 배선(211)의 전위는 상승하기 시작한다. 이때, 노드(13)는 부유 상태인 것으로 한다. 그러면, 트랜지스터(203)의 게이트와 제 2 단자의 사이의 기생 용량에 의해, 노드(13)의 전위는 상승한다. 이 결과, 노드(13)의 전위는 V2+Vth203+Va가 된다. 소위, 부트스트랩 동작이다. 이렇게 해서, 배선(211)의 전위는 V2가 되기 때문에, 신호 GOUT은 H레벨이 된다.
기간 E에 있어서의 반도체 장치의 동작에 대해서, 도 19c의 모식도를 참조하여 설명한다. 기간 E에서는 신호 IN1은 L레벨이 되고, 신호 IN2는 H레벨이 되고, 노드(13)의 전위(신호 IN3)는 L레벨이 된다. 따라서, 회로(100)는 도 3c의 동작 6을 행하는 것이 가능하기 때문에, 노드(12)의 전위(신호 OUT)는 L레벨이 된다. 그러면, 트랜지스터(201)는 오프가 되기 때문에, 배선(115)과 배선(211)은 비도통 상태가 된다. 이때, 노드(13)의 전위는 L레벨이 된다. 그러면, 트랜지스터(203)는 오프가 되기 때문에, 배선(112)과 배선(211)은 비도통 상태가 된다. 단, 신호 IN1이 H레벨에서 L레벨이 되는 타이밍은 노드(13)의 전위가 H레벨에서 L레벨로 감소하는 타이밍보다도 빠른 것이 가능하다. 이 경우, 트랜지스터(203)가 온 일 때, 즉 배선(112)과 배선(211)이 도통 상태일 때에, 신호 IN1은 L레벨이 되는 경우가 있다. 따라서, L레벨의 신호 IN1이 배선(211)에 공급되기 때문에, 신호 GOUT은 L레벨이 된다.
또, 도 10a 내지 도 10c, 도 14a, 도 16a, 및 도 17a에서 설명하는 구성에 있어서, 트랜지스터(203)의 게이트는 노드(12)와 접속될 수 있다. 또는 트랜지스터(201)의 게이트는 노드(13)와 접속될 수 있다(도 47a).
또, 도 10a 내지 도 10c, 도 14a, 도 16a, 도 17a, 및 도 47a에서 설명하는 구성에 있어서, 회로(100)와, 그 밖의 트랜지스터는 각각의 배선과 접속될 수 있다. 예를 들면, 도 47b에 도시하는 바와 같이, 트랜지스터(203)의 제 1 단자는 배선(112)과는 다른 배선(배선(112A))과 접속될 수 있다. 또는 트랜지스터(201)의 제 1 단자는 배선(115)과는 다른 배선(배선(115A))과 접속될 수 있다.
다음에, 도 10a 내지 도 10c, 도 14a, 도 16a, 도 17a, 및 도 47a 및 도 47b에서 설명하는 구성에 있어서, 트랜지스터(204)를 새롭게 설치하는 것이 가능하다.
도 20a에는 도 17a의 반도체 장치에, 트랜지스터(204)를 새롭게 설치하는 구성을 도시한다. 트랜지스터(204)는 N 채널형이다. 단, 본 실시형태는 이것에 한정되지 않고, 트랜지스터(204)는 P 채널형인 것이 가능하다. 트랜지스터(204)의 제 1 단자는 배선(115)과 접속되고, 트랜지스터(204)의 제 2 단자는 노드(13)와 접속되고, 트랜지스터(204)의 게이트는 노드(12)와 접속된다.
트랜지스터(204)의 기능에 대해서 설명한다. 트랜지스터(204)는 배선(115)과 노드(13)의 도통 상태를 제어하는 기능을 가진다. 또는 트랜지스터(204)는 배선(115)의 전위를 노드(13)에 공급하는 타이밍을 제어하는 기능을 가진다. 또는 배선(115)에 신호 또는 전압이 입력되면, 트랜지스터(204)는 배선(115)에 입력되는 신호 또는 전압을 노드(13)에 공급하는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(204)는 노드(13)에, L신호 또는 전압 V1을 공급하는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(204)는 노드(13)의 전위를 감소시키는 타이밍을 제어하는 기능을 가진다. 이상과 같이, 트랜지스터(204)는 스위치로서의 기능을 가지는 것이 가능하다. 또, 트랜지스터(204)는 상기한 기능 모두를 가질 필요는 없다. 또, 트랜지스터(204)는 노드(12)의 전위(예를 들면 신호 OUT)에 의해 제어되는 것이 가능하다.
도 20a의 반도체 장치의 동작에 대해서 설명한다. 기간 A에 있어서, 도 20b에 도시하는 바와 같이, 회로(100)는 H신호를 출력하기 때문에, 트랜지스터(204)는 온이 된다. 그러면, 배선(115)과 노드(13)는 도통 상태가 되기 때문에, 배선(115)의 전위(예를 들면 전압 V1)는 노드(13)에 공급된다. 기간 B 내지 기간 E에 있어서, 회로(100)는 L신호를 출력하기 때문에, 트랜지스터(204)는 오프가 된다. 따라서, 배선(115)과 노드(13)는 비도통 상태가 된다. 또, 도 20c에는 기간 B에 있어서의 도 20a의 반도체 장치의 모식도를 도시한다.
다음에, 도 10a 내지 도 10c, 도 14a, 도 16a, 도 17a, 도 20a, 및 도 47a 및 도 47b에서 설명하는 구성에 있어서, 트랜지스터(205)를 새롭게 설치하는 것이 가능하다.
도 21a에는 도 17a의 반도체 장치에, 트랜지스터(205)를 새롭게 설치하는 구성을 도시한다. 트랜지스터(205)는 N 채널형이다. 단, 본 실시형태는 이것에 한정되지 않고, 트랜지스터(205)는 P 채널형인 것이 가능하다. 트랜지스터(205)의 제 1 단자는 배선(212)과 접속되고, 트랜지스터(205)의 제 2 단자는 노드(13)와 접속되고, 트랜지스터(205)의 게이트는 배선(212)과 접속된다.
배선(212)에 입력되는 신호, 및 배선(212)의 기능에 대해서 설명한다. 배선(212)에는 신호 IN4가 입력된다. 신호 IN4는 스타트 펄스로서의 기능을 가지는 것이 가능하다. 따라서, 배선(212)은 신호선으로서의 기능을 가지는 것이 가능하다. 배선(212)에는 일정한 전압이 공급되는 것이 가능하다. 따라서, 배선(212)은 전원선으로서의 기능을 가지는 것이 가능하다.
또, 복수의 반도체 장치가 접속되는 것으로 하면, 배선(212)은 다른 반도체 장치(예를 들면 앞 단의 반도체 장치)의 배선(211)과 접속된다. 따라서, 배선(212)은 게이트 신호선, 주사선, 선택선, 용량선, 또는 전원선으로서의 기능을 가지는 것이 가능하다. 그리고, 신호 IN4는 게이트 신호, 또는 주사 신호로서의 기능을 가지는 것이 가능하다.
트랜지스터(205)의 기능에 대해서 설명한다. 트랜지스터(205)는 배선(212)과 노드(13)의 도통 상태를 제어하는 기능을 가진다. 또는 트랜지스터(205)는 배선(212)의 전위를 노드(13)에 공급하는 타이밍을 제어하는 기능을 가진다. 또는 배선(212)에 신호 또는 전압이 입력되면, 트랜지스터(205)는 배선(212)에 입력되는 신호 또는 전압을 노드(13)에 공급하는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(205)는 노드(13)에, H신호 또는 전압 V2를 공급하는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(205)는 신호 또는 전압을 노드(13)에 공급하지 않는 기능을 가진다. 또는 트랜지스터(205)는 노드(13)의 전위를 상승시키는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(205)는 노드(13)를 부유 상태로 하는 기능을 가진다. 이상과 같이, 트랜지스터(205)는 스위치, 다이오드, 또는 다이오드 접속의 트랜지스터 등으로서의 기능을 가지는 것이 가능하다. 또, 트랜지스터(205)는 상기한 기능 모두를 가질 필요는 없다. 또, 트랜지스터(205)는 배선(212)의 전위(신호 IN4), 및/또는 노드(13)의 전위에 의해 제어되는 것이 가능하다.
도 21a의 반도체 장치의 동작에 대해서, 도 21b를 참조하여 설명한다. 도 21b에는 본 실시형태의 반도체 장치에 사용하는 것이 가능한 타이밍차트를 도시한다. 기간 C에 있어서, 도 22a에 도시하는 바와 같이, 신호 IN4는 H레벨이 된다. 따라서, 트랜지스터(205)는 온이 되기 때문에, 배선(212)과 노드(13)는 도통 상태가 된다. 그러면, 배선(212)의 전위(예를 들면 H레벨의 신호 IN4)는 노드(13)에 공급된다. 이 결과, 노드(13)의 전위는 상승하기 시작한다. 그 후, 노드(13)의 전위가 트랜지스터(205)의 게이트의 전위(예를 들면 V2)로부터, 트랜지스터(205)의 임계값 전압(Vth205)을 뺀 값(V2-Vth205)이 된 부분에서, 트랜지스터(205)는 오프가 된다. 따라서, 노드(13)는 부유 상태가 되기 때문에, 노드(13)의 전위는 V2-Vth205로 유지된다. 기간 A 내지 B, 및 기간 D 내지 E에 있어서, 신호 IN4는 L레벨이 된다. 따라서, 트랜지스터(205)는 오프가 되기 때문에, 배선(212)과 노드(13)는 비도통 상태가 된다. 또, 도 22b에는 기간 B에 있어서의 도 21a의 반도체 장치의 동작의 모식도를 도시한다.
다음에, 도 10a 내지 도 10c, 도 14a, 도 16a, 도 17a, 도 20a, 도 21a, 및 도 47a 및 도 47b에서 설명하는 구성에 있어서, 트랜지스터(206)를 새롭게 설치하는 것이 가능하다.
도 23a에는 도 21a의 반도체 장치에, 트랜지스터(206)를 설치하는 구성을 도시한다. 트랜지스터(206)는 N 채널형이다. 단, 본 실시형태는 이것에 한정되지 않고, 트랜지스터(206)는 P 채널형인 것이 가능하다. 트랜지스터(206)의 제 1 단자는 배선(212)과 접속되고, 트랜지스터(206)의 제 2 단자는 노드(13)와 접속되고, 트랜지스터(206)의 게이트는 배선(113)과 접속된다.
트랜지스터(206)의 기능에 대해서 설명한다. 트랜지스터(206)는 배선(212)과 노드(13)의 도통 상태를 제어하는 기능을 가진다. 또는 트랜지스터(206)는 배선(212)의 전위를 노드(13)에 공급하는 타이밍을 제어하는 기능을 가진다. 또는 배선(212)에 신호 또는 전압이 입력되면, 트랜지스터(206)는 배선(212)에 입력되는 신호 또는 전압을 노드(13)에 공급하는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(206)는 노드(13)에, L신호 또는 전압 V1을 공급하는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(206)는 노드(13)에, H신호 또는 전압 V2를 공급하는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(206)는 노드(13)의 전위를 감소시키는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(206)는 노드(13)의 전위를 상승시키는 타이밍을 제어하는 기능을 가진다. 이상과 같이, 트랜지스터(206)는 스위치로서의 기능을 가지는 것이 가능하다. 또, 트랜지스터(206)는 상기한 기능 모두를 가질 필요는 없다. 또, 트랜지스터(206)는 배선(113)의 전위(예를 들면 신호 IN2)에 의해 제어되는 것이 가능하다.
도 23a의 반도체 장치의 동작에 대해서 설명한다. 기간 C에 있어서, 도 23b에 도시하는 바와 같이, 신호 IN2는 H레벨이 되기 때문에, 트랜지스터(206)는 온이 된다. 따라서, 배선(212)과 노드(13)는 도통 상태가 되기 때문에, 배선(212)의 전위(예를 들면 H레벨의 신호 IN4)는 노드(13)에 공급된다. 이렇게 해서, 기간 C에 있어서, 노드(13)의 전위의 변화를 급준하게 할 수 있기 때문에, 반도체 장치의 구동 주파수를 높게 할 수 있다.
기간 B, 및 기간 E에 있어서도, 기간 C와 마찬가지로, 신호 IN2는 H레벨이 되기 때문에, 트랜지스터(206)는 온이 된다. 따라서, 배선(212)과 노드(13)는 도통 상태가 되기 때문에, 배선(212)의 전위(예를 들면 L레벨의 신호 IN4)는 노드(13)에 공급된다. 이렇게 해서, 기간 B에 있어서는 노드(13)의 전위를 고정할 수 있기 때문에, 노이즈에 강한 반도체 장치를 얻을 수 있다. 또는 기간 E에 있어서는 노드(13)의 전위를 내릴 수 있기 때문에, 트랜지스터(203)를 오프로 할 수 있다. 또, 도 24a에는 기간 B에 있어서의 도 23a의 반도체 장치의 동작의 모식도를 도시한다.
기간 A에 있어서, 도 24b에 도시하는 바와 같이, 신호 IN2는 L레벨이 되기 때문에, 트랜지스터(206)는 오프가 된다. 따라서, 배선(212)과 노드(13)는 비도통 상태가 된다. 이렇게 해서, 트랜지스터(206)는 오프가 되기 때문에, 트랜지스터(206)의 열화를 억제할 수 있다.
다음에, 도 10a 내지 도 10c, 도 14a, 도 16a, 도 17a, 도 20a, 도 21a, 도 23a, 및 도 47a 및 도 47b에서 설명하는 구성에 있어서, 트랜지스터(207)를 새롭게 설치하는 것이 가능하다.
도 25a에는 도 17a의 반도체 장치에, 트랜지스터(207)를 새롭게 설치하는 구성을 도시한다. 트랜지스터(207)는 N 채널형이다. 단, 본 실시형태는 이것에 한정되지 않고, 트랜지스터(207)는 P 채널형인 것이 가능하다. 트랜지스터(207)의 제 1 단자는 배선(115)과 접속되고, 트랜지스터(207)의 제 2 단자는 노드(13)와 접속되고, 트랜지스터(207)의 게이트는 배선(213)과 접속된다.
배선(213)에 입력되는 신호, 및 배선(213)의 기능에 대해서 설명한다. 배선(213)에는 신호 IN5가 입력된다. 신호 IN5는 리셋 신호로서의 기능을 가지는 것이 가능하다. 따라서, 배선(213)은 신호선으로서의 기능을 가지는 것이 가능하다. 배선(213)에는 일정한 전압이 공급되는 것이 가능하다. 따라서, 배선(213)은 전원선으로서의 기능을 가지는 것이 가능하다.
또, 복수의 반도체 장치가 접속되는 것으로 하면, 배선(213)은 다른 반도체 장치(예를 들면 다음 단의 반도체 장치)의 배선(211)과 접속된다. 따라서, 배선(213)은 게이트 신호선, 주사선, 선택선, 용량선, 또는 전원선으로서의 기능을 가지는 것이 가능하다. 그리고, 신호 IN5는 게이트 신호, 또는 주사 신호로서의 기능을 가지는 것이 가능하다.
트랜지스터(207)의 기능에 대해서 설명한다. 트랜지스터(207)는 배선(115)과 노드(13)의 도통 상태를 제어하는 기능을 가진다. 또는 트랜지스터(207)는 배선(115)의 전위를 노드(13)에 공급하는 타이밍을 제어하는 기능을 가진다. 또는 배선(115)에 신호 또는 전압이 입력되면, 트랜지스터(207)는 배선(115)에 입력되는 신호 또는 전압을 노드(13)에 공급하는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(207)는 노드(13)에, L신호 또는 전압 V1을 공급하는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(207)는 노드(13)의 전위를 감소시키는 타이밍을 제어하는 기능을 가진다. 이상과 같이, 트랜지스터(207)는 스위치로서의 기능을 가지는 것이 가능하다. 또, 트랜지스터(207)는 상기한 기능 모두를 가질 필요없다. 또, 트랜지스터(207)는 배선(213)의 전위(예를 들면 신호 IN5)에 의해 제어되는 것이 가능하다.
도 25a의 반도체 장치의 동작에 대해서, 도 25b를 참조하여 설명한다. 도 25b에는 본 실시형태의 반도체 장치에 사용하는 것이 가능한 타이밍차트를 도시한다. 기간 E에 있어서, 도 26a에 도시하는 바와 같이, 신호 IN5는 H레벨이 된다. 따라서, 트랜지스터(207)는 온이 되기 때문에, 배선(115)과 노드(13)는 도통 상태가 된다. 그러면, 배선(115)의 전위(예를 들면 전압 V1)는 노드(13)에 공급된다. 이 결과, 노드(13)의 전위는 감소한다. 기간 A 내지 D에 있어서, 신호 IN5는 L레벨이 된다. 따라서, 트랜지스터(207)는 오프가 되기 때문에, 배선(115)과 노드(13)는 비도통 상태가 된다. 또, 도 26b에는 기간 B에 있어서의 도 25a의 반도체 장치의 동작의 모식도를 도시한다.
다음에, 도 10a 내지 도 10c, 도 14a, 도 16a, 도 17a, 도 20a, 도 21a, 도 23a, 도 25a, 및 도 47a 및 도 47b에서 설명하는 구성에 있어서, 트랜지스터(102)의 게이트는 노드(13)와는 다른 배선(예를 들면 배선(211) 등)과 접속될 수 있다.
도 27b에는 도 27a의 반도체 장치에 있어서, 트랜지스터(102)의 게이트는 배선(211)과 접속되는 구성을 도시한다. 트랜지스터(102)의 게이트에 큰 전압이 인가됨으로써, 트랜지스터(102)가 절연 파괴되는 것, 또는 열화되는 것을 방지할 수 있다.
또, 도 27a의 반도체 장치란 도 14a의 반도체 장치에 트랜지스터(201 내지 207)를 새롭게 추가하는 구성이다.
다음에, 도 10a 내지 도 10c, 도 14a, 도 16a, 도 17a, 도 20a, 도 21a, 도 23a, 도 25a, 도 27a 및 도 27b, 및 도 47a 및 47b에서 설명하는 구성에 있어서, 트랜지스터(204)의 제 1 단자는 배선(115)과는 다른 배선(예를 들면, 배선(113), 배선(212), 배선(213), 노드(12), 또는 노드(13) 등)과 접속될 수 있다. 또는 트랜지스터(204)의 게이트는 노드(12)와는 다른 배선(예를 들면, 배선(112) 등)과 접속될 수 있다.
도 27c에는 도 27a의 반도체 장치에 있어서, 트랜지스터(204)의 제 1 단자는 배선(211)과 접속되고, 트랜지스터(204)의 게이트는 배선(112)과 접속되는 구성을 도시한다. 이렇게 해서, 기간 D에 있어서, 노드(13)의 전위를 저감할 수 있다. 따라서, 노드(13)와 접속되는 트랜지스터(예를 들면 트랜지스터(102), 트랜지스터(203), 트랜지스터(205), 또는 트랜지스터(206) 등)의 절연 파괴를 방지할 수 있고, 또는 이들의 트랜지스터의 열화를 억제할 수 있다.
다음에, 도 10a 내지 도 10c, 도 14a, 도 16a, 도 17a, 도 20a, 도 21a, 도 23a, 도 25a, 도 27a 및 도 27c, 및 도 47a 및 도 47b에서 설명하는 구성에 있어서, 트랜지스터(205)의 제 1 단자는 배선(212)과는 다른 배선(예를 들면, 배선(113), 배선(116) 등)과 접속될 수 있다. 또는 트랜지스터(205)의 게이트는 배선(212)과는 다른 배선(예를 들면, 배선(113), 배선(116) 등)과 접속될 수 있다.
도 28a에는 도 27a의 반도체 장치에 있어서, 트랜지스터(205)의 제 1 단자가 배선(116)과 접속되는 구성을 도시한다.
다음에, 도 10a 내지 도 10c, 도 14a, 도 16a, 도 17a, 도 20a, 도 21a, 도 23a, 도 25a, 도 27a 및 도 27c, 도 28a, 및 도 47a 및 도 47b에서 설명하는 구성에 있어서, 트랜지스터(207)의 제 2 단자는 노드(13)와는 다른 배선(예를 들면, 배선(211), 노드(11), 또는 노드(12) 등)과 접속될 수 있다. 또는 트랜지스터(207)의 제 1 단자는 배선(115)과는 다른 배선(예를 들면, 배선(112), 배선(116), 노드(11), 또는 노드(12) 등)과 접속될 수 있다.
도 28b에는 도 27a의 반도체 장치에 있어서, 트랜지스터(207)의 제 2 단자는 배선(211)과 접속되는 구성을 도시한다. 기간 E에 있어서, 배선(115)의 전위(예를 들면 전압 V1)는 배선(211)에, 트랜지스터(207)를 통해서 공급되는 것이 가능하게 된다. 따라서, 신호 GOUT의 하강 시간을 짧게 할 수 있다.
다음에, 도 10a 내지 도 10c, 도 14a, 도 16a, 도 17a, 도 20a, 도 21a, 도 23a, 도 25a, 도 27a 내지 도 27c, 도 28a 및 도 28b, 및 도 47a 및 도 47b에서 설명하는 구성에 있어서, 트랜지스터(201)의 제 1 단자는 배선(115)과는 다른 배선(예를 들면, 배선(113), 배선(212), 배선(213), 노드(12), 또는 노드(13) 등)과 접속될 수 있다. 또는 트랜지스터(202)의 제 1 단자는 배선(115)과는 다른 배선(예를 들면 배선(112), 또는 노드(12) 등)과 접속될 수 있다. 또는 트랜지스터(204)의 제 1 단자는 배선(115)과는 다른 배선(예를 들면, 배선(113), 배선(212), 배선(213), 노드(12), 또는 노드(13) 등)과 접속될 수 있다. 또는 트랜지스터(207)의 제 1 단자는 배선(115)과는 다른 배선(예를 들면, 배선(112), 배선(116), 배선(212), 노드(12) 등)과 접속될 수 있다. 각 트랜지스터의 각 단자는 도면에서 설명하는 접속 관계 이외에도 여러가지 배선과 접속될 수 있다.
도 28c에는 도 27a의 반도체 장치에 있어서, 트랜지스터(201)의 제 1 단자는 배선(113)과 접속되고, 트랜지스터(202)의 제 1 단자는 배선(113)과 접속되고, 트랜지스터(204)의 제 1 단자는 배선(113)과 접속되고, 트랜지스터(207)의 제 1 단자는 배선(112)과 접속되는 구성을 도시한다. 트랜지스터(201), 트랜지스터(202), 트랜지스터(204), 및 트랜지스터(207)의 제 1 단자에, H신호를 입력하는 것이 가능하게 되기 때문에, 이들의 트랜지스터의 열화를 억제할 수 있다.
다음에, 도 10a 내지 도 10c, 도 14a, 도 16a, 도 17a, 도 20a, 도 21a, 도 23a, 도 25a, 도 27a 내지 도 27c, 도 28a 내지 도 28c, 및 도 47a 및 도 47b에서 설명하는 구성에 있어서, 트랜지스터를 다이오드로 바꾸는 것이 가능하다. 예를 들면, 트랜지스터를 다이오드 접속으로 하는 것이 가능하다.
도 29a에는 도 27a의 반도체 장치에 있어서, 트랜지스터가 다이오드로 바뀌는 구성을 도시한다. 트랜지스터(201)는 한쪽의 전극(예를 들면 입력 단자)이 배선(211)과 접속되고, 다른 쪽의 전극(예를 들면 출력 단자)이 노드(12)와 접속되는 다이오드(201d)로 바뀌는 것이 가능하다. 또는 트랜지스터(202)는 한쪽의 전극(예를 들면 입력 단자)이 배선(211)과 접속되고, 다른 쪽의 전극(예를 들면 출력 단자)이 배선(113)과 접속되는 다이오드(202d)로 바뀌는 것이 가능하다. 또는 트랜지스터(203)는 한쪽의 전극(예를 들면 입력 단자)이 노드(13)와 접속되고, 다른쪽의 전극(예를 들면 출력 단자)이 배선(211)과 접속되는 다이오드(203d)로 바뀌는 것이 가능하다. 또는 트랜지스터(204)는 한쪽의 전극(예를 들면 입력 단자)이 노드(13)와 접속되고, 다른쪽의 전극(예를 들면 출력 단자)이 노드(12)와 접속되는 다이오드(204d)로 바뀌는 것이 가능하다. 또는 트랜지스터(205)는 한쪽의 전극(예를 들면 입력 단자)이 배선(212)과 접속되고, 다른쪽의 전극(예를 들면 출력 단자)이 노드(13)와 접속되는 다이오드(205d)로 바뀌는 것이 가능하다. 또는 트랜지스터(207)는 한쪽의 전극(예를 들면 입력 단자)이 노드(13)와 접속되고, 다른쪽의 전극(예를 들면 출력 단자)이 배선(213)과 접속되는 다이오드(207d)로 바뀌는 것이 가능하다. 이렇게 해서, 신호 또는 전원의 수를 줄일 수 있다. 즉, 배선의 수를 줄일 수 있다. 따라서, 본 실시형태의 반도체 장치가 형성되는 기판과, 그 기판에 신호를 공급하기 위한 기판의 접속수를 줄일 수 있기 때문에, 신뢰성의 향상, 제조 수율의 향상, 또는 제조 코스트의 삭감 등을 도모할 수 있다. 본 실시형태의 복수의 트랜지스터의 일부의 트랜지스터가 다이오드로 바뀌는 것이 가능하다.
도 29b에는 도 27a의 반도체 장치에 있어서, 트랜지스터가 다이오드 접속되는 구성을 도시한다. 예를 들면, 트랜지스터(201)의 제 1 단자는 노드(12)와 접속되고, 트랜지스터(201)의 게이트는 배선(211)과 접속된다. 또는 예를 들면, 트랜지스터(202)의 제 1 단자는 배선(113)과 접속되고, 트랜지스터(202)의 게이트는 배선(211)과 접속된다. 또는 예를 들면, 트랜지스터(203)의 제 1 단자는 노드(13)와 접속되고, 트랜지스터(203)의 게이트는 노드(13)와 접속된다. 또는 예를 들면, 트랜지스터(204)의 제 1 단자는 노드(12)와 접속되고, 트랜지스터(204)의 게이트는 노드(13)와 접속된다. 또는 예를 들면, 트랜지스터(207)의 제 1 단자는 배선(213)과 접속되고, 트랜지스터(207)의 게이트는 노드(13)와 접속된다. 이렇게 해서, 신호 또는 전원의 수를 줄일 수 있다. 즉, 배선의 수를 줄일 수 있다. 따라서, 본 실시형태의 반도체 장치가 형성되는 기판과, 그 기판에 신호를 공급하기 위한 기판의 접속수를 줄일 수 있기 때문에, 신뢰성의 향상, 제조 수율의 향상, 또는 제조 코스트의 삭감 등을 도모할 수 있다. 본 실시형태의 복수의 트랜지스터의 일부의 트랜지스터가 다이오드 접속될 수 있다.
도 29c에는 도 27a의 반도체 장치에 있어서, P 채널형의 트랜지스터가 다이오드 접속되는 구성을 도시한다. 트랜지스터(201p), 트랜지스터(202p), 트랜지스터(203p), 트랜지스터(204p), 트랜지스터(205p), 트랜지스터(207p)는 각각, 트랜지스터(201), 트랜지스터(202), 트랜지스터(203), 트랜지스터(204), 트랜지스터(205), 트랜지스터(207)와 같은 기능을 가지고, P 채널형이다. 도 29c의 반도체 장치는 도 29b의 반도체 장치와 같은 접속 관계다. 단, 트랜지스터를 다이오드 접속으로 하기 위해서, 도 29b의 반도체 장치와 비교하여, 트랜지스터(201p)의 게이트가 노드(12)와 접속되고, 트랜지스터(202p)의 게이트가 배선(113)과 접속되고, 트랜지스터(203p)의 게이트가 배선(211)과 접속되고, 트랜지스터(204p)의 게이트가 노드(12)와 접속되고, 트랜지스터(205p)의 게이트가 노드(13)와 접속되고, 트랜지스터(207p)의 게이트가 배선(213)과 접속되는 부분이 다르다. 이렇게 해서, 신호 또는 전원의 수를 줄일 수 있다. 즉, 배선의 수를 줄일 수 있다. 따라서, 본 실시형태의 반도체 장치가 형성되는 기판과, 그 기판에 신호를 공급하기 위한 기판의 접속수를 줄일 수 있기 때문에, 신뢰성의 향상, 제조 수율의 향상, 또는 제조 코스트의 삭감 등을 도모할 수 있다. 본 실시형태의 복수의 트랜지스터의 일부의 트랜지스터가 다이오드 접속될 수 있다.
다음에, 도 10a 내지 도 10c, 도 14a, 도 16a, 도 17a, 도 20a, 도 21a, 도 23a, 도 25a, 도 27a 내지 도 27c, 도 28a 내지 도 28c, 도 29a 내지 도 29c, 및 도 47a 및 도 47b에서 설명하는 구성에 있어서, 트랜지스터의 각 단자 또는 각 전극은 각각의 배선과 접속될 수 있다. 예를 들면, 트랜지스터(101)의 제 1 단자와, 트랜지스터(104)의 제 1 단자와, 트랜지스터(203)의 제 1 단자는 각각의 배선과 접속될 수 있다. 또는 예를 들면, 트랜지스터(103)의 게이트와, 트랜지스터(105)의 게이트와, 트랜지스터(202)의 게이트는 각각의 배선과 접속될 수 있다. 또는 예를 들면, 트랜지스터(102)의 제 1 단자와, 트랜지스터(105)의 제 1 단자와, 트랜지스터(201)의 제 1 단자와, 트랜지스터(202)의 제 1 단자와, 트랜지스터(204)의 제 1 단자와, 트랜지스터(207)의 제 1 단자는 각각의 배선과 접속될 수 있다. 또는 예를 들면, 트랜지스터(205)의 제 1 단자와, 트랜지스터(206)의 제 1 단자는 각각의 배선과 접속될 수 있다. 이것을 실현하기 위해서, 배선을 복수의 배선으로 분할하는 것이 가능하다.
도 30a에는 도 27a의 반도체 장치에 있어서, 배선(112)은 배선(112A 내지 112C)이라는 복수의 배선으로 분할되고, 배선(113)은 배선(113A 내지 113D)이라는 복수의 배선으로 분할되고, 배선(115)은 배선(115A 내지 115G)이라는 복수의 배선으로 분할되고, 배선(212)은 배선(212A 내지 212B)이라는 복수의 배선으로 분할되는 구성을 도시한다. 그리고, 트랜지스터(201)의 제 1 단자는 배선(115D)과 접속된다. 또는 트랜지스터(202)의 제 1 단자는 배선(115E)과 접속되고, 트랜지스터(202)의 게이트는 배선(113C)과 접속된다. 또는 트랜지스터(203)의 제 1 단자는 배선(112C)과 접속된다. 또는 트랜지스터(204)의 제 1 단자는 배선(115F)과 접속된다. 또는 트랜지스터(205)의 제 1 단자 및 게이트는 배선(212A)과 접속된다. 또는 트랜지스터(206)의 제 1 단자는 배선(212B)과 접속된다. 또는 트랜지스터(206)의 게이트는 배선(113D)과 접속된다. 또는 트랜지스터(207)의 제 1 단자는 배선(115G)과 접속된다.
또, 배선(112A 내지 112C)은 배선(112)과 같은 기능을 가지는 것이 가능하다. 또는 배선(113A 내지 113D)은 배선(113)과 같은 기능을 가지는 것이 가능하다. 또는 배선(115A 내지 115G)은 배선(115)과 같은 기능을 가지는 것이 가능하다. 또는 배선(212A 내지 212B)은 배선(212)과 같은 기능을 가지는 것이 가능하다. 따라서, 배선(112A 내지 112C)에는 신호 IN1이 입력되는 것이 가능하다. 또는 배선(113A 내지 113D)에는 신호 IN2가 입력되는 것이 가능하다. 또는 배선(115A 내지 115G)에는 전압 V1이 공급되는 것이 가능하다. 또는 배선(212A 내지 212B)에는 신호 IN4가 입력되는 것이 가능하다. 배선(112A 내지 112C)에는 각각의 전압 또는 각각의 신호가 공급되는 것이 가능하다. 또는 배선(113A 내지 113D)에는 각각의 전압 또는 각각의 신호가 공급되는 것이 가능하다. 또는 배선(115A 내지 115G)에는 각각의 전압 또는 각각의 신호가 공급되는 것이 가능하다. 또는 배선(212A 내지 212B)에는 각각의 전압 또는 각각의 신호가 공급되는 것이 가능하다.
다음에, 도 10a 내지 도 10c, 도 14a, 도 16a, 도 17a, 도 20a, 도 21a, 도 23a, 도 25a, 도 27a 내지 도 27c, 도 28a 내지 도 28c, 도 29a 내지 도 29c, 도 30a, 및 도 47a 및 도 47b에서 설명하는 구성에 있어서, 일부의 트랜지스터는 생략되는 것이 가능하다. 예를 들면, 트랜지스터(201)와 트랜지스터(204)의 한쪽이 생략되는 것이 가능하다. 또는 예를 들면, 반도체 장치가 트랜지스터(206)를 가지는 것으로 한다. 이 경우, 트랜지스터(205)와 트랜지스터(207)의 한쪽 또는 양쪽을 생략할 수 있다. 그 외에도 필요에 따라서, 트랜지스터의 일부를 생략할 수 있다.
도 30b에는 도 27a의 반도체 장치에 있어서, 트랜지스터(201), 및 트랜지스터(205)를 생략하는 구성을 도시한다. 트랜지스터의 수가 감소하기 때문에, 레이아웃 면적을 작게 할 수 있다. 또는 소비 전력을 작게 할 수 있다.
다음에, 도 10a 내지 도 10c, 도 14a, 도 16a, 도 17a, 도 20a, 도 21a, 도 23a, 도 25a, 도 27a 내지 도 27c, 도 28a 내지 도 28c, 도 29a 내지 도 29c, 도 30a 및 도 30b, 및 도 47a 및 도 47b에서 설명하는 구성에 있어서, 노드(13)와 배선(211)의 사이에 접속되는 용량 소자(220)를 새롭게 설치하는 것이 가능하다.
도 30c에는 도 17a의 반도체 장치에, 노드(13)와 배선(211)의 사이에 접속되는 용량 소자(220)를 새롭게 설치하는 구성을 도시한다. 이렇게 함으로써, 부트스트랩 동작시에, 노드(13)의 전위가 상승하기 쉬워진다. 따라서, 트랜지스터(203)의 Vgs를 크게 할 수 있다. 이 결과, 트랜지스터(203)의 채널폭을 작게 할 수 있다. 또는 신호 GOUT의 하강 시간 또는 상승 시간을 짧게 할 수 있다. 예를 들면, 용량 소자로서 M0S 용량을 사용할 수 있다.
다음에, 도 10a 내지 도 10c, 도 14a, 도 16a, 도 17a, 도 20a, 도 21a, 도 23a, 도 25a, 도 27a 내지 도 27c, 도 28a 내지 도 28c, 도 29a 내지 도 29c, 도 30a 내지 도 30c, 및 도 47a 및 도 47b에서 설명하는 구성에 있어서, 신호 GOUT과는 다른 신호를 생성하는 것이 가능하다. 예를 들면, 본 실시형태의 반도체 장치는 신호 GOUT과는 달리, 신호 SOUT을 생성하는 것으로 한다. 그리고, 예를 들면, 복수의 반도체 장치가 접속되는 것으로 한다. 이 경우, 신호 SOUT은 배선(211)에 출력되지 않고, 다른 단계의 반도체 장치에 스타트 펄스로서 입력되는 것이 가능하다. 따라서, 신호 SOUT의 지연 또는 일그러짐은 신호 GOUT과 비교하여 작아진다. 따라서, 지연 또는 일그러짐이 작은 신호를 사용하여, 반도체 장치를 구동할 수 있기 때문에, 반도체 장치의 출력 신호의 지연을 저감할 수 있다. 이것을 실현하기 위해서, 도 14a, 도 16a, 도 17a, 도 20a, 도 21a, 도 23a, 도 25a, 도 27a 내지 도 27c, 도 28a 내지 도 28c, 도 29a 내지 도 29c, 도 30a 내지 도 30c, 및 도 47a 및 도 47b에서 설명하는 구성에 있어서, 트랜지스터(208)를 새롭게 설치하는 것이 가능하다.
도 31a에는 도 17a의 반도체 장치에, 트랜지스터(208)를 새롭게 설치하는 구성을 도시한다. 트랜지스터(208)는 트랜지스터(203)와 같은 기능을 가지는 것이 가능하고, 같은 극성이다. 트랜지스터(208)의 제 1 단자는 배선(112)과 접속되고, 트랜지스터(208)의 제 2 단자는 배선(214)과 접속되고, 트랜지스터(208)의 게이트는 노드(13)와 접속된다. 배선(214)은 배선(211)과 같은 기능을 가지는 것이 가능하다. 그리고, 예를 들면, 복수의 반도체 장치가 접속되는 것으로 하면, 배선(211)은 다른 반도체 장치(예를 들면 다음 단계의 반도체 장치)의 배선(212)과 접속될 수 있다. 예를 들면, 도 31b에 도시하는 바와 같이, 트랜지스터(209)를 새롭게 설치하는 것이 가능하다. 트랜지스터(209)는 트랜지스터(203)와 같은 기능을 가지는 것이 가능하고, 같은 극성인 것이 가능하다. 트랜지스터(209)의 제 1 단자는 배선(115)과 접속되고, 트랜지스터(209)의 제 2 단자는 배선(214)과 접속되고, 트랜지스터(209)의 게이트는 노드(12)와 접속된다. 또, 도 31c에는 신호 GOUT과는 달리, 신호 SOUT을 생성하는 경우의 타이밍차트를 도시한다.
이상과 같이, 본 실시형태는 도 14a에서 설명하는 구성에 한정되지 않고, 그 외에도 여러가지 구성을 사용할 수 있다.
다음에, 도 10a 내지 도 10c, 도 14a, 도 16a, 도 17a, 도 20a, 도 21a, 도 23a, 도 25a, 도 27a 내지 도 27c, 도 28a 내지 도 28c, 도 29a 내지 도 29c, 도 30a 내지 도 30c, 도 31a 및 도 31b, 및 도 47a 및 도 47b에서 설명하는 구성에 있어서, 트랜지스터로서, P 채널형 트랜지스터를 사용할 수 있다. 반도체 장치가 가지는 복수의 트랜지스터의 일부만이 P 채널형인 것이 가능하다. 즉, 본 실시형태의 반도체 장치는 CM0S 회로인 것이 가능하다.
도 32a에는 도 27a의 반도체 장치에 있어서, 트랜지스터로서, P 채널형 트랜지스터가 사용되는 구성을 도시한다. 트랜지스터(201p 내지 207p)는 트랜지스터(201 내지 207)와 같은 기능을 가지고, P 채널형이다. 이러한 경우, 배선(115)에는 전압 V2가 공급된다. 또, 도 32b의 타이밍차트에 도시하는 바와 같이, 신호 IN1, 신호 IN2, 신호 IN4, 신호 IN5, 노드(11)의 전위, 노드(12)의 전위, 노드(13)의 전위, 및 신호 GOUT은 반전하는 것이 가능한 것을 부기한다.
다음에, 트랜지스터(201 내지 209)의 채널폭의 비율, 및 트랜지스터의 사이즈에 대해서 설명한다.
우선, 트랜지스터(201)는 배선(211)에 전위를 공급한다. 그리고, 배선(211)의 부하는 노드(12)의 부하보다도 크다. 따라서, 트랜지스터(201)의 채널폭은 회로(100)가 가지는 트랜지스터의 채널폭보다도 크다. 이러한 경우, 트랜지스터(201)의 채널폭은 트랜지스터(101)의 채널폭의 10배 이하인 것이 바람직하다. 더욱 바람직하게는 5배 이하인 것이 바람직하다. 더욱 바람직하게는 3배 이하인 것이 바람직하다.
다음에, 트랜지스터(202)의 게이트의 전위는 트랜지스터(201)의 게이트의 전위보다도 급준하게 변화된다. 따라서, 트랜지스터(202)의 채널폭은 트랜지스터(201)의 채널폭보다도 작은 것이 바람직하다. 이러한 경우, 트랜지스터(201)의 채널폭은 트랜지스터(202)의 채널폭의 10배 이하인 것이 바람직하다. 더욱 바람직하게는 7배 이하인 것이 바람직하다. 더욱 바람직하게는 5배 이하인 것이 바람직하다.
다음에, 트랜지스터(203)는 배선(211)에 전위를 공급함으로써, 배선(211)의 전위를 변화시킨다. 그리고, 배선(211)에는 큰 부하(예를 들면 게이트 신호선, 화소, 트랜지스터, 또는 용량 소자 등)가 접속된다. 따라서, 트랜지스터(203)의 채널폭은 본 실시형태의 반도체 장치가 가지는 트랜지스터 중에서, 가장 크다. 예를 들면, 트랜지스터(203)의 채널폭은 트랜지스터(201)의 10배 이하인 것이 바람직하다. 더욱 바람직하게는 5배 이하인 것이 바람직하다. 더욱 바람직하게는 2배 이하인 것이 바람직하다.
다음에, 트랜지스터(204)는 노드(13)에 전위를 공급한다. 그리고, 노드(13)의 부하는 노드(12)의 부하보다도 크다. 따라서, 트랜지스터(204)의 채널폭은 트랜지스터(201)의 채널폭보다도 작다. 이러한 경우, 트랜지스터(201)의 채널폭은 트랜지스터(204)의 채널폭의 5배 이하인 것이 바람직하다. 더욱 바람직하게는 3배 이하인 것이 바람직하다. 더욱 바람직하게는 2배 이하인 것이 바람직하다.
다음에, 트랜지스터(205)의 채널폭을 크게 함으로써, 기간 A에 있어서, 노드(13)의 전위의 변화를 급준하게 할 수 있기 때문에, 반도체 장치의 구동 주파수를 높게 할 수 있다. 따라서, 트랜지스터(205)의 채널폭은 트랜지스터(201), 또는 회로(100)가 가지는 트랜지스터의 채널폭보다도 크다. 또는 트랜지스터(205)의 채널폭은 트랜지스터(203)의 채널폭보다도 작다. 이러한 경우, 트랜지스터(203)의 채널폭은 트랜지스터(205)의 채널폭의 10배 이하인 것이 바람직하다. 더욱 바람직하게는 5배 이하인 것이 바람직하다. 더욱 바람직하게는 2배 이하인 것이 바람직하다.
다음에, 트랜지스터(206)는 노드(13)에 전위를 공급함으로써, 노드(13)의 전위를 유지한다. 따라서, 트랜지스터(206)의 채널폭은 트랜지스터(205)의 채널폭보다도 작다. 이러한 경우, 트랜지스터(205)의 채널폭은 트랜지스터(206)의 채널폭의 3배 이하인 것이 바람직하다. 더욱 바람직하게는 2배 이하인 것이 바람직하다. 더욱 바람직하게는 1.8배 이하인 것이 바람직하다.
다음에, 트랜지스터(207)는 노드(13)에 전위를 공급함으로써, 노드(13)의 전위를 감소시킨다. 단, 노드(13)의 전위의 감소를 지연시킴으로써, 기간 E에 있어서, 트랜지스터(203)가 온이 되는 것이 가능하다. 이렇게 해서, 기간 E에 있어서, 트랜지스터(203)는 배선(211)에 전위를 공급하는 것이 가능하기 때문에, 배선(211)의 전위를 빨리 내릴 수 있다. 따라서, 트랜지스터(207)의 채널폭은 트랜지스터(205)의 채널폭보다도 작은 것이 바람직하다. 이러한 경우, 트랜지스터(205)의 채널폭은 트랜지스터(207)의 채널폭의 10배 이하인 것이 바람직하다. 더욱 바람직하게는 7배 이하인 것이 바람직하다. 더욱 바람직하게는 5배 이하인 것이 바람직하다.
다음에, 트랜지스터(208)는 배선(214)에 전위를 공급한다. 그리고, 배선(214)의 부하는 배선(211)의 부하보다도 작다. 따라서, 트랜지스터(208)의 채널폭은 트랜지스터(203)의 채널폭보다도 작다. 이러한 경우, 트랜지스터(203)의 채널폭은 트랜지스터(208)의 10배 이하인 것이 바람직하다. 더욱 바람직하게는 7배 이하인 것이 바람직하다. 더욱 바람직하게는 4배 이하인 것이 바람직하다.
다음에, 트랜지스터(209)는 배선(214)에 전위를 공급한다. 그리고, 배선(214)의 부하는 배선(211)의 부하보다도 작다. 따라서, 트랜지스터(209)의 채널폭은 트랜지스터(203)의 채널폭보다도 작다. 이러한 경우, 트랜지스터(203)의 채널폭은 트랜지스터(209)의 채널폭의 7배 이하인 것이 바람직하다. 더욱 바람직하게는 4배 이하인 것이 바람직하다. 더욱 바람직하게는 2.5배 이하인 것이 바람직하다.
또, 상기한 트랜지스터의 채널폭의 비율을 고려하면, 트랜지스터(201)의 채널폭은 1000㎛ 이상 5000㎛ 이하인 것이 바람직하다. 더욱 바람직하게는 트랜지스터(201)의 채널폭은 1500㎛ 이상 4000㎛ 이하인 것이 바람직하다. 더욱 바람직하게는 트랜지스터(201)의 채널폭, 2000㎛ 이상 3000㎛ 이하인 것이 바람직하다. 또는 트랜지스터(202)의 채널폭은 200㎛ 이상 3000㎛ 이하인 것이 바람직하다. 더욱 바람직하게는 300㎛ 이상 2000㎛ 이하인 것이 바람직하다. 더욱 바람직하게는 400㎛ 이상 1000㎛ 이하인 것이 바람직하다. 또는 트랜지스터(203)의 채널폭은 2000㎛ 이상 30000㎛ 이하인 것이 바람직하다. 더욱 바람직하게는 3000㎛ 이상 15000㎛ 이하인 것이 바람직하다. 더욱 바람직하게는 4000㎛ 이상 10000㎛ 이하인 것이 바람직하다. 또는 트랜지스터(204)의 채널폭은 200㎛ 이상 2500㎛ 이하인 것이 바람직하다. 더욱 바람직하게는 400㎛ 이상 2000㎛ 이하인 것이 바람직하다. 더욱 바람직하게는 700㎛ 이상 1500㎛ 이하인 것이 바람직하다. 또는 트랜지스터(205)의 채널폭은 500㎛ 이상 3000㎛ 이하인 것이 바람직하다. 더욱 바람직하게는 1000㎛ 이상 2500㎛ 이하인 것이 바람직하다. 더욱 바람직하게는 1500㎛ 이상 2000㎛ 이하인 것이 바람직하다. 또는 트랜지스터(206)의 채널폭은 300㎛ 이상 2000㎛ 이하인 것이 바람직하다. 더욱 바람직하게는 500㎛ 이상 1500㎛ 이하인 것이 바람직하다. 더욱 바람직하게는 800㎛ 이상 1300㎛ 이하인 것이 바람직하다. 또는 트랜지스터(207)의 채널폭은 100㎛ 이상 1500㎛ 이하인 것이 바람직하다. 더욱 바람직하게는 300㎛ 이상 1000㎛ 이하인 것이 바람직하다. 더욱 바람직하게는 400㎛ 이상 800㎛ 이하인 것이 바람직하다. 또는 트랜지스터(208)의 채널폭은 300㎛ 이상 5000㎛ 이하인 것이 바람직하다. 더욱 바람직하게는 500㎛ 이상 2000㎛ 이하인 것이 바람직하다. 더욱 바람직하게는 800㎛ 이상 1500㎛ 이하인 것이 바람직하다. 또는 트랜지스터(209)의 채널폭은 200㎛ 이상 2000㎛ 이하인 것이 바람직하다. 더욱 바람직하게는 트랜지스터(209)의 채널폭은 400㎛ 이상 150.0㎛ 이하인 것이 바람직하다. 더욱 바람직하게는 트랜지스터(209)의 채널폭은 500㎛ 이상 1000㎛ 이하인 것이 바람직하다.
(실시형태 3)
본 실시형태에서는 표시 장치, 표시 장치가 가지는 화소, 및 표시 장치가 가지는 시프트 레지스터 회로에 대해서 설명한다. 또, 상기 시프트 레지스터 회로는 실시형태 1 내지 실시형태 2에서 설명하는 반도체 장치를 가지는 것이 가능하다.
우선, 도 33a 내지 도 33d를 참조하여, 표시 장치에 대해서 설명한다. 표시 장치는 회로(1001), 회로(1002), 회로(1003_1), 화소부(1004), 및 단자(1005)를 가진다. 화소부(1004)에는 회로(1003_1)로부터 복수의 배선이 연신하여 배치되는 것이 가능하다. 상기 복수의 배선은 게이트 신호선 또는 주사선으로서의 기능을 가지는 것이 가능하다. 또는 화소부(1004)에는 회로(1002)로부터 복수의 배선이 연신하여 배치되는 것이 가능하다. 상기 복수의 배선은 비디오 신호선 또는 데이터선으로서의 기능을 가진다. 그리고, 회로(1003_1)로부터 연신하여 배치되는 복수의 배선과, 회로(1002)로부터 연신하여 배치되는 복수의 배선에 대응하여, 복수의 화소가 배치된다. 예를 들면, 화소부(1004)에는 그 외에도 여러가지 배선이 배치되는 것이 가능하다. 상기 배선은 게이트 신호선, 데이터선, 전원선, 또는 용량선 등으로서의 기능을 가지는 것이 가능하다.
또, 회로(1001)는 회로(1002), 및 회로(1003)에, 신호, 전압, 또는 전류 등을 공급하는 기능을 가진다. 또는 회로(1001)는 회로(1002), 및 회로(1003)를 제어하는 기능을 가진다. 이렇게, 회로(1001)는 컨트롤러, 제어 회로, 타이밍 제너레이터, 전원 회로, 또는 레귤레이터 등으로서의 기능을 가지는 것이 가능하다.
또, 회로(1002)는 비디오 신호를 화소부(1004)에 공급하는 기능을 가진다. 또는 회로(1002)는 화소부(1004)가 가지는 화소의 휘도 또는 투과율 등을 제어하는 기능을 가진다. 이렇게, 회로(1002)는 구동 회로, 소스 드라이버, 또는 신호선 구동 회로 등으로서의 기능을 가진다.
또, 회로(1003_1) 및 회로(1003_2)는 주사 신호, 또는 게이트 신호를 화소부(1004)에 공급하는 기능을 가진다. 또는 회로(1003_1) 및 회로(1003_2)는 화소부(1004)가 가지는 화소를 선택하는 기능을 가진다. 이렇게, 회로(1003_1) 및 회로(1003_2)는 구동 회로, 게이트 드라이버, 또는 주사선 구동 회로로서의 기능을 가진다. 또, 회로(1003_1) 및 회로(1003_2)는 같은 배선을 구동할 수 있고, 각각의 배선을 구동할 수 있다. 예를 들면, 회로(1003_1)가 홀수단째의 게이트 신호선을 구동하고, 회로(1003_2)가 짝수단째의 게이트 신호선을 구동할 수 있다.
또, 회로(1001), 회로(1002), 회로(1003_1), 및 회로(1003_2)는 화소부(1004)와 같은 기판(1006)에 형성되는 것이 가능하고, 화소부(1004)와는 다른 기판(예를 들면 반도체 기판 또는 SOI 기판 등)에 형성되는 것이 가능하다.
도 33a에는 회로(1003_1)가 화소부(1004)와 같은 기판(1006)에 형성되고, 회로(1001) 및 회로(1002)가 화소부(1004)와는 다른 기판에 형성되는 구성을 도시한다. 회로(1003_1)의 구동 주파수는 회로(1001) 또는 회로(1002)와 비교하여 느리다. 따라서, 트랜지스터의 반도체층으로서, 비단결정 반도체, 비정질 반도체, 미결정 반도체, 산화물 반도체, 유기 반도체 등을 사용하는 것이 용이해진다. 이 결과, 표시 장치를 크게 할 수 있다. 표시 장치를 저가로 제조할 수 있다.
도 33b에는 회로(1003_1) 및 회로(1003_2)가 화소부(1004)와 같은 기판(1006)에 형성되고, 회로(1001) 및 회로(1002)가 화소부(1004)와는 다른 기판에 형성되는 구성을 도시한다. 회로(1003_1) 및 회로(1003_2)의 구동 주파수는 회로(1001) 또는 회로(1002)와 비교하여 느리다. 따라서, 트랜지스터의 반도체층으로서, 비단결정 반도체, 비정질 반도체, 미결정 반도체, 산화물 반도체, 유기 반도체 등을 사용하는 것이 용이해진다. 이 결과, 표시 장치를 크게 할 수 있다. 표시 장치를 저가로 제조할 수 있다.
도 33c에는 회로(1002), 회로(1003_1), 및 회로(1003_2)가 화소부(1004)와 같은 기판(1006)에 형성되고, 회로(1001)가 화소부(1004)와는 다른 기판에 형성되는 구성을 도시한다.
도 33d에는 회로(1002)의 일부의 회로(1002a), 회로(1003_1), 및 회로(1003_2)가 화소부(1004)와 같은 기판(1006)에 형성되고, 회로(1001) 및 회로(1002)의 다른 부분의 회로(1002b)가 화소부(1004)와는 다른 기판에 형성되는 구성을 도시한다. 이 경우, 회로(1002a)로서는 스위치, 시프트 레지스터, 및/또는 셀렉터 등의 구동 주파수가 낮은 회로를 사용할 수 있다.
다음에, 화소부(1004)가 가지는 화소에 대해서, 도 33e를 참조하여 설명한다. 화소(3020)는 트랜지스터(3021), 액정 소자(3022), 및 용량 소자(3023)를 가진다. 트랜지스터(3021)의 제 1 단자는 배선(3031)과 접속되고, 트랜지스터(3021)의 제 2 단자는 액정 소자(3022)의 한쪽의 전극 및 용량 소자(3023)의 한쪽의 전극과 접속되고, 트랜지스터(3021)의 게이트는 배선(3032)과 접속된다. 액정 소자(3022)의 다른 쪽의 전극은 전극(3034)과 접속되고, 용량 소자(3023)의 다른 쪽의 전극은 배선(3033)과 접속된다.
배선(3031)에는 도 33a 내지 도 33d에서 설명하는 회로(1002)로부터 비디오 신호가 입력된다. 따라서, 배선(3031)은 신호선, 비디오 신호선, 또는 소스 신호선으로서의 기능을 가지는 것이 가능하다. 배선(3032)에는 도 33a 내지 도 33d에서 설명하는 회로(1003_1), 및/또는 회로(1003_2)로부터 주사 신호, 선택 신호, 또는 게이트 신호가 입력된다. 따라서, 배선(3032)은 신호선, 주사선, 또는 게이트 신호선으로서의 기능을 가지는 것이 가능하다. 배선(3033) 및 전극(3034)에는 도 33a 내지 도 33d에서 설명하는 회로(1001)로부터 일정한 전압이 공급되는 것이 가능하다. 따라서, 배선(3033)은 전원선, 또는 용량선으로서의 기능을 가지는 것이 가능하다. 또는 전극(3034)은 공통 전극, 또는 대향전극으로서의 기능을 가지는 것이 가능하다. 예를 들면, 배선(3031)에는 프리차지 전압이 공급되는 것이 가능하다. 프리차지 전압은 전극(3034)에 공급되는 전압과 대략 같은 값이다. 다른 예로서, 배선(3033)에는 신호가 입력되는 것이 가능하다. 이렇게 해서, 액정 소자(3022)에 인가되는 전압을 제어하는 것이 가능하게 되기 때문에, 비디오 신호의 진폭을 작게 할 수 있거나, 반전 구동을 실현할 수 있거나 한다. 다른 예로서, 전극(3034)에 신호가 입력되는 것이 가능하다. 이렇게 해서, 프레임 반전 구동을 실현할 수 있다.
트랜지스터(3021)는 배선(3031)과, 액정 소자(3022)의 한쪽의 전극의 도통 상태를 제어하는 기능을 가진다. 또는 화소에 비디오 신호를 기록하는 타이밍을 제어하는 기능을 가진다. 이렇게, 트랜지스터(3021)는 스위치로서의 기능을 가진다. 용량 소자(3023)는 액정 소자(3022)의 한쪽의 전극의 전위와, 배선(3033)의 전위의 전위차를 유지하는 기능을 가진다. 또는 액정 소자(3022)에 인가되는 전압이 일정해지도록 유지하는 기능을 가진다. 이렇게, 용량 소자(3023)는 유지 용량으로서의 기능을 가진다.
다음에, 시프트 레지스터 회로에 대해서, 도 34를 참조하여 설명한다. 상기 시프트 레지스터 회로는 회로(1002), 회로(1003_1), 및/또는 회로(10032)에 포함되는 것이 가능하다.
시프트 레지스터 회로(1100)는 플립플롭 회로(1101_1 내지 1101_N(N은 자연수))이라는 복수의 플립플롭 회로를 가진다. 또, 플립플롭 회로(1101_1 내지 1101_N)로서는 각각, 실시형태 1 내지 실시형태 2에서 설명하는 반도체 장치를 사용할 수 있다.
시프트 레지스터 회로(1100)는 배선(1111_1 내지 1111_N), 배선(1112), 배선(1113), 배선(1114), 배선(1115), 및 배선(1116)과 접속된다. 그리고, 플립플롭 회로(1101_i(i는 1 내지 N의 어느 하나의 자연수))에 있어서, 배선(211)은 배선(1111_i)과 접속되고, 배선(112)은 배선(1112)과 접속되고, 배선(113)은 배선(1113)과 접속되고, 배선(212)은 배선(1111_i-1)과 접속되고, 배선(213)은 배선(1111_i+1)과 접속되고, 배선(115)은 배선(1115)과 접속된다. 단, 홀수단째의 플립플롭 회로와, 짝수단째의 플립플롭 회로에서는 배선(112)과 배선(113)의 접속처가 반대가 된다. 또, 플립플롭 회로(1101_1)에 있어서, 배선(212)은 배선(1114)과 접속된다. 또, 플립플롭 회로(1101_N)에 있어서, 배선(213)은 배선(1116)과 접속된다.
다음에, 각 배선에 입력 또는 출력되는 신호 또는 전압의 일 예, 및 각 배선의 기능에 대해서 설명한다. 배선(1111_1 내지 1111_N)으로부터는 각각, 신호 GOUT_1 내지 GOUT_N이 출력된다. 신호 GOUT_1 내지 GOUT_N은 각각, 플립플롭 회로(1101_1 내지 1101_N)의 출력 신호인 경우가 많고, 신호 GOUT과 같은 기능을 가지는 것이 가능하다. 따라서, 배선(1111_1 내지 1111_N)은 배선(211)과 같은 기능을 가지는 것이 가능하다. 배선(1112)에는 신호 GCK1이 입력되고, 배선(1113)에는 신호 GCK2가 입력된다. 신호 GCK1은 신호 IN2 또는 신호 IN3과 같은 기능을 가지는 것이 가능하고, 신호 GCK2는 신호 IN2 또는 신호 IN3과 같은 기능을 가지는 것이 가능하다. 따라서, 배선(1112)은 배선(112) 또는 배선(113)과 같은 기능을 가지는 것이 가능하고, 배선(1113)은 배선(112) 또는 배선(113)과 같은 기능을 가지는 것이 가능하다. 배선(1114)에는 신호 GSP가 입력된다. 신호 GSP는 신호 IN4와 같은 기능을 가지는 것이 가능하다. 따라서, 배선(1114)은 배선(212)과 같은 기능을 가지는 것이 가능하다. 배선(1115)에는 전압 V1이 공급된다. 따라서, 배선(1115)은 배선(115)과 같은 기능을 가지는 것이 가능하다. 배선(1116)에는 신호 GRE가 입력된다. 신호 GRE는 신호 IN5와 같은 기능을 가지는 것이 가능하다. 따라서, 배선(1116)은 배선(213)과 같은 기능을 가지는 것이 가능하다.
다음에, 도 34의 시프트 레지스터 회로의 1프레임 기간 동안의 동작에 대해서, 도 35의 타이밍차트를 참조하여 설명한다.
예를 들면, 신호 GOUT_i-1이 H레벨이 되는 것으로 한다. 그러면, 플립플롭 회로(1101_i)는 기간 C에 있어서의 동작을 개시한다. 그 후, 신호 GCK1, 및 신호 GCK2가 반전하면, 플립플롭 회로(1101_i)는 기간 D에 있어서의 동작을 개시한다. 따라서, 신호 GOUT_i는 H레벨이 된다. 신호 GOUT_i는 플립플롭 회로(1101_i+1)에 입력되기 때문에, 플립플롭 회로(1101_i+1)는 기간 C에 있어서의 동작을 개시한다. 그 후, 신호 GCK1, 및 신호 GCK2가 반전하면, 플립플롭 회로(1101_i+1)는 기간 D에 있어서의 동작을 개시한다. 그러면, 신호 GOUT_i+1은 H레벨이 된다. 신호 GOUT_i+1은 플립플롭 회로(1101_i)에 입력되기 때문에, 플립플롭 회로(1101_i)는 기간 E에 있어서의 동작을 개시한다. 따라서, 신호 GOUT_i는 L레벨이 된다. 그 후, 신호 GCK1, 및 신호 GCK2가 반전할 때마다, 플립플롭 회로(1101_i)는 기간 A에 있어서의 동작과 기간 B에 있어서의 동작을 교대로 반복한다. 따라서, 신호 GOUT_i는 L레벨로 유지된다. 또, 도 35에서는 신호 GCK1 및 GCK2의 한쪽을 GCK로 도시한다.
또, 본 실시형태의 시프트 레지스터는 실시형태 1 내지 실시형태 2에서 설명하는 반도체 장치를 사용할 수 있다. 따라서, 신호 GOUT_1 내지 GOUT_N의 H레벨의 값을 V2까지 상승시킬 수 있기 때문에, 화소가 가지는 트랜지스터가 온이 되는 시간을 길게 할 수 있다. 이 결과, 화소에 충분한 시간으로 비디오 신호를 기록할 수 있기 때문에, 표시 품위의 향상을 도모할 수 있다. 또는 신호 GOUT_1 내지 GOUT_N의 하강 시간, 및 상승 시간을 짧게 할 수 있기 때문에, 선택된 행에 속하는 화소에, 다른 행에 속하는 화소에 대한 비디오 신호가 기록되는 것을 방지할 수 있다. 이 결과, 표시 품위의 향상을 도모할 수 있다. 또는 신호 GOUT_1 내지 GOUT_N의 하강 시간의 격차를 억제할 수 있기 때문에, 화소가 유지하는 비디오 신호에 대한 피드스루(feedthrough)의 영향의 격차를 억제할 수 있다. 따라서, 크로스 토크 등의 표시 격차를 억제할 수 있다. 또는 트랜지스터의 사이즈를 작게 할 수 있기 때문에, 시프트 레지스터의 부하(예를 들면 기생 용량 등)를 작게 할 수 있다. 이 결과, 시프트 레지스터에 신호 또는 전압 등을 공급하는 기능을 가지는 외부 회로, 이것의 전류 공급 능력을 작게 할 수 있기 때문에, 외부 회로의 사이즈, 또는 상기 외부 회로를 가지는 표시 장치의 사이즈를 작게 할 수 있다.
(실시형태 4)
본 실시형태에서는 신호선 구동 회로에 대해서 설명한다. 또, 신호선 구동 회로를 반도체 장치, 또는 신호 생성 회로로 나타내는 것이 가능하다.
우선, 신호선 구동 회로의 구성에 대해서, 도 36a를 참조하여 설명한다. 신호선 구동 회로는 회로(2001), 및 회로(2002)를 가진다. 회로(2002)는 회로(2002_1 내지 2002_N(N은 자연수))라는 복수의 회로를 가진다. 회로(2002_1 내지 2002_N)는 각각, 트랜지스터(2003_1 내지 2003_k(k는 자연수))라는 복수의 트랜지스터를 가진다. 트랜지스터(2003_1 내지 2003_k)는 N 채널형이다. 단, 이것에 한정되지 않고, 트랜지스터(2003_1 내지 2003_k)는 P 채널형으로 하는 것이 가능하고, CM0S형태의 스위치로 하는 것이 가능하다.
신호선 구동 회로의 접속 관계에 대해서, 회로(2002_1)를 예로 하여 설명한다. 트랜지스터(2003_1 내지 2003_k)의 제 1 단자는 각각, 배선(2004_1 내지 2004_k)과 접속된다. 트랜지스터(2003_1 내지 2003_k)의 제 2 단자는 각각, 배선(S1 내지 Sk)과 접속된다. 트랜지스터(2003_1 내지 2003_k)의 게이트는 배선(2005_1)과 접속된다.
회로(2001)는 배선(2005_1 내지 2005_N)에 차례로 H레벨의 신호를 출력하는 타이밍을 제어하는 기능을 가진다. 또는 회로(2002_1 내지 2002_N)를 차례로 선택하는 기능을 가진다. 이렇게, 회로(2001)는 시프트 레지스터로서의 기능을 가진다. 회로(2001)는 배선(2005_1 내지 2005_N)에 여러가지 순서로 H레벨의 신호를 출력하는 것이 가능하다. 또는 회로(2002_1 내지 2002_N)를 여러가지 순서로 선택하는 것이 가능하다. 이렇게, 회로(2001)는 디코더로서의 기능을 가지는 것이 가능하다.
회로(2002_1)는 배선(2004_1 내지 2004_k)과 배선(S1 내지 Sk)이 도통하는 타이밍을 제어하는 기능을 가진다. 또는 회로(2002_1)는 배선(2004_1 내지 2004_k)의 전위를 배선(S1 내지 Sk)에 공급하는 타이밍을 제어하는 기능을 가진다. 이렇게, 회로(2002_1)는 셀렉터로서의 기능을 가지는 것이 가능하다. 또, 회로(2002_2 내지 2002_N)는 회로(2002_1)와 같은 기능을 가지는 것이 가능하다.
트랜지스터(2003_1 내지 2003_N)는 각각, 배선(2004_1 내지 2004_k)과 배선(S1 내지 Sk)이 도통하는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(2003_1 내지 2003_N)는 각각, 배선(2004_1 내지 2004_k)의 전위를 배선(S1 내지 Sk)에 공급하는 타이밍을 제어하는 기능을 가진다. 예를 들면, 트랜지스터(2003_1)는 배선(2004_1)과 배선(S1)이 도통하는 타이밍을 제어하는 기능을 가진다. 또는 트랜지스터(2003_1)는 배선(2004_1)의 전위를 배선(S1)에 공급하는 타이밍을 제어하는 기능을 가진다. 이렇게, 트랜지스터(2003_1 내지 2003_N)는 각각, 스위치로서의 기능을 가지는 것이 가능하다.
또, 배선(2004_1 내지 2004_k)에는 각각, 신호가 입력된다. 상기 신호는 화상 정보 또는 화상 신호에 따른 아날로그 신호다. 이렇게, 상기 신호는 비디오 신호로서의 기능을 가지는 것이 가능하다. 따라서, 배선(2004_1 내지 2004_k)은 신호선으로서의 기능을 가지는 것이 가능하다. 예를 들면, 화소 구성에 따라서는 디지털 신호인 것이 가능하고, 아날로그 전압인 것이 가능하고, 아날로그 전류인 것이 가능하다.
다음에, 도 36a의 신호선 구동 회로의 동작에 대해서, 도 36b의 타이밍차트를 참조하여 설명한다. 도 36b에는 신호(2015_1 내지 2015_N), 및 신호(2014_1 내지 2014_k)를 도시한다. 신호(2015_1 내지 2015_N)는 각각, 회로(2001)의 출력 신호이며, 신호(2014_1 내지 2014_k)는 각각, 배선(2004_1 내지 2004_k)에 입력되는 신호다. 또, 신호선 구동 회로의 1동작 기간은 표시 장치에 있어서의 1게이트 선택 기간에 대응한다. 1게이트 선택 기간은 기간 T0, 및 기간 T1 내지 기간 TN으로 분할된다. 기간 T0은 선택된 행에 속하는 화소에 프리차지용 전압을 동시에 인가하기 위한 기간이며, 프리차지 기간으로서의 기능을 가지는 것이 가능하다. 기간 T1 내지 TN은 각각, 선택된 행에 속하는 화소에 비디오 신호를 기록하기 위한 기간이며, 기록 기간으로서의 기능을 가지는 것이 가능하다.
우선, 기간 T0에 있어서, 회로(2001)는 배선(2005_1 내지 2005_N)에, H레벨의 신호를 공급한다. 그러면, 예를 들면, 회로(20021)에 있어서, 트랜지스터(2003_1 내지 2003_k)가 온이 되기 때문에, 배선(2004_1 내지 2004_k)과, 배선(S1 내지 Sk)이 도통 상태가 된다. 이때, 배선(2004_1 내지 2004_k)에는 프리차지 전압 Vp가 공급된다. 따라서, 프리차지 전압 Vp는 트랜지스터(2003_1 내지 2003_k)를 통해서, 배선(S1 내지 Sk)에 각각 출력된다. 따라서, 프리차지 전압 Vp는 선택된 행에 속하는 화소에 기록되기 때문에, 선택된 행에 속하는 화소가 프리차지된다.
기간 T1 내지 기간 TN에 있어서, 회로(2001)는 H레벨의 신호를 배선(2005_1 내지 2005_N)에 차례로 출력한다. 예를 들면, 기간 T1에 있어서, 회로(2001)는 H레벨의 신호를 배선(2005_1)에 출력한다. 그러면, 트랜지스터(2003_1 내지 2003_k)는 온이 되기 때문에, 배선(2004_1 내지 2004_k)과, 배선(S1 내지 Sk)이 도통 상태가 된다. 이때, 배선(2004_1 내지 2004_k)에는 Data(S1) 내지 Data(Sk)가 입력된다. Data(S1) 내지 Data(Sk)는 각각, 트랜지스터(2003_1 내지 2003_k)를 통해서, 선택되는 행에 속하는 화소 중, 1열째 내지 k열째의 화소에 기록된다. 이렇게 해서, 기간 T1 내지 TN에 있어서, 선택된 행에 속하는 화소에, k열씩 차례로 비디오 신호가 기록된다.
이상과 같이, 비디오 신호가 복수의 열씩 화소에 기록됨으로써, 비디오 신호의 수, 또는 배선의 수를 줄일 수 있다. 따라서, 외부 회로의 접속수를 줄일 수 있기 때문에, 제조 수율의 향상, 신뢰성의 향상, 부품 점수의 삭감, 및/또는 가격의 삭감을 도모할 수 있다. 또는 비디오 신호가 복수의 열씩 화소에 기록됨으로써, 기록 시간을 길게 할 수 있다. 따라서, 비디오 신호의 기록 부족을 방지할 수 있기 때문에, 표시 품위의 향상을 도모할 수 있다.
또, k를 크게 함으로써, 외부 회로의 접속수를 줄일 수 있다. 단, k가 지나치게 크면, 화소에 대한 기록 시간이 짧아진다. 따라서, k≤6인 것이 바람직하다. 더욱 바람직하게는 k≤3인 것이 바람직하다. 더욱 바람직하게는 k=2인 것이 바람직하다.
특히, 화소의 색 요소가 n(n은 자연수)개인 경우, k=n, 또는 k=n×d(d는 자연수)인 것이 바람직하다. 예를 들면, 화소의 색 요소가 빨강(R)과 초록(G)과 파랑(B)의 세개로 분할되는 경우, k=3, 또는 k=3×d인 것이 바람직하다. 예를 들면, 화소가 m(m은 자연수)개의 서브 화소(서브 화소를 서브 픽셀 또는 부화소라고도 함)로 분할되는 경우, k=m, 또는 k=m×d인 것이 바람직하다. 예를 들면, 화소가 2개의 서브 화소로 분할되는 경우, k=2인 것이 바람직하다. 또는 화소의 색 요소가 n개인 경우, k=m×n, 또는 k=m×n×d인 것이 바람직하다.
예를 들면 본 실시형태를 표시 장치에 사용한다. 이 경우, 본 실시형태의 신호선 구동 회로는 화소부와 같은 기판에 형성되는 것이 가능하고, 화소부와는 다른 기판(예를 들면 실리콘 기판 또는 SOI 기판 등)에 형성되는 것이 가능하다. 또는 본 실시형태의 신호선 구동 회로의 일부(예를 들면 회로(2002))가 화소부와 같은 기판에 형성되고, 본 실시형태의 신호선 구동 회로의 다른 부분(예를 들면 회로(2001))이 화소부와 다른 기판에 형성되는 것이 가능하다.
도 36c에는 화소부(2007)와 같은 기판에, 회로(2001)와 회로(2002)가 형성되는 구성을 도시한다. 이렇게 해서, 화소부가 형성되는 기판과, 외부 회로의 접속수를 줄일 수 있기 때문에, 제조 수율의 향상, 신뢰성의 향상, 부품수의 삭감, 또는 가격의 삭감 등을 도모할 수 있다. 특히, 주사선 구동 회로(2006A) 및 주사선 구동 회로(2006B)도 화소부(2007)와 같은 기판에 형성됨으로써, 더욱 외부 회로와의 접속수를 줄일 수 있다.
도 36d에는 화소부(2007)와 같은 기판에 회로(2002)가 형성되고, 화소부(2007)와 다른 기판에 회로(2001)가 형성되는 구성을 도시한다. 이 경우에도, 화소부가 형성되는 기판과, 외부 회로의 접속수를 줄일 수 있기 때문에, 제조 수율의 향상, 신뢰성의 향상, 부품수의 삭감, 또는 가격의 삭감 등을 도모할 수 있다. 또는 화소부(2007)와 같은 기판에 형성하는 회로가 적어지므로, 프레임을 작게 할 수 있다.
또, 회로(2001)로서, 실시형태 3의 시프트 레지스터 회로를 사용할 수 있다. 이렇게 해서, 모든 트랜지스터의 극성을 N 채널형으로 하는 것이 가능하게 되기 때문에, 제조 공정의 삭감을 도모할 수 있다. 또는 트랜지스터의 열화를 억제할 수 있기 때문에, 신호선 구동 회로의 수명을 길게 할 수 있다.
(실시형태 5)
본 실시형태에서는 보호 회로에 대해서 설명한다. 보호 회로는 어떤 배선에 접속되는 반도체 디바이스(예를 들면 트랜지스터, 용량 소자, 회로 등) 등이 ESD(정전기 방전)에 의해 파괴되는 것을 방지할 목적으로 설치된다.
우선, 보호 회로에 대해서, 도 37a를 참조하여 설명한다. 보호 회로(3000)는 트랜지스터(3001), 및 트랜지스터(3002)를 가진다. 트랜지스터(3001), 및 트랜지스터(3002)는 N 채널형인 것으로 한다. 단, 본 실시형태는 이것에 한정되지 않고, P 채널형인 것이 가능하다.
보호 회로(3000)의 접속 관계에 대해서 설명한다. 트랜지스터(3001)의 제 1 단자는 배선(3012)과 접속되고, 트랜지스터(3001)의 제 2 단자는 배선(3011)과 접속되고, 트랜지스터(3001)의 게이트는 배선(3011)과 접속된다. 트랜지스터(3002)의 제 1 단자는 배선(3013)과 접속되고, 트랜지스터(3002)의 제 2 단자는 배선(3011)과 접속되고, 트랜지스터(3002)의 게이트는 배선(3013)과 접속된다.
배선(3011 내지 3013)에 입력되는 신호 또는 전압 등의 일 예, 및 이들의 배선의 기능에 대해서 설명한다. 배선(3011)에는 신호(예를 들면, 주사 신호, 비디오 신호, 클록 신호, 스타트 신호, 리셋 신호, 또는 선택 신호 등), 또는 전압(부전원 전압, 그라운드 전압, 정전원 전압 등)이 공급된다. 따라서, 배선(3011)은 신호선, 전원선 등으로서의 기능을 가지는 것이 가능하다. 배선(3012)에는 정전원 전압(VDD)이 공급된다. 따라서, 배선(3012)은 전원선으로서의 기능을 가지는 것이 가능하다. 배선(3013)에는 부전원 전압(VSS), 또는 그라운드 전압 등이 공급된다. 따라서, 배선(3013)은 전원선으로서의 기능을 가지는 것이 가능하다.
보호 회로(3000)의 동작에 대해서 설명한다. 배선(3011)의 전위가 대략 VSS 내지 VDD의 사이의 값이면, 트랜지스터(3001), 및 트랜지스터(3002)는 오프가 된다. 따라서, 배선(3011)에 공급되는 전압 또는 신호 등은 배선(3011)과 접속되는 반도체 디바이스에 공급된다. 단, 정전기 등의 영향에 의해, 배선(3011)에, 전원 전압보다도 높은 전위, 또는 전원 전압보다도 낮은 전위가 공급된다. 그리고, 이 전원 전압보다도 높은 전위 또는 전원 전압보다도 낮은 전위에 의해, 배선(3011)과 접속되는 반도체 디바이스가 파괴되는 경우가 있다. 이러한 반도체 디바이스의 정전 파괴를 방지하기 위해서, 트랜지스터(3001) 또는 트랜지스터(3002)가 온이 됨으로써, 배선(3011)의 변화를 억제한다. 예를 들면, 배선(3011)에 전원 전압보다도 높은 전위가 공급되는 경우, 트랜지스터(3001)가 온이 된다. 그러면, 배선(3011)의 전하는 트랜지스터(3001)를 통해서 배선(3012)으로 이동하므로, 배선(3011)의 전위가 감소한다. 이렇게 해서, 반도체 디바이스의 정전 파괴를 방지할 수 있다. 한편, 예를 들면, 배선(3011)에 전원 전압보다도 낮은 전위가 공급되는 경우, 트랜지스터(3002)가 온이 된다. 그러면, 배선(3011)의 전하는 트랜지스터(3002)를 통해서 배선(3013)으로 이동하므로, 배선(3011)의 전위가 상승한다. 이렇게 해서, 배선(3011)과 접속되는 반도체 디바이스의 정전 파괴를 막을 수 있다.
또, 도 37a에서 설명하는 구성에 있어서, 트랜지스터(3001), 및 트랜지스터(3002)의 한쪽을 생략할 수 있다. 도 37b에는 도 37a의 보호 회로에 있어서, 트랜지스터(3002)가 생략되는 구성을 도시한다. 도 37c에는 도 37a의 보호 회로에 있어서, 트랜지스터(3001)가 생략되는 구성을 도시한다.
또, 도 37a 내지 도 37c에서 설명하는 구성에 있어서, 배선(3011)과 배선(3012)의 사이에, 복수의 트랜지스터를 직렬로 접속하는 것이 가능하다. 또는 배선(3011)과 배선(3013)의 사이에, 복수의 트랜지스터를 직렬로 접속하는 것이 가능하다. 도 37d에는 도 37a의 보호 회로에 있어서, 배선(3011)과 배선(3012)의 사이에, 트랜지스터(3001)와 트랜지스터(3003)가 직렬로 접속되는 구성을 도시한다. 그리고, 배선(3011)과 배선(3013)의 사이에, 트랜지스터(3002)와 트랜지스터(3004)가 직렬로 접속되는 구성을 도시한다. 트랜지스터(3003)의 제 1 단자는 배선(3012)과 접속되고, 트랜지스터(3003)의 제 2 단자는 트랜지스터(3001)의 제 1 단자와 접속되고, 트랜지스터(3003)의 게이트는 트랜지스터(3001)의 제 1 단자와 접속된다. 트랜지스터(3004)의 제 1 단자는 배선(3013)과 접속되고, 트랜지스터(3004)의 제 2 단자는 트랜지스터(3002)의 제 1 단자와 접속되고, 트랜지스터(3004)의 게이트는 트랜지스터(3004)의 제 1 단자와 접속된다. 예를 들면, 도 37e에 도시하는 바와 같이, 트랜지스터(3001)의 게이트와 트랜지스터(3003)의 게이트는 접속될 수 있다. 또는 트랜지스터(3002)의 게이트와 트랜지스터(3004)의 게이트는 접속될 수 있다. 또는 배선(3011)과 배선(3012)의 사이와, 배선(3011)과 배선(3013)의 사이의 한쪽에 있어서, 복수의 트랜지스터가 직렬로 접속될 수 있다.
또, 도 37a 내지 도 37e에서 설명하는 구성에 있어서, 배선(3011)과 배선(3012)의 사이에, 복수의 트랜지스터를 병렬로 접속될 수 있다. 또는 배선(3011)과 배선(3013)의 사이에, 복수의 트랜지스터를 병렬로 접속하는 것이 가능하다. 도 37f에는 도 37a의 보호 회로에 있어서, 배선(3011)과 배선(3012)의 사이에, 트랜지스터(3001)와 트랜지스터(3003)가 병렬로 접속되는 구성을 도시한다. 그리고, 배선(3011)과 배선(3013)의 사이에, 트랜지스터(3002)와 트랜지스터(3004)가 병렬로 접속되는 구성을 도시한다. 트랜지스터(3003)의 제 1 단자는 배선(3012)과 접속되고, 트랜지스터(3003)의 제 2 단자는 배선(3011)과 접속되고, 트랜지스터(3003)의 게이트는 배선(3011)과 접속된다. 트랜지스터(3004)의 제 1 단자는 배선(3013)과 접속되고, 트랜지스터(3004)의 제 2 단자는 배선(3011)과 접속되고, 트랜지스터(3004)의 게이트는 배선(3013)과 접속된다.
또, 도 37a 내지 도 37f에서 설명하는 구성에 있어서, 트랜지스터의 게이트와 제 1 단자의 사이에, 용량 소자와 저항 소자를 병렬로 접속하는 것이 가능하다. 트랜지스터의 게이트와 제 1 단자의 사이에, 용량 소자와 저항 소자의 한쪽만을 접속하는 것이 가능하다. 도 37g에는 도 37a의 보호 회로에 있어서, 트랜지스터(3001)의 게이트와 제 1 단자의 사이에, 용량 소자(3005)와 저항 소자(3006)가 병렬로 접속되는 구성을 도시한다. 그리고, 트랜지스터(3002)의 게이트와 제 1 단자의 사이에, 용량 소자(3007)와 저항 소자(3008)가 병렬로 접속되는 구성을 도시한다. 이렇게 해서, 보호 회로(3000) 자체의 파괴 또는 열화를 방지할 수 있다. 예를 들면, 배선(3011)에 전원 전압보다도 높은 전위가 공급되는 경우, 트랜지스터(3001)의 Vgs가 커진다. 따라서, 트랜지스터(3001)가 온이 되기 때문에, 배선(3011)의 전위가 감소한다. 그러나, 트랜지스터(3001)의 게이트와 제 2 단자의 사이에는 큰 전압이 인가되기 때문에, 트랜지스터(3001)가 파괴되는 것이나, 열화되는 경우가 있다. 이것을 방지하기 위해서, 트랜지스터(3001)의 게이트의 전위를 상승시키고, 트랜지스터(3001)의 Vgs를 작게 한다. 이것을 실현하기 위해서, 용량 소자(3005)가 사용된다. 트랜지스터(3001)가 온이 되면, 트랜지스터(3001)의 제 1 단자의 전위가 순간적으로 상승한다. 그러면, 용량 소자(3005)의 용량 결합에 의해, 트랜지스터(3001)의 게이트의 전위가 상승한다. 이렇게 해서, 트랜지스터(3001)의 Vgs를 작게 할 수 있고, 트랜지스터(3001)의 파괴 또는 열화를 억제할 수 있다. 마찬가지로, 배선(3011)에 전원 전압보다도 낮은 전위가 공급되면, 트랜지스터(3002)의 제 1 단자의 전위가 순간적으로 감소한다. 그러면, 용량 소자(3007)의 용량 결합에 의해, 트랜지스터(3002)의 게이트의 전위가 감소한다. 이렇게 해서, 트랜지스터(3002)의 Vgs를 작게 할 수 있기 때문에, 트랜지스터(3002)의 파괴 또는 열화를 억제할 수 있다.
또, 용량 소자로서는 트랜지스터의 게이트와 제 1 단자의 사이의 기생 용량을 사용할 수 있다. 따라서, 트랜지스터의 게이트로서 사용되는 재료와, 트랜지스터의 제 1 단자로서 사용되는 재료가 겹치는 면적은 트랜지스터의 게이트로서 사용할 수 있는 재료와, 트랜지스터의 제 2 단자로서 사용되는 재료가 겹치는 면적보다도 큰 것이 바람직하다.
또, 저항 소자로서는 배선(3011)에 사용되는 재료 또는 트랜지스터의 게이트로서 사용되는 재료보다도 도전율이 낮은 재료(예를 들면 화소 전극과 같은 재료, 투광성 전극, 불순물이 첨가된 반도체층 등)를 사용할 수 있다.
여기서, 도 37a 내지 도 37g에서 설명하는 보호 회로는 여러가지 회로 또는 배선(예를 들면 신호선 구동 회로, 주사선 구동 회로, 레벨 시프트 회로, 게이트 신호선, 소스 신호선, 전원선, 용량선 등)에 사용할 수 있다. 도 38a에는 게이트 신호선에 보호 회로를 설치하는 경우의 구성을 도시한다. 이 경우, 배선(3012), 및 배선(3013)은 게이트 드라이버(3100)에 접속되는 배선의 어느 하나와 접속될 수 있다. 이렇게 함으로써, 전원의 수, 및 배선의 수를 줄일 수 있다. 도 38b에는 FPC 등의 외부로부터 신호 또는 전압이 공급되는 단자에, 보호 회로를 설치하는 경우의 구성을 도시한다. 이 경우, 배선(3012), 및 배선(3013)은 외부단자의 어느 하나와 접속될 수 있다. 예를 들면, 배선(3012)은 단자(3101a)와 접속되고, 배선(3013)이 단자(3101b)와 접속되는 것으로 한다. 이 경우, 단자(3101a)에 설치되는 보호 회로에 있어서, 트랜지스터(3001)를 생략할 수 있다. 마찬가지로, 단자(3101b)에 설치되는 보호 회로에 있어서, 트랜지스터(3002)를 생략할 수 있다. 이렇게 함으로써, 트랜지스터의 수를 줄일 수 있기 때문에, 레이아웃 면적의 축소를 도모할 수 있다.
(실시형태 6)
본 실시형태에서는 트랜지스터에 대해서 도 39a, 도 39b, 및 도 39c를 참조하여 설명한다.
도 39a는 탑 게이트형의 트랜지스터와, 그 위에 형성되는 표시 소자를 도시하는 도면이다. 도 39b는 보텀 게이트형의 트랜지스터와, 그 위에 형성되는 표시 소자를 도시하는 도면이다.
도 39a의 트랜지스터는 기판(5260)과, 기판(5260) 위에 형성되는 절연층(5261)과, 절연층(5261) 위에 형성되고, 영역(5262a), 영역(5262b), 영역(5262c), 영역(5262d, 5262e)을 가지는 반도체층(5262)과, 반도체층(5262)을 덮도록 형성되는 절연층(5263)과, 반도체층(5262) 및 절연층(5263) 위에 형성되는 도전층(5264)과, 절연층(5263) 및 도전층(5264) 위에 형성되고, 개구부를 가지는 절연층(5265)과, 절연층(5265) 위 및 절연층(5265)의 개구부에 형성되는 도전층(5266)을 가진다.
도 39b의 트랜지스터는 기판(5300)과, 기판(5300) 위에 형성되는 도전층(5301)과, 도전층(5301)을 덮도록 형성되는 절연층(5302)과, 도전층(5301) 및 절연층(5302) 위에 형성되는 반도체층(5303a)과, 반도체층(5303a) 위에 형성되는 반도체층(5303b)과, 반도체층(5303b) 위 및 절연층(5302) 위에 형성되는 도전층(5304)과, 절연층(5302) 위 및 도전층(5304) 위에 형성되고, 개구부를 가지는 절연층(5305)과, 절연층(5305) 위 및 절연층(5305)의 개구부에 형성되는 도전층(5306)을 가진다.
도 39c의 트랜지스터는 영역(5353) 및 영역(5355)을 가지는 반도체 기판(5352)과, 반도체 기판(5352) 위에 형성되는 절연층(5356)과, 반도체 기판(5352) 위에 형성되는 절연층(5354)과, 절연층(5356) 위에 형성되는 도전층(5357)과, 절연층(5354), 절연층(5356), 및 도전층(5357) 위에 형성되고, 개구부를 가지는 절연층(5358)과, 절연층(5358) 위 및 절연층(5358)의 개구부에 형성되는 도전층(5359)을 가진다. 이렇게 해서, 영역(5350)과 영역(5351)에 각각, 트랜지스터가 제작된다.
또, 도 39a 내지 도 39c에서 설명하는 트랜지스터에 있어서, 도 39a에 도시하는 바와 같이, 트랜지스터 위에, 도전층(5266) 위 및 절연층(5265) 위에 형성되고, 개구부를 가지는 절연층(5267)과, 절연층(5267) 위 및 절연층(5267)의 개구부에 형성되는 도전층(5268)과, 절연층(5267) 위 및 도전층(5268) 위에 형성되고, 개구부를 가지는 절연층(5269)과, 절연층(5269) 위 및 절연층(5269)의 개구부에 형성되는 발광층(5270)과, 절연층(5269) 위 및 발광층(5270) 위에 형성되는 도전층(5271)을 형성할 수 있다.
또, 도 39a 내지 도 39c에서 설명하는 트랜지스터에 있어서, 도 39b에 도시하는 바와 같이, 트랜지스터 위에, 절연층(5305) 위 및 도전층(5306) 위에 배치되는 액정층(5307)과, 액정층(5307) 위에 형성되는 도전층(5308)을 형성할 수 있다.
절연층(5261)은 하지막으로서 기능하는 것이 가능하다. 절연층(5354)은 소자간 분리층(예를 들면 필드 산화막)으로서 기능한다. 절연층(5263), 절연층(5302), 절연층(5356)은 게이트 절연막으로서 기능하는 것이 가능하다. 도전층(5264), 도전층(5301), 도전층(5357)은 게이트 전극으로서 기능하는 것이 가능하다. 절연층(5265), 절연층(5267), 절연층(5305), 및 절연층(5358)은 층간막, 또는 평탄화막으로서 기능하는 것이 가능하다. 도전층(5266), 도전층(5304), 및 도전층(5359)은 배선, 트랜지스터의 전극, 또는 용량 소자의 전극 등으로서 기능하는 것이 가능하다. 도전층(5268), 및 도전층(5306)은 화소 전극, 또는 반사 전극 등으로서 기능하는 것이 가능하다. 절연층(5269)은 격벽으로서 기능하는 것이 가능하다. 도전층(5271), 및 도전층(5308)은 대향전극, 또는 공통 전극 등으로서 기능하는 것이 가능하다.
기판(5260), 및 기판(5300)은 유리 기판, 석영기판, 반도체 기판(예를 들면 실리콘 기판, 또는 단결정 기판), SOI 기판, 플라스틱 기판, 금속기판, 스테인리스 기판, 스테인리스 스틸 포일을 가지는 기판, 텅스텐 기판, 텅스텐 포일을 가지는 기판 또는 가요성 기판 등이 있다. 유리 기판으로서는 바륨보로실리케이트 유리, 알루미노보로실리케이트 유리 등이 있다. 가요성 기판으로서는 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에텔설폰(PES)으로 대표되는 플라스틱, 또는 아크릴 등의 가요성을 가지는 합성 수지 등이 있다. 그 외에도, 접합 필름(폴리프로필렌, 폴리에스테르, 비닐, 폴리플루오르화 비닐, 염화 비닐 등), 섬유형의 재료를 포함하는 종이, 기재 필름(폴리에스테르, 폴리아미드, 폴리이미드, 무기 증착 필름, 종이류 등) 등이 있다.
반도체 기판(5352)으로서는 n형 또는 p형의 도전형을 가지는 단결정 Si 기판을 사용할 수 있다. 단, 이것에 한정되지 않고, 반도체 기판(5352)에 사용될 수 있는 기판을 일부 또는 전부에 사용하여 반도체 기판(5352)으로 할 수도 있다. 영역(5353)은 반도체 기판(5352)에 불순물이 첨가된 영역이며, 웰(well)로서 기능한다. 예를 들면, 반도체 기판(5352)이 p형의 도전형을 가지는 경우, 영역(5353)은 n형의 도전형을 가지고, n웰로서 기능한다. 한편, 반도체 기판(5352)이 n형의 도전형을 가지는 경우, 영역(5353)은 p형의 도전형을 가지고, p웰로서 기능한다. 영역(5355)은 불순물이 반도체 기판(5352)에 첨가된 영역이며, 소스 영역 또는 드레인 영역으로서 기능한다. 또, 반도체 기판(5352)에, LDD 영역을 형성할 수 있다.
절연층(5261)으로서는 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy; x>y>0), 질화산화규소(SiNxOy; x>y>0) 등의 산소 또는 질소를 가지는 막, 또는 이들의 적층 구조 등이 있다. 절연층(5261)이 2층 구조로 형성되는 경우, 1층째의 절연층으로서 질화규소막을 형성하고, 2층째의 절연층으로서 산화규소막을 형성할 수 있다. 절연층(5261)이 3층 구조로 설치되는 경우, 1층째의 절연층으로서 산화규소막을 형성하고, 2층째의 절연층으로서 질화규소막을 형성하고, 3층째의 절연층으로서 산화규소막을 형성할 수 있다.
반도체층(5262), 반도체층(5303a), 및 반도체층(5303b)으로서는 비단결정 반도체(예를 들면, 비정질(어모퍼스) 실리콘, 다결정 실리콘, 미결정 실리콘 등), 단결정 반도체, 화합물 반도체 또는 산화물 반도체(예를 들면, ZnO, InGaZnO, SiGe, GaAs, IZO(인듐아연산화물), ITO(인듐주석산화물), SnO, TiO, AlZnSnO(AZTO)), 유기 반도체, 또는 카본나노튜브 등이 있다.
또, 예를 들면, 영역(5262a)은 불순물이 반도체층(5262)에 첨가되지 않은 진성의 상태이며, 채널 영역으로서 기능한다. 단, 영역(5262a)에 불순물을 첨가하는 것이 가능하고, 영역(5262a)에 첨가되는 불순물은 영역(5262b), 영역(5262c), 영역(5262d), 또는 영역(5262e)에 첨가되는 불순물의 농도보다도 낮은 것이 바람직하다. 영역(5262b), 및 영역(5262d)은 영역(5262c) 또는 영역(5262e)보다도 저농도의 불순물이 첨가된 영역이며, LDD(Lightly Doped Drain) 영역으로서 기능한다. 단, 영역(5262b), 및 영역(5262d)을 생략할 수 있다. 영역(5262c), 및 영역(5262e)은 고농도로 불순물이 반도체층(5262)에 첨가된 영역이며, 소스 영역 또는 드레인 영역으로서 기능한다.
또, 반도체층(5303b)은 불순물 원소로서 인 등이 첨가된 반도체층이며, n형의 도전형을 가진다.
또, 반도체층(5303a)으로서, 산화물 반도체, 또는 화합물 반도체가 사용되는 경우, 반도체층(5303b)을 생략할 수 있다.
절연층(5263), 절연층(5302), 및 절연층(5356)으로서는 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy; x>y>0), 질화산화규소(SiNxOy; x>y>O) 등의 산소 또는 질소를 가지는 막, 또는 이들의 적층 구조 등이 있다.
도전층(5264), 도전층(5266), 도전층(5268), 도전층(5271), 도전층(5301), 도전층(5304), 도전층(5306), 도전층(5308), 도전층(5357), 및 도전층(5359)으로서는 단층 구조의 도전막, 또는 이들의 적층 구조 등이 있다. 상기 도전막으로서는 알루미늄(Al), 탄탈(Ta), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 네오듐(Nd), 크롬(Cr), 니켈(Ni), 백금(Pt), 금(Au), 은(Ag), 구리(Cu), 망간(Mn), 코발트(Co), 니오브(Nb), 실리콘(Si), 철(Fe), 팔라듐(Pd), 탄소(C), 스칸듐(Sc), 아연(Zn), 갈륨(Ga), 인듐(In), 주석(Sn), 지르코늄(Zr), 세륨(Ce)에 의해 구성되는 군, 이 군으로부터 선택된 하나의 원소의 단체막, 또는 이 군으로부터 선택된 하나의 원소 또는 복수의 원소를 포함하는 화합물 등이 있다. 또, 상기 단체막 또는 상기 화합물은 인(P), 보론(B), 비소(As), 및/또는 산소(O) 등을 포함하는 것이 가능하다.
상기 화합물로서는 상술한 복수의 원소로부터 선택된 하나의 원소 또는 복수의 원소를 포함하는 화합물(예를 들면 합금), 상술한 복수의 원소로부터 선택된 하나의 원소 또는 복수의 원소와 질소의 화합물(예를 들면 질화막), 상술한 복수의 원소로부터 선택된 하나의 원소 또는 복수의 원소와 실리콘의 화합물(예를 들면 실리사이드막), 또는 나노 튜브 재료 등이 있다. 합금으로서는 인듐주석산화물(ITO), 인듐아연산화물(IZO), 산화규소를 포함하는 인듐주석산화물(ITSO), 산화아연(ZnO), 산화주석(SnO), 산화주석 카드뮴(CTO), 알루미늄 네오듐(Al-Nd), 알루미늄 텅스텐(Al-W), 알루미늄 지르코늄(Al-Zr), 알루미늄 티타늄(Al-Ti), 알루미늄 세륨(Al-Ce), 마그네슘 은(Mg-Ag), 몰리브덴 니오브(Mo-Nb), 몰리브덴 텅스텐(Mo-W), 몰리브덴 탄탈(Mo-Ta) 등이 있다. 질화막으로서는 질화티타늄, 질화탄탈, 질화몰리브덴 등이 있다. 실리사이드막으로서는 텅스텐 실리사이드, 티타늄 실리사이드, 니켈 실리사이드, 알루미늄 실리콘, 몰리브덴 실리콘 등이 있다. 나노 튜브 재료로서는 카본나노튜브, 유기 나노 튜브, 무기 나노 튜브, 또는 금속 나노 튜브 등이 있다.
절연층(5265), 절연층(5267), 절연층(5269), 절연층(5305), 및 절연층(5358)으로서는 단층 구조의 절연층, 또는 이들의 적층 구조 등이 있다. 상기 절연층으로서는 산화규소(SiOx), 질화규소(SiNx), 또는 산화질화규소(SiOxNy; x>y>0), 질화산화규소(SiNxOy; x>y>0) 등의 산소 또는 질소를 포함하는 막, DLC(다이아몬드 라이크 카본) 등의 탄소를 포함하는 막, 또는 실록산 수지, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 또는 아크릴 등의 유기재료 등이 있다.
발광층(5270)으로서는 유기 EL 소자, 또는 무기 EL 소자 등이 있다. 유기 EL 소자로서는 정공 주입 재료로 이루어지는 정공 주입층, 정공 수송 재료로 이루어지는 정공 수송층, 발광 재료로 이루어지는 발광층, 전자 수송 재료로 이루어지는 전자 수송층, 전자 주입 재료로 이루어지는 전자 주입층 등, 또는 이들의 재료 중 복수의 재료를 혼합한 층의 단층 구조, 또는 이들의 적층 구조 등이 있다.
또, 절연층(5305) 위 및 도전층(5306) 위에는 배향막으로서 기능하는 절연층, 돌기부로서 기능하는 절연층 등을 형성할 수 있다.
또, 도전층(5308) 위에는 컬러 필터, 블랙 매트릭스, 또는 돌기부로서 기능하는 절연층 등을 형성할 수 있다. 도전층(5308) 아래에는 배향막으로서 기능하는 절연층을 형성할 수 있다.
본 실시형태의 트랜지스터는 실시형태 1 내지 실시형태 2에서 설명하는 반도체 장치에 사용할 수 있다. 특히, 도 39b에 있어서, 반도체층으로서, 비단결정 반도체, 비정질 반도체, 미결정 반도체, 유기 반도체, 또는 산화물 반도체 등을 사용하는 경우, 트랜지스터가 열화되어 버린다. 그러나, 실시형태 1 내지 실시형태 6의 반도체 장치, 시프트 레지스터, 또는 표시 장치에서는 트랜지스터의 열화를 억제할 수 있기 때문에 유용하다.
(실시형태 7)
본 실시형태에서는 표시 장치의 단면 구조에 대해서, 도 40a, 도 40b, 및 도 40c를 참조하여 설명한다.
도 40a는 표시 장치의 상면도다. 기판(5391)에, 구동 회로(5392)와 화소부(5393)가 형성되어 있다. 구동 회로(5392)로서는 주사선 구동 회로, 또는 신호선 구동 회로 등이 있다.
도 40b에는 도 40a의 A-B단면을 도시한다. 그리고, 도 40b에는 기판(5400)과, 기판(5400) 위에 형성되는 도전층(5401)과, 도전층(5401)을 덮도록 형성되는 절연층(5402)과, 도전층(5401) 및 절연층(5402) 위에 형성되는 반도체층(5403a)과 반도체층(5403a) 위에 형성되는 반도체층(5403b)과, 반도체층(5403b) 위 및 절연층(5402) 위에 형성되는 도전층(5404)과, 절연층(5402) 위 및 도전층(5404) 위에 형성되고, 개구부를 가지는 절연층(5405)과, 절연층(5405) 위 및 절연층(5405)의 개구부에 형성되는 도전층(5406)과, 절연층(5405) 위 및 도전층(5406) 위에 배치되는 절연층(5408)과, 절연층(5405) 위에 형성되는 액정층(5407)과, 액정층(5407) 위 및 절연층(5408) 위에 형성되는 도전층(5409)과, 도전층(5409) 위에 형성되는 기판(5410)을 도시한다.
도전층(5401)은 게이트 전극으로서 기능하는 것이 가능하다. 절연층(5402)은 게이트 절연막으로서 기능하는 것이 가능하다. 도전층(5404)은 배선, 트랜지스터의 전극, 또는 용량 소자의 전극 등으로서 기능하는 것이 가능하다. 절연층(5405)은 층간막, 또는 평탄화막으로서 기능하는 것이 가능하다. 도전층(5406)은 배선, 화소 전극, 또는 반사 전극으로서 기능하는 것이 가능하다. 절연층(5408)은 씰 재료로서 기능하는 것이 가능하다. 도전층(5409)은 대향전극, 또는 공통 전극으로서 기능하는 것이 가능하다.
여기서, 구동 회로(5392)와 도전층(5409)의 사이에는 기생 용량이 생기는 경우가 있다. 이 결과, 구동 회로(5392)의 출력 신호 또는 각 노드의 전위에, 일그러짐 또는 지연 등이 생겨 버린다. 또는 소비 전력이 커져 버린다. 그러나, 도 40b에 도시하는 바와 같이, 구동 회로(5392) 위에, 씰 재료로서 기능할 수 있는 절연층(5408)을 형성함으로써, 구동 회로(5392)와 도전층(5409)의 사이에 생기는 기생 용량을 저감할 수 있다. 왜냐하면, 씰 재료의 유전율은 액정층의 유전율보다도 낮기 때문이다. 따라서, 구동 회로(5392)의 출력 신호 또는 각 노드의 전위의 일그러짐 또는 지연을 저감할 수 있다. 또는 구동 회로(5392)의 소비 전력을 저감할 수 있다.
또, 도 40c에 도시하는 바와 같이, 구동 회로(5392) 일부의 위에, 씰 재료로서 기능할 수 있는 절연층(5408)이 형성되는 것이 가능하다. 이러한 경우에도, 구동 회로(5392)와 도전층(5409)의 사이에 생기는 기생 용량을 저감할 수 있기 때문에, 구동 회로(5392)의 출력 신호 또는 각 노드의 전위의 일그러짐 또는 지연을 저감할 수 있다. 단, 이것에 한정되지 않고, 구동 회로(5392) 위에, 씰 재료로서 기능할 수 있는 절연층(5408)이 형성되지 않은 것이 가능하다.
또, 표시 소자는 액정 소자에 한정되지 않고, EL 소자, 또는 전기영동 소자 등의 여러가지 표시 소자를 사용할 수 있다.
이상, 본 실시형태에서는 표시 장치의 단면 구조에 대해서 설명했다. 이러한 구조와, 실시형태 1 내지 실시형태 2의 반도체 장치를 조합할 수 있다. 예를 들면, 트랜지스터의 반도체층으로서, 비단결정 반도체, 미결정 반도체, 유기 반도체, 또는 산화물 반도체 등을 사용하는 경우, 트랜지스터의 채널폭이 커진다. 그러나, 본 실시형태와 같이, 구동 회로의 기생 용량을 작게 할 수 있으면, 트랜지스터의 채널폭을 작게 할 수 있다. 따라서, 레이아웃 면적의 축소를 도모할 수 있기 때문에, 표시 장치를 협프레임으로 할 수 있다. 또는 표시 장치를 고세밀로 할 수 있다.
(실시형태 8)
본 실시형태에서는 반도체 장치의 제작 공정에 대해서 설명한다. 여기에서는 트랜지스터, 및 용량 소자의 제작 공정에 대해서 설명한다. 특히, 반도체층으로서, 산화물 반도체를 사용하는 경우의 제작 공정에 대해서 설명한다.
도 41a 내지 도 41c를 참조하여, 트랜지스터, 및 용량 소자의 제작 공정에 대해서 설명한다. 도 41a 내지 도 41c에는 트랜지스터(5441), 및 용량 소자(5442)의 제작 공정이다. 트랜지스터(5441)는 역스태거형 박막 트랜지스터이며, 산화물 반도체층 위에 소스 전극 또는 드레인 전극을 통해서 배선이 설치되어 있는 트랜지스터다.
우선, 기판(5420)상에, 스퍼터링법에 의해 제 1 도전층을 전체면에 형성한다. 다음에, 제 1 포트마스크를 사용한 포트리소그래피 공정에 의해 형성한 레지스트 마스크를 사용하여, 선택적으로 제 1 도전층의 에칭을 행하고, 도전층(5421), 및 도전층(5422)을 형성한다. 도전층(5421)은 게이트 전극으로서 기능하는 것이 가능하고, 도전층(5422)은 용량 소자의 한쪽의 전극으로서 기능하는 것이 가능하다. 단, 이것에 한정되지 않고, 도전층(5421), 및 도전층(5422)은 배선, 게이트 전극, 또는 용량 소자의 전극으로서 기능하는 부분을 가지는 것이 가능하다. 이 후, 레지스트 마스크를 제거한다.
다음에, 절연층(5423)을 플라즈마 CVD법 또는 스퍼터링법을 사용하여 전체면에 형성한다. 절연층(5423)은 게이트 절연층으로서 기능하는 것이 가능하고, 도전층(5421), 및 도전층(5422)을 덮도록 형성된다. 또, 절연층(5423)의 막 두께는 50㎚ 이상 250㎚ 이하다.
다음에, 제 2 포트마스크를 사용한 포트리소그래피 공정에 의해 형성한 레지스트 마스크를 사용하여, 절연층(5423)을 선택적으로 에칭하여 도전층(5421)에 이르는 콘택트 홀(5424)을 형성한다. 이 후, 레지스트 마스크를 제거한다. 단, 이것에 한정되지 않고, 콘택트 홀(5424)을 생략할 수 있다. 또는 산화물 반도체층의 형성 후에, 콘택트 홀(5424)을 형성할 수 있다. 여기까지의 단계의 단면도가 도 41a에 상당한다.
다음에, 산화물 반도체층을 스퍼터링법에 의해 전체면에 형성한다. 단, 이것에 한정되지 않고, 산화물 반도체층을 스퍼터링법에 의해 형성하고, 또 그 위에 버퍼층(예를 들면 n+층)을 형성할 수 있다. 또, 산화물 반도체층의 막 두께는 5㎚ 이상 200㎚ 이하다.
다음에, 제 3 포트마스크를 사용한 포트리소그래피 공정에 의해 형성한 레지스트 마스크를 사용하여 선택적으로, 산화물 반도체층의 에칭을 행한다. 이 후, 레지스트 마스크를 제거한다.
다음에, 스퍼터링법에 의해 제 2 도전층을 전체면에 형성한다. 다음에, 제 4 포트마스크를 사용한 포트리소그래피 공정에 의해 형성한 레지스트 마스크를 사용하여 선택적으로 제 2 도전층의 에칭을 행하고, 도전층(5429), 도전층(5430), 및 도전층(5431)을 형성한다. 도전층(5429)은 콘택트 홀(5424)을 통해서 도전층(5421)과 접속된다. 도전층(5429), 및 도전층(5430)은 소스 전극 또는 드레인 전극으로서 기능하는 것이 가능하고, 도전층(5431)은 용량 소자의 다른쪽의 전극으로서 기능하는 것이 가능하다. 단, 이것에 한정되지 않고, 도전층(5429), 도전층(5430), 및 도전층(5431)은 배선, 소스 또는 드레인 전극, 또는 용량 소자의 전극으로서 기능하는 부분을 포함하는 것이 가능하다. 여기까지의 단계의 단면도가 도 41b에 상당한다.
다음에, 대기 분위기하 또는 질소 분위기하에서 200℃ 내지 600℃의 가열 처리를 행한다. 이 열 처리에 의해 In-Ga-Zn-O계 비단결정층의 원자 레벨의 재배열이 행하여진다. 이렇게, 열 처리(광 어닐도 포함함)에 의해 캐리어의 이동을 저해하는 일그러짐이 해방된다. 또, 이 가열 처리를 행하는 타이밍은 한정되지 않고, 산화물 반도체의 형성 후이면, 여러가지 타이밍으로 행하는 것이 가능하다.
다음에, 절연층(5432)을 전체면에 형성한다. 절연층(5432)으로서는 단층 구조인 것이 가능하고, 적층 구조인 것이 가능하다. 예를 들면, 절연층(5432)으로서 유기 절연층을 사용하는 경우, 유기 절연층의 재료인 조성물을 도포하고, 대기 분위기하 또는 질소 분위기하에서 200℃ 내지 600℃의 가열 처리를 행하여, 유기 절연층을 형성한다. 이렇게, 산화물 반도체층에 접하는 유기 절연층을 형성함으로써, 전기 특성의 신뢰성의 높은 박막 트랜지스터를 제작할 수 있다. 또, 절연층(5432)으로서 유기 절연층을 사용하는 경우, 유기 절연층 아래에, 질화규소막, 또는 산화규소막을 형성할 수 있다.
다음에, 제 3 도전층을 전체면에 형성한다. 다음에, 제 5 포트마스크를 사용한 포트리소그래피 공정에 의해 형성한 레지스트 마스크를 사용하여 제 3 도전층을 선택적으로 에칭하여, 도전층(5433), 및 도전층(5434)을 형성한다. 여기까지의 단계의 단면도가 도 41c에 상당한다. 도전층(5433), 및 도전층(5434)은 배선, 화소 전극, 반사 전극, 투광성 전극, 또는 용량 소자의 전극으로서 기능하는 것이 가능하다. 특히, 도전층(5434)은 도전층(5422)과 접속되기 때문에, 용량 소자(5442)의 전극으로서 기능하는 것이 가능하다. 단, 이것에 한정되지 않고, 제 1 도전층과 제 2 도전층을 접속하는 기능을 가지는 것이 가능하다. 예를 들면, 도전층(5433)과 도전층(5434)을 접속함으로써, 도전층(5422)과 도전층(5430)을 제 3 도전층(도전층(5433) 및 도전층(5434))을 통해서 접속하는 것이 가능하게 된다.
이상의 공정에 의해, 트랜지스터(5441)와 용량 소자(5442)를 제작할 수 있다.
또, 도 41d에 도시하는 바와 같이, 산화물 반도체층(5425) 위에 절연층(5435)을 형성할 수 있다. 또, 도 41d 중, 참조 번호 5437은 도전층, 5436은 반도체층을 도시한다.
또, 도 41e에 도시하는 바와 같이, 제 2 도전층을 패터닝한 후에, 산화물 반도체층(5425)을 형성할 수 있다. 또, 도 41e 중, 참조 번호 5438, 5439는 각각, 도전층을 도시한다.
또, 본 실시형태의 기판, 절연층, 도전층, 및 반도체층으로서는 다른 실시형태에 설명하는 재료, 또는 본 명세서에서 설명하는 재료와 같은 것을 사용할 수 있다.
(실시형태 9)
본 실시형태에서는 반도체 장치의 레이아웃도(상면도라고도 함)에 대해서 설명한다. 본 실시형태에서는 도 1a의 반도체 장치의 레이아웃도에 대해서 설명한다. 또, 본 실시형태에서 설명하는 내용은 다른 실시형태에서 설명하는 내용과 적당히 조합할 수 있다. 또, 본 실시형태의 레이아웃도는 일 예이며, 반도체 장치의 레이아웃도가 이것에 한정되는 것이 아니라는 것을 부기한다.
본 실시형태의 레이아웃도에 대해서, 도 42를 참조하여 설명한다. 도 42에는 도 1a의 반도체 장치의 레이아웃도를 도시한다.
도 42에 도시하는 트랜지스터, 또는 배선 등은 도전층(901), 반도체층(902), 도전층(903), 도전층(904), 및 콘택트 홀(905)에 의해 구성된다. 단, 이것에 한정되지 않고, 다른 도전층, 절연막, 또는 다른 콘택트 홀을 새롭게 형성할 수 있다. 예를 들면, 도전층(901)과 도전층(903)을 접속하기 위한 콘택트 홀을 새롭게 추가할 수 있다.
도전층(901)은 게이트 전극, 또는 배선으로서 기능하는 부분을 포함하는 것이 가능하다. 반도체층(902)은 트랜지스터의 반도체층으로서 기능하는 부분을 포함하는 것이 가능하다. 도전층(903)은 배선, 소스, 또는 드레인으로서 기능하는 부분을 포함하는 것이 가능하다. 도전층(904)은 투광성 전극, 화소 전극, 또는 배선으로서 기능하는 부분을 포함하는 것이 가능하다. 콘택트 홀(905)은 도전층(901)과 도전층(904)을 접속하는 기능, 또는 도전층(903)과 도전층(904)을 접속하는 기능을 가진다.
또, 도전층(901)과 도전층(903)이 겹치는 부분에는 반도체층(902)을 형성할 수 있다. 이렇게 함으로써, 도전층(901)과 도전층(903)의 사이의 기생 용량을 작게 할 수 있기 때문에, 노이즈의 저감을 도모할 수 있다. 같은 이유로, 도전층(901)과 도전층(904)이 겹치는 부분에는 반도체층(902) 또는 도전층(903)을 형성할 수 있다.
또, 도전층(901)의 일부 위에 도전층(904)을 형성하고, 상기 도전층(901)은 콘택트 홀(905)을 통해서 도전층(904)과 접속될 수 있다. 이렇게 함으로써, 배선 저항을 내릴 수 있다. 또는 도전층(901)의 일부 위에 도전층(903), 및 도전층(904)을 형성하고, 상기 도전층(901)은 콘택트 홀(905)을 통해서 상기 도전층(904)과 접속되고, 상기 도전층(903)은 다른 콘택트 홀(905)을 통해서 상기 도전층(904)과 접속될 수 있다. 이렇게 함으로써, 배선 저항을 더욱 내릴 수 있다.
또, 도전층(903)의 일부 위에 도전층(904)을 형성하고, 상기 도전층(903)은 콘택트 홀(905)을 통해서 도전층(904)과 접속될 수 있다. 이렇게 함으로써, 배선 저항을 내릴 수 있다.
또, 도전층(904)의 일부 아래에 도전층(901), 또는 도전층(903)을 형성하고, 상기 도전층(904)은 콘택트 홀(905)을 통해서, 상기 도전층(901), 또는 상기 도전층(903)과 접속될 수 있다. 이렇게 함으로써, 배선 저항을 내릴 수 있다.
또, 이미 설명한 바와 같이, 트랜지스터(101)에 있어서, 게이트와 제 1 단자의 사이의 기생 용량보다도, 게이트와 제 2 단자의 사이의 기생 용량을 크게 할 수 있다. 이 때문에, 트랜지스터(101)에 있어서, 제 2 단자로서의 기능을 가지는 도전층(903)과 게이트로서의 기능을 가지는 도전층(901)이 겹치는 면적은 제 1 단자로서의 기능을 가지는 도전층(903)과 게이트로서의 기능을 가지는 도전층(901)이 겹치는 면적보다도, 큰 것이 바람직하다.
(실시형태 10)
본 실시형태에 있어서는 전자기기의 예에 대해서 설명한다.
도 43a 내지 도 43h, 도 44a 내지 도 44d는 전자기기를 도시하는 도면이다. 이들의 전자기기는 케이스(5000), 표시부(5001), 스피커(5003), LED 램프(5004), 조작키(5005; 전원 스위치, 또는 조작 스위치를 포함함), 접속 단자(5006), 센서(5007(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함하는 것)), 마이크로폰(5008) 등을 가질 수 있다.
도 43a는 모바일 컴퓨터이며, 상술한 것 외에, 스위치(5009), 적외선 포트(5010) 등을 가질 수 있다. 도 43b는 기록매체를 구비한 휴대형의 화상 재생장치(예를 들면, DVD 재생장치)이며, 상술한 것 외에, 제 2 표시부(5002), 기록매체 기록부(5011) 등을 가질 수 있다. 도 43c는 고글형 디스플레이이며, 상술한 것 외에, 제 2 표시부(5002), 지지부(5012), 이어폰(5013) 등을 가질 수 있다. 도 43d는 휴대형 유기기이며, 상술한 것 외에, 기록매체 기록부(5011) 등을 가질 수 있다. 도 43e는 프로젝터이며, 상술한 것 외에, 광원(5033), 투사 렌즈(5034) 등을 가질 수 있다. 도 43f는 휴대형 게임기이며, 상술한 것 외에, 제 2 표시부(5002), 기록매체 기록부(5011) 등을 가질 수 있다. 도 43g는 텔레비전 수상기이며, 상술한 것 외에, 튜너, 화상 처리부 등을 가질 수 있다. 도 43h는 휴대형 텔레비전 수상기이며, 상술한 것 외에, 신호의 송수신이 가능한 충전기(5017) 등을 가질 수 있다. 도 44a는 디스플레이이며, 상술한 것 외에, 지지대(5018) 등을 가질 수 있다. 도 44b는 카메라이며, 상술한 것 외에, 외부 접속 포트(5019), 셔터 버튼(5015), 수상부(5016) 등을 가질 수 있다. 도 44c는 컴퓨터이며, 상술한 것 외에, 포인팅 디바이스(5020), 외부 접속 포트(5019), 리더/라이터(5021) 등을 가질 수 있다. 도 44d는 휴대전화기이며, 상술한 것 외에, 안테나, 휴대전화·이동 단말용 1세그먼트 부분 수신 서비스용 튜너 등을 가질 수 있다.
도 43a 내지 도 43h, 도 44a 내지 도 44d에 도시하는 전자기기는 여러가지 기능을 가질 수 있다. 예를 들면, 여러가지 정보(정지화상, 동화상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 카렌다, 날짜 또는 시간 등을 표시하는 기능, 여러가지 소프트웨어(프로그램)에 의해 처리를 제어하는 기능, 무선통신 기능, 무선통신 기능을 사용하여 여러가지 컴퓨터 네트워크에 접속하는 기능, 무선통신 기능을 사용하여 여러가지 데이터의 송신 또는 수신을 행하는 기능, 기록매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능 등을 가질 수 있다. 또, 복수의 표시부를 가지는 전자기기에 있어서는 1개의 표시부를 주로 하여 화상 정보를 표시하고, 다른 하나의 표시부를 주로 하여 문자 정보를 표시하는 기능, 또는 복수의 표시부에 시차를 고려한 화상을 표시하는 것으로 입체적인 화상을 표시하는 기능 등을 가질 수 있다. 또, 수상부를 가지는 전자기기에 있어서는 정지화상을 촬영하는 기능, 동화상을 촬영하는 기능, 촬영한 화상을 자동 또는 수동으로 보정하는 기능, 촬영한 화상을 기록매체(외부 또는 카메라에 내장)에 보존하는 기능, 촬영한 화상을 표시부에 표시하는 기능 등을 가질 수 있다. 또, 도 43a 내지 도 43h, 도 44a 내지 도 44d에 도시하는 전자기기가 가질 수 있는 기능은 이들에 한정되지 않고, 여러가지 기능을 가질 수 있다.
본 실시형태에서 설명한 전자기기는 어떠한 정보를 표시하기 위한 표시부를 가지는 것을 특징으로 한다. 본 실시형태의 전자기기와, 실시형태 1 내지 실시형태 5의 반도체 장치, 시프트 레지스터, 또는 표시 장치를 조합함으로써, 신뢰성의 향상, 제조 수율의 향상, 가격의 삭감, 표시부의 대형화, 표시부의 고세밀화 등을 도모할 수 있다.
다음에, 반도체 장치의 응용예를 설명한다.
도 44e에, 반도체 장치를, 건조물과 일체로 하여 설치한 예에 대해서 도시한다. 도 44e는 케이스(5022), 표시부(5023), 조작부인 리모트 컨트롤 장치(5024), 스피커(5025) 등을 포함한다. 반도체 장치는 벽걸이형으로서 건물과 일체로 되어 있어, 설치하는 스페이스를 넓게 필요로 하지 않고 설치 가능하다.
도 44f에, 건조물 내에 반도체 장치를, 건조물과 일체로 하여 설치한 다른 예에 대해서 도시한다. 표시 패널(5026)은 유닛 버스(5027)와 일체로 장착되어 있고, 입욕자는 표시 패널(5026)의 시청이 가능하게 된다.
또, 본 실시형태에 있어서, 건조물로서 벽, 유닛 버스를 예로 했지만, 본 실시형태는 이것에 한정되지 않고, 여러가지 건조물에 반도체 장치를 설치할 수 있다.
다음에, 반도체 장치를, 이동체와 일체로 하여 설치한 예에 대해서 도시한다.
도 44g는 반도체 장치를, 자동차에 설치한 예에 대해서 도시한 도면이다. 표시 패널(5028)은 자동차 차체(5029)에 장착되어 있고, 차체의 동작 또는 차체 내외로부터 입력되는 정보를 온 디맨드로 표시할 수 있다. 또, 네비게이션 기능을 가져도 좋다.
도 44h는 반도체 장치를, 여객용 비행기와 일체로 하여 설치한 예에 대해서 도시한 도면이다. 도 44h는 여객용 비행기의 좌석 상부의 천정(5030)에 표시 패널(5031)을 설치했을 때의, 사용시의 형상에 대해서 도시한 도면이다. 표시 패널(5031)은 천정(5030)과 힌지부(5032)를 통해서 일체로 장착되어 있고, 힌지부(5032)의 신축에 의해 승객은 표시 패널(5031)의 시청이 가능하게 된다. 표시 패널(5031)은 승객이 조작하는 것으로 정보를 표시하는 기능을 가진다.
또, 본 실시형태에 있어서, 이동체로서는 자동차 차체, 비행기 기체에 있어서 예시했지만 이것에 한정되지 않고, 자동이륜차, 자동4륜차(자동차, 버스 등을 포함함), 전차(모노레일, 철도 등을 포함함), 선박 등, 여러가지 것에 설치할 수 있다.
11, 12, 13 : 노드 100 : 회로
101 : 트랜지스터 101d : 다이오드
101p : 트랜지스터 102 : 트랜지스터
102A : 용량 소자 102d : 다이오드
102S : 스위치 103 : 트랜지스터
103A : 트랜지스터 103B : 용량 소자
103d : 다이오드 103S : 스위치
104 : 트랜지스터 104A : 용량 소자
104d : 다이오드 104p : 트랜지스터
104R : 저항 소자 105 : 트랜지스터
105A : 트랜지스터 105B : 용량 소자
105S : 스위치 106 : 트랜지스터
107 : 용량 소자 108 : 트랜지스터
109 : 트랜지스터 111, 112, 113, 114, 115 : 배선
112A 내지 112C: 배선 113A 내지 113D: 배선
115A 내지 115G: 배선 116, 117 : 배선
120 : 회로 121 : 저항 소자
122 : 용량 소자 123 : 버퍼 회로
124 : 인버터 회로 125 : 트랜지스터
126 내지 128 : 트랜지스터 129, 130 : 배선
131 내지 134 : 트랜지스터 150 내지 154 : 회로
160 : 보호 회로 201, 202, 203, 204 : 트랜지스터
201d : 다이오드 201p : 트랜지스터
202 : 트랜지스터 202d : 다이오드
202p : 트랜지스터 203 : 트랜지스터
203d : 다이오드 203p : 트랜지스터
204 : 트랜지스터 204d : 다이오드
205 : 트랜지스터 205d : 다이오드
205p : 트랜지스터 206, 207 : 트랜지스터
207d : 다이오드 207p : 트랜지스터
208, 209: 트랜지스터 211, 212, 213, 214 : 배선
212A, 212B : 배선 220 : 용량 소자
350 : 홀딩 제어부 901 : 도체층
902 : 반도체층 903, 904 : 도체층
905 : 콘택트 홀 1001, 1002, : 회로
1002a : 회로 1002b : 회로
1004 : 화소부 1005 : 단자
1006 : 기판 1100 : 시프트 레지스터 회로
1101 : 플립플롭 회로 1111 : 배선
1112 내지 1116 : 배선 2000 : 회로
2001, 2002 : 회로 2003 : 트랜지스터
2004, 2005 : 배선 2006A, 2006B : 주사선 구동 회로
2007 : 화소부 2014, 2015 : 신호
2206 : 트랜지스터 3000 : 보호 회로
3001 내지 3004 : 트랜지스터 3005 : 용량 소자
3006, 3008 : 저항 소자 3007 : 용량 소자
3011 내지 3013: 배선 3020 : 화소
3021 : 트랜지스터 3022 : 액정 소자
3023 : 용량 소자 3031 내지 3033 : 배선
3034 : 전극 3100 : 게이트 드라이버
3101a, 3101b : 단자 5000 : 케이스
5001, 5002 : 표시부 5003 : 스피커
5004 : LED 램프 5005 : 조작키
5006 : 접속 단자 5007 : 센서
5008 : 마이크로폰 5009 : 스위치
5010 : 적외선 포트 5011 : 기록매체 판독부
5012 : 지지부 5013 : 이어폰
5015 : 셔터 버튼 5016 : 수상부
5017 : 충전기 5018 : 지지대
5019 : 외부 접속 포트 5020 : 포인팅 디바이스
5021 : 리더/라이터 5022 : 케이스
5023 : 표시부 5024 : 리모콘장치
5025 : 스피커 5026 : 표시 패널
5027 : 유닛 버스 5028 : 표시 패널
5029 : 차체 5030 : 천정
5031 : 표시 패널 5032 : 힌지부
5033 : 광원 5034 : 투사 렌즈
5260 : 기판 5261 : 절연층
5262 : 반도체층 5262a 내지 5262e : 영역
5263, 5265, 5267, 5269, 5273 : 절연층
5264, 5266, 5268, 5271 : 도체층 5270 : 발광층
5300 : 기판 5301 : 도체층
5302 : 절연층 5303a : 반도체층
5303b : 반도체층 5304 : 도체층
5305 : 절연층 5306 : 도체층
5307 : 액정층 5308 : 도체층
5350, 5351, 5353, 5355 : 영역 5352 : 반도체 기판
5354, 5356, 5358 : 절연층 5357, 5359 : 도체층
5391, 5400 : 기판 5392 : 구동 회로
5393 : 화소부 5401, 5404, 5406, 5409 : 도체층
5402, 5405, 5408 : 절연층 5403a, 5403b : 반도체층
5410, 5420 : 기판 5421, 5422 : 도체층
5423 : 절연층 5424 : 콘택트 홀
5425 : 산화물 반도체층 5429 내지 5431 : 도체층
5432, 5435 : 절연층 5433, 5434 : 도체층
5441 : 트랜지스터 5442 : 용량 소자

Claims (1)

  1. 제 1 내지 제 7 트랜지스터를 갖고,
    상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽은 제 1 배선과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 다른 쪽은 제 2 배선과 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽은 제 3 배선과 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 다른 쪽은 상기 제 2 배선과 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽은 제 4 배선과 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 전극 및 드레인 전극 중 다른 쪽은 상기 제 2 트랜지스터의 게이트 전극과 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽은 제 5 배선과 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 전극 및 드레인 전극 중 다른 쪽은 상기 제 2 트랜지스터의 게이트 전극과 전기적으로 접속되고,
    상기 제 4 트랜지스터의 게이트 전극은 제 6 배선과 전기적으로 접속되고,
    상기 제 5 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽은 상기 제 5 배선과 전기적으로 접속되고,
    상기 제 5 트랜지스터의 소스 전극 및 드레인 전극 중 다른 쪽은 상기 제 2 트랜지스터의 게이트 전극과 전기적으로 접속되고,
    상기 제 5 트랜지스터의 게이트 전극은 상기 제 1 트랜지스터의 게이트 전극과 전기적으로 접속되고,
    상기 제 6 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽은 상기 제 4 배선과 전기적으로 접속되고,
    상기 제 6 트랜지스터의 소스 전극 및 드레인 전극 중 다른 쪽은 상기 제 3 트랜지스터의 게이트 전극과 전기적으로 접속되고,
    상기 제 6 트랜지스터의 게이트 전극은 상기 제 4 배선과 전기적으로 접속되고,
    상기 제 7 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽은 상기 제 5 배선과 전기적으로 접속되고,
    상기 제 7 트랜지스터의 소스 전극 및 드레인 전극 중 다른 쪽은 상기 제 3 트랜지스터의 게이트 전극과 전기적으로 접속되고,
    상기 제 7 트랜지스터의 게이트 전극은 상기 제 6 배선과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 게이트 전극에는 입력 신호가 입력되고,
    상기 제 4 배선과 상기 제 6 배선에는 각각 다른 신호가 입력되고,
    상기 제 2 배선에 출력 신호가 출력되는 반도체 장치.
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