JP6618779B2 - 半導体装置 - Google Patents

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Description

本発明の一態様は、半導体装置、表示装置、電子機器、またはこれらの駆動方法、またはこれらの製造方法に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、発光装置、蓄電装置、撮像装置、記憶装置、またはこれらの駆動方法、またはこれらの製造方法を一例として挙げることができる。
近年、テレビジョン受像機、パーソナルコンピュータ、または、スマートフォンなどさまざまな電子機器に表示装置が用いられており、表示装置は、高精細化、および、低消費電力化など様々な面で高性能化が図られている。
これら表示装置としては、複数の画素をマトリクス状に配置し、各画素に設けられたトランジスタを用いて各画素を制御するアクティブマトリクス型の表示装置がよく用いられる。アクティブマトリクス型の表示装置では、各画素をトランジスタで制御するため、画素間のトランジスタ特性のばらつき、または、トランジスタ特性の劣化が各画素の表示のばらつきとなって現れてしまう。そのため、表示にムラが生じることや、焼き付きが生じることがある。
表示素子として発光素子を用いたアクティブマトリクス型の表示装置では、画像信号に従って発光素子に供給する電流を制御する駆動用トランジスタが設けられている。この駆動用トランジスタのしきい値電圧、移動度、チャネル長、または、チャネル幅などの少なくとも一つが各画素でばらつくと、各画素の発光素子の輝度がばらつくことになってしまう。
このような発光素子の輝度のばらつきを防ぐ方法として、画素内部で駆動用トランジスタのしきい値電圧のばらつきを補正する方式（以下、内部補正ともいう）が提案されている（特許文献１）。
また、画素の外部に駆動用トランジスタのしきい値電圧を読み出して、しきい値電圧のばらつきを補正した信号を入力する方式（以下、外部補正ともいう）が提案されている（特許文献２）。
特開２００８−２３３９３３号公報 特開２００３−１９５８１３号公報
外部補正を行う場合、画素の外部に、トランジスタに流れる電流を出力する場合がある。または、画素の外部に、トランジスタのある端子の電位を出力する場合がある。それに伴い、表示動作をしながら外部補正を行うと、発光素子に供給される電流が変化してしまうことが多い。このため、表示動作をしながら外部補正を行うと、表示が変化してしまう場合がある。このように、表示装置の表示動作に並行して外部補正を行うのは困難な場合がある。または、表示装置の表示動作を行わない期間において、外部補正を行う場合には、非常に多くの画素に対して補正動作を行う必要があるため、補正を行う期間が長くなってしまうという課題があった。
本発明の一態様は、新規な半導体装置、新規な表示装置、新規な半導体装置の駆動方法、または、新規な表示装置の駆動方法等を提供することを課題の一とする。
または、本発明の一態様は、表示動作に並行して外部補正を行うことができる表示装置を提供することを課題の一とする。または、本発明の一態様は、表示動作に並行して外部補正を行うことができる表示装置の駆動方法を提供することを課題の一とする。または、本発明の一態様は、表示ムラの少ない表示装置、および、その駆動方法を提供することを課題の一とする。または、本発明の一態様は、精細な表示を行うことができる表示装置、および、その駆動方法を提供することを課題の一とする。または、本発明の一態様は、トランジスタの特性ばらつきの影響を低減することができる半導体装置、および、その駆動方法を提供することを課題の一とする。または、本発明の一態様は、トランジスタのしきい値電圧のばらつきの影響を低減することができる半導体装置、および、その駆動方法を提供することを課題の一とする。または、本発明の一態様は、トランジスタの移動度のばらつきの影響を低減することができる半導体装置、および、その駆動方法を提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。
本発明の一態様は、第１の画素と第２の画素とを有し、第１の画素は第１のトランジスタと第１の発光素子とを有し、第２の画素は第２のトランジスタと第２の発光素子とを有し、第１の発光素子は第１のトランジスタと電気的に接続され、第２の発光素子は第２のトランジスタと電気的に接続され、第１の画素に第１のトランジスタの電流特性の情報を読み出すための信号を入力する第１の動作を行う機能と、第１のトランジスタの電流特性の情報の読み出しと第２の画素へのデータ信号（映像信号）の入力とを行う第２の動作を行う機能と、を有する半導体装置である。
または、本発明の一態様は、第１の画素と第２の画素と第３の画素とを有し、第１の画素は第１のトランジスタと第１の発光素子とを有し、第２の画素は第２のトランジスタと第２の発光素子とを有し、第３の画素は第３のトランジスタと第３の発光素子と、を有し、第１の発光素子は第１のトランジスタと電気的に接続され、第２の発光素子は第２のトランジスタと電気的に接続され、第３の発光素子は第３のトランジスタと電気的に接続され、第１の画素と第３の画素は同一の選択線と電気的に接続され、第１の画素に第１のトランジスタの電流特性の情報を読み出すための信号を入力し第３の画素に第３の画素を非表示とするための信号を入力する第１の動作を行う機能と、第１のトランジスタの電流特性の情報の読み出しと第２の画素へのデータ信号（映像信号）の入力とを行う第２の動作を行う機能と、を有する半導体装置である。
または、本発明の一態様は、上記構成において、第１のトランジスタと第３のトランジスタは、同一の配線と電気的に接続され、電流特性の情報の読み出しは、当該配線を介して行う半導体装置である。
または、本発明の一態様は、上記構成において、第１のトランジスタの電流特性の情報の読み出しが行われている期間内に、第２の画素へのデータ信号（映像信号）の入力が行われる半導体装置である。
または、本発明の一態様は、上記構成において、電流特性の情報の読み出しは、第２の動作を行う期間から、次のフレーム期間において第１の画素が選択されるまで行われる半導体装置である。
または、本発明の一態様は、上記構成において、電流特性の情報は、第１のトランジスタに流れる電流、又は第１のトランジスタのしきい値電圧である半導体装置である。
または、本発明の一態様は、上記の半導体装置と、ＣＰＵ、画像処理回路、又はメモリと、を有する表示装置である。
または、本発明の一態様は、上記の半導体装置又は上記の表示装置と、筐体、マイクロホン、スピーカー、又は操作キーと、を有する電子機器である。
なお、その他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。
本発明の一態様は、新規な半導体装置、新規な表示装置、新規な半導体装置の駆動方法、または、新規な表示装置の駆動方法等を提供することができる。
または、本発明の一態様は、表示動作に並行して外部補正を行うことができる表示装置等を提供することができる。または、本発明の一態様は、表示動作に並行して外部補正を行うことができる表示装置の駆動方法を提供することができる。または、本発明の一態様によれば、表示ムラの少ない表示装置、および、その駆動方法を提供することができる。または、本発明の一態様によれば、精細な表示を行うことができる表示装置、および、その駆動方法を提供することができる。または、本発明の一態様によれば、トランジスタの特性ばらつきの影響を低減することができる半導体装置、および、その駆動方法を提供することができる。または、本発明の一態様によれば、トランジスタのしきい値電圧のばらつきの影響を低減することができる半導体装置、および、その駆動方法を提供することができる。または、本発明の一態様によれば、トランジスタの移動度のばらつきの影響を低減することができる半導体装置、および、その駆動方法を提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
本発明の一態様を説明するためのタイミングチャート。 本発明の一態様を説明するためのフローチャート。 本発明の一態様を説明するためのブロック図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様の動作を説明するための回路図。 本発明の一態様の動作を説明するための回路図。 本発明の一態様の動作を説明するための回路図。 本発明の一態様の動作を説明するための回路図。 本発明の一態様の動作を説明するための回路図。 本発明の一態様の動作を説明するための回路図。 本発明の一態様の動作を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様のレイアウトを説明するための図。 本発明の一態様を説明するためのブロック図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための上面図および断面図。 本発明の一態様を説明するための上面図および断面図。 本発明の一態様を説明するための上面図および断面図。 本発明の一態様を説明するための上面図。 本発明の一態様を説明するための上面図および断面図。 本発明の一態様を説明するための上面図および断面図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するためのバンド構造の模式図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための斜視図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための斜視図。 電子機器の図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略して言及することもありうる。
なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に記載されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。又は、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成および駆動方法について、図１乃至図２３を用いて説明する。
〈外部補正の方法〉
本実施の形態で説明する表示装置は、ｍ行ｎ列（ｍ、ｎともに２以上の整数）のマトリクス状に設けられた複数の画素を有する。また、当該画素は、発光素子および当該発光素子に電流を供給するトランジスタ（以下、駆動用トランジスタともいう）を有する。また、画素が設けられた画素部の外部に駆動用トランジスタの電流特性の情報を読み出すことができる機能を有する回路（以下、読み出し回路ともいう）を有する。電流特性の情報の例としては、所定の電圧が駆動用トランジスタに供給された場合の電流値、または、駆動用トランジスタのしきい値電圧、もしくは、しきい値電圧に応じた電圧、などがあげられる。なお、読み出し回路は、表示装置、表示装置と接続されたＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）、または、表示モジュールに設けられている場合がある。
なお、読み出し回路は、一例としては、画素からの情報、例えば、電位、または、電流などを読み取ることができる機能を有する。ただし、読み出し回路は、例えば、他の機能を有する場合がある。例えば、読み出し回路は、画素に、所定の電位を供給する機能を有する場合がある。または例えば、読み出し回路は、情報を保存する機能を有する場合がある。または例えば、読み出し回路は、アナログ信号をデジタル信号に変換する機能を有する場合がある。そのため、読み出し回路を、単に、回路と呼ぶ場合がある。例えば、読み出し回路を、第１の回路、第２の回路などと呼ぶ場合がある。
駆動用トランジスタなどのトランジスタは、一例としては、発光素子などの表示素子を駆動することができる機能を有する。または、駆動用トランジスタなどのトランジスタは、一例としては、発光素子などの表示素子に流れる電流の大きさを制御することができる機能を有する。ただし、駆動用トランジスタなどのトランジスタは、例えば、他の機能を有する場合がある。そのため、駆動用トランジスタなどのトランジスタを、単に、トランジスタと呼ぶ場合がある。例えば、駆動用トランジスタなどのトランジスタを、第１のトランジスタ、第２のトランジスタなどと呼ぶ場合がある。
本実施の形態に示す表示装置は、図１に示すように、１行目からｍ行目まで行ごとに順番に画素を走査し、この走査を繰り返すことによって画像を表示する。なお、図１には、２フレーム期間の表示装置の動作を示す。所定の行の走査を開始してからｍ行の走査を順次行って、再度所定の行の走査を行うまでの時間を１フレーム期間と呼ぶ。１フレーム期間には、画像を表示するための走査が行われない期間（以下、ブランキング期間ともいう）があってもよい。なお、１行目の走査を開始してからｍ行目まで走査を行う期間を、アドレス期間、または、書き込み期間などと呼ぶことがある。つまり、１フレーム期間は、アドレス期間とブランキング期間とから構成されていてもよい。ただし、１フレーム期間が、複数のサブフレーム期間を有する場合もある。その場合、各サブフレーム期間は、それぞれ、アドレス期間を有する場合がある。また、ある行に属する画素が選択されて、当該画素における発光素子の発光を制御する信号（以下、データ信号ともいう）が入力され、次のフレーム期間において、再度、当該画素が選択されて、新たなデータ信号が入力されるまでの期間を、表示期間と呼ぶことがある。つまり、ある画素について、実質的に１つの階調の表示を行っている期間を表示期間と呼ぶことがある。なお、画素の選択は、画素と接続された配線（以下、選択線ともいう）に、当該画素を選択するための信号（以下、選択信号ともいう）を供給することにより行うことができる。また、表示期間の長さは、全ての行で同じであるが、表示期間が始まるタイミングと終わるタイミングは、行によって変わってくることが多い。
画像を表示するための走査を行っている間に、駆動用トランジスタの電流特性を読み出そうとすると、読み出しのための信号の入力によって画像の表示が乱れてしまう場合がある。しかしながら、ｍ×ｎ個の全ての画素、ｍ×ｎ個のうちの特定の色の全ての画素、または特定の複数の画素が全て黒表示の場合に、当該黒表示の画素を選択して電流特性の情報の読み出しを行うことで、画素の黒表示を乱すことなく、電流特性の情報の読み出しを行うことができる。なお、特定の複数の画素が全て黒表示である場合とは、具体的には、同一の選択線と接続された全ての画素が黒表示である場合、同一の行に配置された全ての画素が黒表示である場合、または、同一の行に配置された画素のうちの特定の色の全ての画素が黒表示である場合、などである。一例としては、同一の行に属し、同一の選択線と接続された全ての画素が黒表示である場合などが挙げられる。
なお、黒表示の状態のことを、非表示の状態、と呼ぶ場合もある。または、黒表示の状態のことを、階調数がゼロの状態、と呼ぶ場合もある。また、黒以外の階調の表示を行っている状態のことを、表示の状態、と呼ぶ場合もある。または、黒以外の階調の表示を行っている状態のことを、階調数がゼロより大きい状態、と呼ぶ場合もある。最も明るい階調の表示を行っている状態のことを、白表示の状態、と呼ぶ場合もある。または、最も明るい階調の表示を行っている状態のことを、最高階調数での表示の状態、と呼ぶ場合もある。
本実施の形態では、一例としては、特定の複数の画素が全て黒表示の場合に、アドレス期間において、当該複数の画素のうち、所定の画素が有する駆動用トランジスタの電流特性の情報を読み出すことによって、駆動用トランジスタの電流特性のばらつきを補正する表示装置の駆動方法について説明する。
図２に本実施の形態に示す表示装置の駆動方法のフローチャートの一例を示す。図２に示すように、表示装置の駆動方法をステップＳ１乃至Ｓ６に分けて説明する。
まず、アドレス期間が開始すると、特定の画素が選択される（ステップＳ１）。この選択は、ゲート線駆動回路などを用いて行うことができる。ここで、選択された特定の複数の画素が全て黒表示である場合（ステップＳ２において「ＹＥＳ」）、特定の複数の画素のうち、電流特性の情報の読み出しを行う所定の画素（以下、読み出し画素ともいう）に、電流特性の情報を読み出すための信号（以下、読み出し信号ともいう）が入力される。また、特定の複数の画素のうち、読み出し画素以外の画素には、黒表示を行うための信号が入力される（ステップＳ３）。なお、ここでは具体例として、上記特定の複数の画素が、同一の選択線と接続され、同一の行に属するｎ個の画素である場合について説明する。このように読み出し画素のみから情報を読み出すことにより、情報が混ざり合ってしまうことを避けることができる。
ステップＳ３における読み出し信号の入力により、読み出し画素から駆動用トランジスタの電流特性の情報を、読み出し回路を用いて読み出すことができる。なお、電流特性の情報の読み出しは、ステップＳ３の動作の期間において行ってもよいし、ステップＳ３の動作の期間よりも後に行ってもよい。
上記の電流特性の情報としては、駆動用トランジスタの電流特性のばらつきに関する情報ならばどのような情報でもよい。例えば、駆動用トランジスタの電流値でもよいし、駆動用トランジスタのしきい値電圧でもよい。なお、電流値を読み出せば、その大きさから、しきい値電圧、移動度、チャネル長、または、チャネル幅などの少なくとも一つが、どのようにばらついているのか、または、劣化しているのか、を知ることが出来る。例えば、読み出す情報が電流値である場合、その電流は、入力された読み出し用の信号の大きさに応じた大きさを有する。
なお、ステップＳ３において読み出し信号の入力を行った時、読み出し画素の発光素子が黒表示を維持できるように、当該発光素子に逆方向のバイアスが印加されることが好ましい。また、黒表示の状態を維持できるように、順方向のバイアスが印加されるとしても微弱な電位差に抑えるものとする。微弱な電位差としては、数ボルト程度以下が好ましく、例えば、２ボルト以下、より好ましくは１ボルト以下とする。または、例えば、発光素子に電流が流れないような状態となっていることが好ましい。一例としては、発光素子と接続されているトランジスタがオフ状態となっており、その結果、発光素子に電流が流れない状態となっていることが好ましい。
一方、同一の行に属するｎ個の画素の少なくとも１つが黒表示ではない場合（ステップＳ２において「ＮＯ」）は、読み出し信号の入力は行わず、ｎ個の画素に所定の階調表示を行うための信号を入力して、通常の書き込み動作を行う（ステップＳ４）。
なお、ゲート線駆動回路がシフトレジスタ回路を有する場合には、１行目からｍ行目まで行ごとに順番に走査することができる。また、ゲート線駆動回路として、デコーダ回路などが使用されている場合には、任意の順序で、任意の行を選択できる。したがって、その場合には、ゲート線駆動回路が１行目からｍ行目まで行ごとに順番に走査する必要はない。走査せずに、所定の行（黒表示の行）のみをすぐに選択して、読み出し用の信号を画素に入力してもよい。なお、選択する行は、１行のみでもよいし、複数の行であってもよい。
そして、ステップＳ３において読み出し信号および黒表示の信号を入力した後、次行の画素を選択と、読み出し画素が有する駆動用トランジスタの電流特性の情報の読み出しを行う（ステップＳ５）。このとき、例えば、読み出し画素では、トランジスタの電流特性を読み出すためのスイッチまたはトランジスタが、オン状態となっている。なお、次行の書き込みにおいても、ステップＳ２のように、特定の画素が黒表示かどうかを判断して、画素に信号を入力すればよい。
なお、電流特性の情報の読み出しは、ステップＳ３以降、次のフレーム期間において、再度読み出し画素が選択されるまでの期間であれば、自由に行うことができる。そのため、ステップＳ５のように、アドレス期間において行が選択されている際にも電流特性の情報の読み出しを行うことができる。
例えば、図１（Ａ）に示すように、ｉ行目（ｉは１以上ｍ以下の整数）の画素において、表示期間全体にわたって、つまり、１フレーム期間にわたって、読み出し画素が有する駆動用トランジスタの電流特性の情報を読み出すことができる。また、１フレーム期間よりも短い期間において、読み出し画素が有する駆動用トランジスタの電流特性の情報を読み出すこともできる。例えば、図１（Ｂ）に示すように、読み出し画素が選択された後のアドレス期間の一部または全期間において読み出しを行ってもよいし、図１（Ｃ）に示すようにブランキング期間の一部または全期間において読み出しを行ってもよいし、図１（Ｄ）に示すように次のアドレス期間において、読み出し画素が選択されるまでの一部または全期間において読み出しを行ってもよい。なお、ｉ行目の画素において特性の読み出しを行わない場合には、表示期間全体にわたって、つまり、１フレーム期間にわたって、表示動作が行われる。
なお、ステップＳ５において、読み出し画素に読み出し信号が保持されていれば、読み出し画素に読み出し信号を入力し続けなくてもよい。
一方、ステップＳ４において通常の書き込みを行った場合は、次行の画素の選択のみを行う（ステップＳ６）。
そして、ステップＳ５またはステップＳ６において次行の画素を選択した後は、次行の画素の全てが黒表示であるか否かに応じて（ステップＳ２）、ステップＳ３乃至ステップＳ６の動作が同様に行われる。なお、ステップＳ３で信号の入力を行った画素が最終行（ｍ行目）の画素の場合、ステップＳ３とステップＳ５の間にブランキング期間があってもよく、また、当該ブランキング期間に電流特性の情報の読み出しをおこなってもよい。
また、１フレーム期間中において、読み出しを行う行は、１行のみである必要はない。１フレーム期間中において、複数行において、読み出し動作をおこなってもよい。例えば、図１におけるｉ行目と、ｉ＋Ａ行目と、ｉ＋Ａ＋Ｂ行目とにおいて、読み出し動作を行ってもよい。ここで、ＡおよびＢは、自然数である。従って、ステップＳ２乃至ステップＳ６までの動作は、１フレーム期間中において、行数分だけ繰り返されることとなる。
そして、次のフレーム期間においては、ステップＳ３以降に読み出された電流特性の情報に従って、電流特性のばらつきを補正した信号を作成し、当該信号を読み出し画素に入力することができる。
なお、電流特性の情報の読み出しは、例えば、読み出し画素において、トランジスタの電流特性を読み出すためのスイッチまたはトランジスタをオフ状態とすることにより、終了することができる。
これにより、表示動作に並行して外部補正を行うことができることとなる。または、これにより、表示ムラの少ない表示装置を実現できる。または、これにより、精細な表示を行うことができる表示装置を実現できる。または、これにより、トランジスタの特性ばらつきの影響を低減することができる半導体装置を実現できる。または、これにより、トランジスタのしきい値電圧のばらつきの影響を低減することができる半導体装置を実現できる。または、これにより、トランジスタの移動度のばらつきの影響を低減することができる半導体装置を実現できる。
なお、画像の表示を始めてから一度も１行すべての画素が黒表示にならなかった行については、例えば、表示装置の電源が切られる際、表示装置の電源が入力された直後、所定の期間中に表示装置が使用されていないとき、深夜、または、早朝などの少なくとも一つに当該行の駆動用トランジスタの電流特性の情報を読み出しておくことが好ましい。また、あるフレーム期間中またはあるサブフレーム期間中に全ての画素が黒表示になる期間が存在する場合や、あるフレーム期間と他のフレーム期間との間に全ての画素が黒表示になる期間が存在する場合や、あるサブフレーム期間と他のサブフレーム期間との間に全ての画素が黒表示になる期間が存在する場合には、これらの期間中に駆動用トランジスタの電流特性の情報の読み出しを行うことができる。
以上の駆動方法を用いて表示装置の各画素の駆動用トランジスタの電流特性のばらつきを補正することができる。この駆動方法においては、表示装置の表示動作と並行して駆動用トランジスタの電流特性のばらつきを補正することができる。
これにより、開示する発明の一態様に係る表示装置を組み込んだ製品について、出荷前検査を行うとき、製品の表示検査をしながら、製品の画素の発光輝度のばらつきの補正を行うことができる。よって、製品の出荷前の検査期間を短縮することができるので、製品のコストダウンを図ることができる。
また、上記の表示装置の駆動方法は、出荷した後の製品においても、電源を入れて画像を表示するたびに行われる。よって、製品出荷後の経時的な劣化などによる発光輝度のばらつきについても、自動的に補正を行うことができる。これにより、製品寿命の延長を図ることができる。
なお、上記の表示装置の駆動方法においては、他の行において表示を行いながら、電流特性の情報を読み出していたが、本実施の形態に示す表示装置の駆動方法は必ずしもこれに限られるものではない。例えば、表示画面が暗転して全画素が黒表示となっているとき、または、動画特性を向上させるために、黒画面挿入を行っているとき、などに電流特性の情報の読み出しを行ってもよい。
〈半導体装置の構成例〉
次に、開示する発明の一態様に係る半導体装置の具体的な構成の一例について、図３のブロック図および図４の回路図を用いて説明する。図３は、（ｍ×ｎ）個の画素２０を有する画素部１５と周辺回路のブロック図の一例である。
図３に示す表示装置は、駆動回路１１と、駆動回路１２と、回路部１３と、画素２０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に設けられた画素部１５と、行方向に延設して設けられた配線ＳＬ＿１乃至ＳＬ＿ｍと、行方向に延設して設けられた配線ＧＬ＿１乃至ＧＬ＿ｍと、列方向に延設して設けられた配線ＤＬ＿１乃至ＤＬ＿ｎと、行方向に延設して設けられた配線ＩＬ＿１乃至ＩＬ＿ｍと、を有する。このように配線ＩＬ＿１乃至ＩＬ＿ｍが行方向に延設して設けられているため、各行で、独立して、配線ＩＬを駆動することができる。そのため、各行で、独立して、電流特性の情報の読み出しを行うことができる。したがって、１フレーム期間において、複数行において、電流特性の情報の読み出しを行うことができる。
駆動回路１１は、配線ＳＬ＿１乃至ＳＬ＿ｍ、配線ＧＬ＿１乃至ＧＬ＿ｍと接続されている。駆動回路１１は、画素または行を選択する機能を有している。または、駆動回路１１は、画素または行を、１行ずつ順次選択する機能を有している。または、駆動回路１１は、特定の画素または行を選択する機能を有している。または、駆動回路１１は、画素に、選択信号または非選択信号を出力する機能を有している。したがって、駆動回路１１は、ゲート線駆動回路、または、スキャン線駆動回路としての機能を有している。
また、駆動回路１２は、配線ＤＬ＿１乃至ＤＬ＿ｎと、接続されている。駆動回路１２は、画素または列に、データ信号を供給する機能を有している。または、駆動回路１２は、画素または列に、読み出し信号を供給する機能を有している。したがって、駆動回路１２は、ソース線駆動回路、データ線駆動回路、または、ビデオ信号線駆動回路としての機能を有している。なお、データ信号の例としては、画素に表示する映像に対応する信号（以下、映像信号ともいう）などが挙げられる。
回路部１３（以下、読み出し回路部ともいう）は、配線ＩＬ＿１乃至ＩＬ＿ｍと接続されている。回路部１３は、画素から出力される情報を読み取る機能を有している。または、回路部１３は、画素の中の端子の電位を読み取る機能を有している。または、回路部１３は、画素から出力される情報を読み取るか否かを選択する機能を有している。
なお、駆動回路１２と回路部１３とは、一つの回路にまとまって設けることもできる。
このように、駆動回路１１、駆動回路１２、回路部１３などは、様々な機能を有する場合がある。そのため、駆動回路１１、駆動回路１２、回路部１３などを、単に、回路と呼ぶ場合がある。例えば、駆動回路１１、駆動回路１２、回路部１３などを、第１の回路、第２の回路などと呼ぶ場合がある。
図４にｉ行ｊ列（ｊは１以上ｎ以下の整数）の画素２０＿（ｉ，ｊ）の構成を示す。画素２０＿（ｉ，ｊ）は、トランジスタ２１、トランジスタ２２、トランジスタ２３、発光素子２４および容量素子２５を有している。なお、それぞれのトランジスタは、マルチゲート構造、つまり、複数のトランジスタが直列に接続されたような構造を取っていてもよい。なお、それぞれのトランジスタは、チャネルの上下にゲート電極が設けられているような構造を取っていてもよい。画素２０＿（ｉ，ｊ）が有するこれらの素子は、配線ＧＬ＿ｉ、配線ＳＬ＿ｉ、配線ＤＬ＿ｊ、配線ＣＬ＿ｊおよび配線ＩＬ＿ｉとそれぞれ接続されている。なお、配線ＣＬ＿１乃至配線ＣＬ＿ｎについては、図３には示していないが、例えば、列方向に延設して設けることができる。また、配線ＣＬは図４では列方向に延設して設けられているが、これに限られることなく、延設する方向を適宜変えてもよい。例えば、列方向に設けた配線と、行方向に設けた配線とを用いて、相互に接続して構成してもよい。
なお、画素２０＿（ｉ，ｊ）以外の画素２０においても、画素２０＿（ｉ，ｊ）と同様の構成とすることができる。
具体的な画素２０＿（ｉ，ｊ）の接続関係は、以下のようになる。トランジスタ２１のゲートは配線ＧＬ＿ｉと接続され、ソースまたはドレインの一方は配線ＤＬ＿ｊと接続され、ソースまたはドレインの他方はトランジスタ２２のゲートと接続されている。トランジスタ２２のソースまたはドレインの一方は配線ＣＬ＿ｊと接続され、ソースまたはドレインの他方はトランジスタ２３のソースまたはドレインの一方、および発光素子２４の一方の電極（以下、画素電極ともいう）と接続されている。トランジスタ２３のゲートは配線ＳＬ＿ｉと接続され、ソースまたはドレインの他方は配線ＩＬ＿ｉと接続されている。発光素子２４の他方の電極（以下、共通電極ともいう）には、所定の電位（以下、共通電位ともいう）が与えられる。
また、配線ＩＬ＿ｉは、回路部１３に含まれる読み出し回路１６と接続されている。なお、配線ＩＬ＿ｉは、電流特性の情報の読み出しを行わない期間中、または、ビデオ信号や読み出し信号が画素に供給されている期間中には、別の回路、例えば、一定の電位を供給する機能を有する回路と接続されていてもよい。例えば、配線ＩＬ＿ｉは、一定の電位が供給される配線に接続されていてもよい。なお、配線ＩＬ＿ｉが、読み出し回路１６および別の回路１７と接続されている場合には、図５に示すように、配線ＩＬ＿ｉと読み出し回路１６の間にスイッチ１９ａが、配線ＩＬ＿ｉと回路１７の間にスイッチ１９ｂが、設けられている。そして、それぞれのスイッチを切り替えて、配線ＩＬ＿ｉと、読み出し回路１６または回路１７のいずれか一つの回路との間を導通させることができる。なお、回路１７は図３における回路部１３の内部に設けられた回路であってもよいし、回路部１３の外部に設けられた回路であってもよい。
また、容量素子２５の一方の電極はトランジスタ２１のソースまたはドレインの他方、およびトランジスタ２２のゲートと接続され、他方の電極はトランジスタ２２のソースまたはドレインの他方、トランジスタ２３のソースまたはドレインの一方、および発光素子２４の画素電極と接続されている。このように、容量素子２５を設けることで、トランジスタ２２のゲートに多くの電荷を保持することができ、映像情報の保持期間をより長くすることができる。
なお、容量素子２５は必ずしも設ける必要はなく、例えば、トランジスタ２２のゲートとトランジスタ２２のソースまたはドレインの他方との間の寄生容量が大きい場合は、当該寄生容量で容量素子２５の代替とすることができる。
駆動回路１１は、配線ＧＬを介してトランジスタ２１のオン状態とオフ状態を制御することができ、配線ＳＬを介してトランジスタ２３のオン状態とオフ状態を制御することができる。
駆動回路１２は、配線ＤＬを介して映像信号または読み出し信号をトランジスタ２２のゲートに与えることができる。
回路部１３は、配線ＩＬ＿１乃至ＩＬ＿ｍに対応して読み出し回路１６を有している。読み出し回路１６は、各画素２０のトランジスタ２２から電流特性の情報を読み出すことができる。または、読み出し回路１６は、配線ＩＬ＿１乃至ＩＬ＿ｍに、所定の電圧を供給することができる。
配線ＣＬは、例えば、発光素子２４に電流を供給する高電位電源線として機能させることができる。
ただし、駆動回路１１、駆動回路１２および回路部１３の構成は上記に限定されるものではなく、駆動回路１１、駆動回路１２および回路部１３を設ける位置を変えても良いし、これらのうち複数の駆動回路の機能を一つの駆動回路にまとめる構成としても良い。例えば、図３では駆動回路１１および回路部１３が画素部１５の片側だけに設けられているが、駆動回路１１または回路部１３を分割し、画素部１５の両側に設けるような構成としてもよい。また、図３では、駆動回路１１と回路部１３を分割して設けているが、これを一つの駆動回路部としてまとめる構成としてもよい。
また、駆動回路１１、駆動回路１２および回路部１３の位置、機能などの構成を変更するのに伴い、配線ＧＬ、配線ＳＬ、配線ＤＬ、配線ＩＬおよび配線ＣＬの延設する方向、本数などを適宜変更することができる。例えば、配線ＩＬを列方向に延設して設ける構成としてもよい。また、例えば、配線ＧＬと配線ＳＬを一種類の配線にまとめる構成としてもよい。その場合の回路図を図６に示す。一種類の配線にまとめる場合には、トランジスタ２１とトランジスタ２３は同時にオンオフすることになる。したがって、トランジスタ２１とトランジスタ２３とを同時にオンオフするような駆動方法を採用する場合には、配線ＧＬと配線ＳＬを一種類の配線にまとめることができる。
発光素子２４を流れる電流の大きさは、画素２０に入力される映像信号の大きさに応じて制御された、トランジスタ２２にしたがって制御される。また、発光素子２４の輝度は、画素電極と共通電極の間に流れる電流量によって定まる。例えば、ＯＬＥＤ（有機発光ダイオード）を発光素子２４として用いる場合、アノードとカソードのいずれか一方が画素電極として機能し、他方が共通電極として機能する。図４では、発光素子２４のアノードを画素電極として用い、発光素子２４のカソードを共通電極として用いた画素２０の構成を例示している。
なお、トランジスタの極性、発光素子の向き、配線の電位、および、信号の電位などを変更した回路構成で動作することもできる。一例として、図４を変形した場合の例を図７に示す。図７では、トランジスタ２１乃至トランジスタ２３をｐチャネル型とし、発光素子２４の向きを図４とは逆にしている。なお、図４に示す画素回路以外にも、同様に回路を構成することができる。
画素２０が有する、トランジスタ２１乃至トランジスタ２３、およびその他のトランジスタの少なくとも一つには、チャネル形成領域に酸化物半導体を含むトランジスタ（以下、ＯＳトランジスタともいう）を用いることができる。特に、トランジスタ２１としてＯＳトランジスタを用いることで、トランジスタ２１のオフ電流を極めて小さくすることができる。そして、このようなトランジスタ２１を画素２０に用いることで、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタをトランジスタ２１に用いる場合に比べて、トランジスタ２２のゲートまたは容量素子２５に蓄積された電荷のリークを防ぐことができる。
また、静止画のように、連続する幾つかのフレーム期間に渡って、画素部１５に同じ画像情報を有する映像信号が書き込まれる場合などは、駆動周波数を低くする、言い換えると一定期間内における画素部１５への映像信号の書き込み回数を少なくしても、画像の表示を維持することができる。例えば、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）をトランジスタ２１の半導体膜に用いることで、映像信号の書き込みの間隔を１０秒以上、好ましくは３０秒以上、さらに好ましくは１分以上にすることができる。そして、映像信号が書き込まれる間隔を長くすればするほど、消費電力をより低減することができる。
また、映像信号の電位をより長い期間に渡って保持することができるため、トランジスタ２２のゲートの電位を保持するための容量素子２５を画素２０に設けなくとも、表示される画質が低下するのを防ぐことができる。
なお、ＯＳトランジスタの構造やオフ電流の詳細については、実施の形態４において後述する。
また、トランジスタ２１乃至トランジスタ２３、およびその他のトランジスタは、ＯＳトランジスタに限定されない。例えば、チャネル形成領域が単結晶半導体を有する基板の一部に形成されるトランジスタを用いることができる。単結晶半導体を有する基板としては、単結晶シリコン基板や単結晶ゲルマニウム基板などが挙げられる。チャネル形成領域に単結晶半導体を有するトランジスタは電流供給能力が高いため、このようなトランジスタを用いて画素２０を構成することにより、画素２０の動作速度を向上させることができる。
また、トランジスタ２１乃至トランジスタ２３、およびその他のトランジスタは、ＯＳトランジスタ以外の、半導体膜にチャネル形成領域が形成されるトランジスタにより構成することもできる。例えば、チャネル形成領域に非単結晶半導体を有するトランジスタによって構成することができる。非単結晶半導体としては、非晶質シリコン、微結晶シリコン、多結晶シリコンなどの非単結晶シリコンや、非晶質ゲルマニウム、微結晶ゲルマニウム、多結晶ゲルマニウムなどの非単結晶ゲルマニウムなどが挙げられる。特に、結晶性を有する半導体膜を用いることにより、画素２０の動作速度を向上させることができる。
また、各トランジスタは、ゲートを半導体膜の片側において少なくとも有していれば良いが、半導体膜を間に挟んで存在する一対のゲートを有していても良い。
ここで、あるトランジスタＴが、半導体膜を間に挟んで存在する一対のゲートを有している場合、一方のゲートには信号Ａが、他方のゲートには固定電位Ｖｂが与えられてもよい。
信号Ａは、例えば、導通状態または非導通状態を制御するための信号である。信号Ａは、電位Ｖ１、または電位Ｖ２（Ｖ１＞Ｖ２とする）の２種類の電位をとるデジタル信号であってもよい。例えば、電位Ｖ１を高電源電位とし、電位Ｖ２を低電源電位とすることができる。信号Ａは、アナログ信号であってもよい。
固定電位Ｖｂは、例えば、トランジスタＴのしきい値電圧ＶｔｈＡを制御するための電位である。固定電位Ｖｂは、電位Ｖ１、または電位Ｖ２であってもよい。この場合、固定電位Ｖｂを生成するための電位発生回路を別途設ける必要がなく好ましい。固定電位Ｖｂは、電位Ｖ１、または電位Ｖ２と異なる電位であってもよい。固定電位Ｖｂを低くすることで、しきい値電圧ＶｔｈＡを高くできる場合がある。その結果、ゲートーソース間電圧Ｖｇｓが０Ｖのときのドレイン電流を低減し、トランジスタＴを有する回路のリーク電流を低減できる場合がある。例えば、固定電位Ｖｂを低電源電位よりも低くしてもよい。固定電位Ｖｂを高くすることで、しきい値電圧ＶｔｈＡを低くできる場合がある。その結果、ゲートーソース間電圧ＶｇｓがＶＤＤのときのドレイン電流を向上させ、トランジスタＴを有する回路の動作速度を向上できる場合がある。例えば、固定電位Ｖｂを低電源電位よりも高くしてもよい。
また、トランジスタＴの一方のゲートには信号Ａが、他方のゲートには信号Ｂが与えられてもよい。信号Ｂは、例えば、トランジスタＴの導通状態または非導通状態を制御するための信号である。信号Ｂは、電位Ｖ３、または電位Ｖ４（Ｖ３＞Ｖ４とする）の２種類の電位をとるデジタル信号であってもよい。例えば、電位Ｖ３を高電源電位とし、電位Ｖ４を低電源電位とすることができる。信号Ｂは、アナログ信号であってもよい。
信号Ａと信号Ｂが共にデジタル信号である場合、信号Ｂは、信号Ａと同じデジタル値を持つ信号であってもよい。この場合、トランジスタＴのオン電流を向上し、トランジスタＴを有する回路の動作速度を向上できる場合がある。このとき、信号Ａの電位Ｖ１は信号Ｂの電位Ｖ３と異なっていても良い。また、信号Ａの電位Ｖ２は信号Ｂの電位Ｖ４と異なっていても良い。例えば、信号Ｂが入力されるゲートに対応するゲート絶縁膜が、信号Ａが入力されるゲートに対応するゲート絶縁膜よりも厚い場合、信号Ｂの電位振幅（Ｖ３−Ｖ４）を、信号Ａの電位振幅（Ｖ１−Ｖ２）より大きくしても良い。そうすることで、トランジスタＴの導通状態または非導通状態に対して、信号Ａが与える影響と、信号Ｂが与える影響と、を同程度とすることができる場合がある。
信号Ａと信号Ｂが共にデジタル信号である場合、信号Ｂは、信号Ａと異なるデジタル値を持つ信号であってもよい。この場合、トランジスタＴの制御を信号Ａと信号Ｂによって別々に行うことができ、より高い機能を実現できる場合がある。例えば、トランジスタＴがｎチャネル型である場合、信号Ａが電位Ｖ１であり、かつ、信号Ｂが電位Ｖ３である場合のみ導通状態となる場合や、信号Ａが電位Ｖ２であり、かつ、信号Ｂが電位Ｖ４である場合のみ非導通状態となる場合には、一つのトランジスタでＮＡＮＤ回路やＮＯＲ回路等の機能を実現できる場合がある。また、信号Ｂは、しきい値電圧ＶｔｈＡを制御するための信号であってもよい。例えば、信号Ｂは、トランジスタＴを有する回路が動作している期間と、当該回路が動作していない期間と、で電位が異なる信号であっても良い。信号Ｂは、回路の動作モードに合わせて電位が異なる信号であってもよい。この場合、信号Ｂは信号Ａほど頻繁には電位が切り替わらない場合がある。
信号Ａと信号Ｂが共にアナログ信号である場合、信号Ｂは、信号Ａと同じ電位のアナログ信号、信号Ａの電位を定数倍したアナログ信号、または、信号Ａの電位を定数だけ加算もしくは減算したアナログ信号等であってもよい。この場合、トランジスタＴのオン電流を向上し、トランジスタＴを有する回路の動作速度を向上できる場合がある。信号Ｂは、信号Ａと異なるアナログ信号であってもよい。この場合、トランジスタＴの制御を信号Ａと信号Ｂによって別々に行うことができ、より高い機能を実現できる場合がある。
信号Ａがデジタル信号、信号Ｂがアナログ信号であってもよい。信号Ａがアナログ信号、信号Ｂがデジタル信号であってもよい。
また、トランジスタＴの一方のゲートには固定電位Ｖａが、他方のゲートには固定電位Ｖｂが与えられてもよい。トランジスタＴの両方のゲートに固定電位を与える場合、トランジスタＴを、抵抗素子と同等の素子として機能させることができる場合がある。例えば、トランジスタＴがｎチャネル型である場合、固定電位Ｖａまたは固定電位Ｖｂを高く（低く）することで、トランジスタの実効抵抗を低く（高く）することができる場合がある。固定電位Ｖａ及び固定電位Ｖｂを共に高く（低く）することで、一つのゲートしか有さないトランジスタによって得られる実効抵抗よりも低い（高い）実効抵抗が得られる場合がある。
また、図４では、トランジスタがすべてｎチャネル型である場合を例示している。画素２０内のトランジスタがすべて同じチャネル型である場合、トランジスタの作製工程において、半導体膜に一導電性を付与する不純物元素の添加などの工程を、一部省略することができる。ただし、表示装置では、必ずしも画素２０内のトランジスタがすべてｎチャネル型である必要はない。例えば、トランジスタ２１およびトランジスタ２３をｐチャネル型にしてもよい。
また、トランジスタ２１およびトランジスタ２３の代わりに、電気的スイッチ、機械的スイッチ、または、ＭＥＭＳ素子などを用いてもよい。
〈半導体装置の駆動方法〉
次に、図３および図４に示す半導体装置の駆動方法の一例について説明する。ここでは特に、ｉ行ｊ列の画素２０＿（ｉ，ｊ）を含む９つの画素の動作を、図８乃至図１４を参照しながら説明する。なお、以下においては、図２のステップＳ１おいて選択される画素が、同一の配線ＧＬ＿ｉおよび同一の配線ＳＬ＿ｉと接続された、ｉ行目の画素２０である場合について説明する。また、ｉ行目の画素２０がすべて黒表示であり、ｉ行ｊ列の画素２０＿（ｉ，ｊ）から電流特性の情報を読み出す場合について説明する。また、配線ＩＬ＿ｉ、配線ＩＬ＿ｉ＋１、配線ＩＬ＿ｉ＋２と接続された読み出し回路１６を、それぞれ読み出し回路１６＿ｉ、読み出し回路１６＿ｉ＋１、読み出し回路１６＿ｉ＋２と表す。
まず、１フレーム期間のアドレス期間が開始すると、１行目からｍ行目まで行ごとに順番に画素２０が走査される。そして、図８に示すように、ｉ行目の画素２０が選択されると、配線ＳＬ＿ｉに選択信号が入力され、ｉ行目の画素２０においてトランジスタ２３がオン状態となる。トランジスタ２３がオン状態となると、配線ＩＬ＿ｉとトランジスタ２２のソースまたはドレインの他方（以下、トランジスタ２２のソース電極ともいう）が導通し、トランジスタ２２のソース電極に配線ＩＬ＿ｉの電位が与えられる。なお、配線ＳＬ＿ｉに入力される選択信号としては、トランジスタ２３がｎチャネル型トランジスタである場合はハイレベルの電位を、トランジスタ２３がｐチャネル型トランジスタである場合はローレベルの電位を用いることができる。
なお、このときの配線ＩＬ＿ｉの電位は、発光素子２４が発光状態とならないような電位である。具体的には、配線ＩＬ＿ｉの電位は、発光素子２４の共通電位より低い、または共通電位と同程度とすることが好ましい。このように配線ＩＬ＿ｉの電位を設定することにより、発光素子２４に逆方向のバイアスが印加されるか、バイアスが印加されない状態とすることができ、ｉ行目の画素の黒表示の状態を維持することができる。また、発光素子２４に順方向のバイアスが印加されるとしても、黒表示の状態を維持できるように、配線ＩＬ＿ｉと共通電位の電位差は、微弱な電位差に抑えることが好ましい。微弱な電位差としては、数ボルト程度以下が好ましく、例えば、２ボルト以下、より好ましくは１ボルト以下とする。
なお、図８に示す動作は、必ずしも行わなくてもよい。
その後、または、配線ＳＬ＿ｉへの選択信号の入力と同時に、配線ＧＬ＿ｉに選択信号が入力され、ｉ行目の画素２０においてトランジスタ２１がオン状態となる（図９）。トランジスタ２１がオン状態となると、配線ＤＬとトランジスタ２２のゲート電極が導通状態となる。ここで、配線ＤＬ＿ｊ＋１、配線ＤＬ＿ｊ＋２にはそれぞれ、画素２０＿（ｉ，ｊ＋１）、画素２０＿（ｉ，ｊ＋２）の映像信号（ここでは、黒表示の映像信号）が与えられているため、画素２０＿（ｉ，ｊ＋１）のトランジスタ２２のゲート電極に画素２０＿（ｉ，ｊ＋１）の映像信号に対応する電位が与えられ、画素２０＿（ｉ，ｊ＋２）のトランジスタ２２のゲート電極に画素２０＿（ｉ，ｊ＋２）の映像信号に対応する電位が与えられる。つまり、画素２０＿（ｉ，ｊ＋１）のトランジスタ２２のゲート―ソース間に、配線ＤＬ＿ｊ＋１の電位と配線ＩＬ＿ｉの電位との間の電圧が供給される。また、画素２０＿（ｉ，ｊ＋２）のトランジスタ２２のゲート―ソース間に、配線ＤＬ＿ｊ＋２の電位と配線ＩＬ＿ｉの電位との間の電圧が供給される。これにより、トランジスタ２２のゲート―ソース間の電位差が安定し、トランジスタ２２のゲート電極または容量素子２５に保持された映像信号に応じた電流を、配線ＣＬ＿ｊから発光素子２４に供給することが可能となる。なお、図９においては、画素２０＿（ｉ，ｊ＋１）、画素２０＿（ｉ，ｊ＋２）のトランジスタ２２のゲートに黒表示に対応する映像信号が与えられるため、トランジスタ２２はオフ状態となっている。また、配線ＧＬ＿ｉに入力される選択信号としては、トランジスタ２１がｎチャネル型トランジスタである場合はハイレベルの電位を用いることができ、トランジスタ２１がｐチャネル型トランジスタである場合はローレベルの電位を用いることができる。
一方、配線ＤＬ＿ｊには、読み出し信号が与えられている。そのため、配線ＧＬ＿ｉに選択信号が入力されて画素２０＿（ｉ，ｊ）のトランジスタ２１がオン状態となると、トランジスタ２２のゲート電極に読み出し信号が与えられ、トランジスタ２２がオン状態となる。ここで、配線ＳＬ＿ｉには選択信号が入力されており、トランジスタ２３はオン状態であるため、配線ＩＬ＿ｉとトランジスタ２２のソース電極が導通し、トランジスタ２２のソース電極に配線ＩＬ＿ｉの電位が与えられる。よって、配線ＣＬ＿ｊがトランジスタ２２およびトランジスタ２３を介して読み出し回路１６＿ｉと導通状態となる。なお、配線ＩＬ＿ｉの電位は、読み出し回路１６＿ｉによって制御される。そのため、発光素子には、電流が流れない。従って、画素２０＿（ｉ，ｊ）において、黒表示の状態を維持しつつ、トランジスタ２２の電流特性の情報を読み出すことができる。なお、配線ＩＬ＿ｉの電位は、読み出し回路１６＿ｉで設定することができる。
ここで、トランジスタ２２の電流特性の情報としては、各画素におけるトランジスタ２２の電流特性のばらつきに関する情報ならばどのような情報でもよい。例えば、トランジスタ２２の電流値でもよいし、トランジスタ２２のしきい値電圧でもよい。
ここで、ｉ行以外の行については、読み出し用の信号が入力されないように、トランジスタ２１をオフ状態のままにしておける信号を配線ＧＬに入力しておく。
なお、配線ＧＬ＿ｉと配線ＳＬ＿ｉとが１本にまとめられている場合は、配線ＧＬ＿ｉと配線ＳＬ＿ｉとが、同時に選択される場合と同様の動作を行うこととなる。
次に、図１０に示すように、ｉ行目の画素２０の選択が終了し、ｉ＋１行目の画素２０の選択が行われる。ｉ＋１行目の画素が選択されると、配線ＧＬ＿ｉ＋１および配線ＳＬ＿ｉ＋１に選択信号が供給される。一方、配線ＧＬ＿ｉに入力されていた選択信号が供給されなくなり、配線ＧＬ＿ｉには非選択信号が供給される。その結果、トランジスタ２１がオフ状態となる。なお、配線ＧＬ＿ｉ＋１への選択信号の供給と、配線ＳＬ＿ｉ＋１への選択信号の供給は、図８、９に示すように異なる期間に行ってもよい。
ここで、画素２０＿（ｉ，ｊ＋１）、画素２０＿（ｉ，ｊ＋２）においては、トランジスタ２２のゲート−ソース間の電位差が維持されているため、画素２０＿（ｉ，ｊ＋１）、画素２０＿（ｉ，ｊ＋２）におけるトランジスタ２２には電流が流れず、発光素子２４にも電流が流れない。その結果、画素２０＿（ｉ，ｊ＋１）、画素２０＿（ｉ，ｊ＋２）の発光素子２４は、黒表示、または、非表示状態に維持される。また、配線ＣＬ＿ｊ＋１と読み出し回路１６＿ｉは非導通状態となり、配線ＣＬ＿ｊ＋２と読み出し回路１６＿ｉは非導通状態となる。
一方、画素２０＿（ｉ，ｊ）においては、トランジスタ２２のゲートに読み出し信号が保持されているため、トランジスタ２２はオン状態に維持されている。また、配線ＳＬ＿ｉには選択信号が供給されているため、トランジスタ２３はオン状態に維持されている。従って、ｉ＋１行目の画素２０が選択されている期間においても、画素２０＿（ｉ，ｊ）のトランジスタ２２の電流特性の情報を読み出し回路１６＿ｉで読み出すことができる。このとき、配線ＩＬ＿ｉの電位は、読み出し回路１６＿ｉによって制御される。そのため、発光素子には、電流が流れない。
上記のように、画素２０＿（ｉ，ｊ）のトランジスタ２３は、ｉ行目の画素２０の選択が終了した後もオン状態とすることが好ましい。これにより、ｉ行目の画素２０の選択時のみでなく、ｉ＋１行目の画素２０の選択時以降においても電流特性の情報を読み出すことができる。すなわち、ｉ行目の画素２０の電流特性の情報を読み出しが行われている期間内に、ｉ＋１行目などの他の画素２０へのデータ信号の入力を行うことができる。この場合、配線ＳＬ＿ｉには、ｉ＋１行目の画素２０の選択時以降も引き続きトランジスタ２３がオン状態となる信号が入力され続ける必要がある。この場合、例えば、配線ＳＬにラッチ回路を接続し、ｉ行目の画素２０の選択時の入力信号をｉ＋１行目の画素２０の選択時以降も保持できるようにすればよい。
なお、ゲート線駆動回路において、デコーダ回路などが採用されている場合には、配線ＳＬにラッチ回路などを接続しなくても、デコーダ回路に入力される信号を制御することによって、配線ＳＬ＿ｉに、選択信号を供給し続けることは可能である。
なお、図１０において、ｉ＋１行目の画素である画素２０＿（ｉ＋１，ｊ）、画素２０＿（ｉ＋１，ｊ＋１）、画素２０＿（ｉ＋１，ｊ＋２）には、通常の映像信号が供給される。
次に、図１１に示すように、ｉ＋１行目の画素２０の選択が終了し、ｉ＋２行目の画素２０の選択が行われる。ｉ＋２行目の画素が選択されると、配線ＧＬ＿ｉ＋２および配線ＳＬ＿ｉ＋２に選択信号が供給される。そして、画素２０＿（ｉ＋２，ｊ）、画素２０＿（ｉ＋２，ｊ＋１）、画素２０＿（ｉ＋２，ｊ＋２）には、映像信号が供給される。一方、配線ＧＬ＿ｉ＋１および配線ＳＬ＿ｉ＋１に入力されていた選択信号が供給されなくなり、配線ＧＬ＿ｉ＋２および配線ＳＬ＿ｉ＋２に選択信号が供給される。その結果、ｉ＋１行目の画素２０のトランジスタ２１およびトランジスタ２３がオフ状態となる。そして、ｉ＋１行目の画素２０では、映像信号に応じた電流が、発光素子に流れる。つまり、画素２０＿（ｉ＋１，ｊ）、画素２０＿（ｉ＋１，ｊ＋１）、画素２０＿（ｉ＋１，ｊ＋２）において、表示期間が開始されることとなる。なお、配線ＧＬ＿ｉ＋２への選択信号の供給と、配線ＳＬ＿ｉ＋２への選択信号の供給は、図８、９に示すように異なる期間に行ってもよい。
ここで、画素２０＿（ｉ，ｊ）においては、トランジスタ２２のゲートに読み出し信号が保持されているため、トランジスタ２２はオン状態に維持されている。また、配線ＳＬ＿ｉには選択信号が供給されているため、トランジスタ２３はオン状態に維持されている。従って、ｉ＋２行目の画素２０が選択されている期間や、ｉ＋１行目の画素２０が表示動作を行っている期間においても、画素２０＿（ｉ，ｊ）のトランジスタ２２の電流特性の情報を読み出し回路１６＿ｉで読み出すことができる。
次に、図１２に示すように、ｉ＋２行目の画素２０の選択が終了し、さらに次の行の画素２０の選択が行われる。さらに次の行の画素が選択されると、同様に、さらに次の行に選択信号が供給され、映像信号が供給される。一方、配線ＧＬ＿ｉ＋２および配線ＳＬ＿ｉ＋２に入力されていた選択信号が供給されなくなる。その結果、ｉ＋２行目の画素２０のトランジスタ２１およびトランジスタ２３がオフ状態となる。そして、ｉ＋２行目の画素２０では、映像信号に応じた電流が、発光素子に流れる。つまり、画素２０＿（ｉ＋２，ｊ）、画素２０＿（ｉ＋２，ｊ＋１）、画素２０＿（ｉ＋２，ｊ＋２）において、表示期間が開始されることとなる。
以下、さらに次の行をスキャンしながら、同様の動作が繰り返される。
以上の動作により、画素への映像信号の書き込み、および駆動用トランジスタの電流特性の情報の読み出しを行うことができる。そして、最終行の画素２０が選択された後、１フレーム期間が終了し、次のフレーム期間が開始する。
次のフレーム期間においても、ｉ行目の画素２０がすべて黒表示であり、ｉ行ｊ列の画素２０＿（ｉ，ｊ）から電流特性の情報を続けて読み出す場合は、図９から同様に動作させる。ただし、ｉ行目の画素２０がすべて黒表示であり、ｉ行ｊ列の画素２０＿（ｉ，ｊ）以外の画素、例えば、ｉ行ｊ＋１列の画素２０＿（ｉ，ｊ＋１）から電流特性の情報を読み出す場合には、図９の代わりに、図１３のように動作させればよい。つまり、ここで、配線ＤＬ＿ｊ、配線ＤＬ＿ｊ＋２にはそれぞれ、画素２０＿（ｉ，ｊ）、画素２０＿（ｉ，ｊ＋２）の映像信号（ここでは、黒表示の映像信号）が与えられ、配線ＤＬ＿ｊ＋１および画素２０＿（ｉ，ｊ＋１）には、読み出し信号が与えられる。これにより、ｉ行ｊ＋１列の画素２０＿（ｉ，ｊ＋１）から電流特性の情報を読み出すことができる。さらに次のフレーム期間においても、別の画素から電流特性の情報を読み出すことができる。このような動作を繰り返すことにより、１行分の画素のうちの全ての画素から電流特性の情報を読み出すことができるができるようになる。
または、次のフレーム期間において、ｉ行目の画素２０の一部が黒表示ではない場合には、通常の動作となる。よって、図９の代わりに、図１４のように動作させればよい。
このように、図８乃至図１４に示す動作によって読み出された画素２０＿（ｉ，ｊ）などのトランジスタ２２の電流特性の情報に従って、トランジスタ２２の電流特性のばらつきを補正した映像信号を作成し、これを次以降のフレーム期間において画素２０＿（ｉ，ｊ）などに入力することができる。その結果、トランジスタのばらつき、または、劣化の影響を低減することができる。
なお、画素２０＿（ｉ，ｊ）からの電流特性の情報の読み出しは、図９に示す動作を行った後、次のフレーム期間において再度画素２０＿（ｉ，ｊ）が選択されるまで行うことができる。
なお、ｉ行目以外にも１行すべての画素が黒表示の行がある場合、上記と同様の動作により、電流特性の情報の読み出しを行うことができる。
また、１フレーム期間において、複数の行で読み出しを行ってもよい。例えば、図９におけるｉ行目の場合と同様に、図１０において、ｉ＋１行目に対して、読み出し信号と映像信号を供給してもよい。これにより、ｉ＋１行目の画素のうちの一つの画素について、電流特性の情報を読み出すことができる。または、図９におけるｉ行目の場合と同様に、図１１において、ｉ＋２行目に対して、読み出し信号と映像信号を供給してもよい。これにより、ｉ＋２行目の画素のうちの一つの画素について、電流特性の情報を読み出すことができるができる。その結果、複数行に対して、読み出しを実行することができる。
以上の駆動方法を用いて本実施の形態に示す表示装置の各画素の駆動用トランジスタの電流特性のばらつきを補正することができる。この駆動方法においては、表示装置の表示動作と並行して駆動用トランジスタの電流特性のばらつきを補正することができる。
これにより、本実施の形態に示す表示装置を組み込んだ製品について、出荷前検査を行うとき、製品の表示検査をしながら、製品の画素の発光輝度のばらつきの補正を行うことができる。よって、製品の出荷前の検査期間を短縮することができるので、製品のコストダウンを図ることができる。
また、上記の表示装置の駆動方法は、出荷した後の製品においても、電源を入れて画像を表示するたびに行われる。よって、製品出荷後の経時的な劣化などによる発光輝度のばらつきについても、自動的に補正を行うことができる。これにより、製品寿命の延長を図ることができる。
本実施の形態に示す表示装置の画素構造は図４に示す構造に限られるものではない。例えば、図４に示す画素２０＿（ｉ，ｊ）において、発光素子２４とトランジスタ２２の間にスイッチ２６を設ける構造としてもよい。その場合の回路図を、図１５（Ａ）および図１５（Ｂ）に示す。図１５（Ａ）は図４においてスイッチ２６を設けた場合を示し、図１５（Ｂ）は図６においてスイッチ２６を設けた場合を示している。スイッチ２６を非導通状態としておくことにより、例えば読み出し画素において、より確実に発光素子２４を非発光状態のまま維持しておくことができる。
〈読み出し回路の構成例〉
次に、読み出し回路１６の具体的な構成の一例について図１６（Ａ）乃至図１６（Ｄ）に示す回路図を用いて説明する。
図１６（Ａ）に示す読み出し回路１６ａは、オペアンプ３０ａ、容量素子３２およびスイッチ３１を有する。オペアンプ３０ａは、非反転入力端子に参照電位が入力され、反転入力端子が、配線ＩＬ＿ｉと、スイッチ３１の一方の端子と、容量素子３２の一方の電極と接続され、出力端子が、スイッチ３１の他方の端子と、容量素子３２の他方の電極と接続されている。オペアンプ３０ａは、非反転入力端子の電位と、反転入力端子の電位とが、等しくなるように動作する。したがって、配線ＩＬ＿ｉの電位は、非反転入力端子の電位によって制御することができる。したがって、読み出し回路１６ａは、配線ＩＬ＿ｉの電位を制御することができる機能を有しているとも言える。そのため、アドレス期間中においても、読み出し回路１６ａによって、配線ＩＬ＿ｉの電位を制御してもよい。
このような構成とすることにより、読み出し回路１６ａは、配線ＩＬ＿ｉの電流の積分値を読み出すことができる。
図１６（Ｂ）に示す読み出し回路１６ｂは、オペアンプ３０ｂおよび抵抗素子３３を有する。オペアンプ３０ｂは、非反転入力端子に参照電位が入力され、反転入力端子が、配線ＩＬ＿ｉと、抵抗素子３３の一方の電極と接続され、出力端子が、抵抗素子３３の他方の電極と接続されている。オペアンプ３０ｂは、非反転入力端子の電位と、反転入力端子の電位とが、等しくなるように動作する。したがって、配線ＩＬ＿ｉの電位は、非反転入力端子の電位によって制御することが出来る。したがって、読み出し回路１６ｂは、配線ＩＬ＿ｉの電位を制御することができる機能を有しているとも言える。そのため、アドレス期間中においても、読み出し回路１６ｂによって、配線ＩＬ＿ｉの電位を制御してもよい。
このような構成とすることにより、読み出し回路１６ｂは、配線ＩＬ＿ｉの電流値を電圧値に変換して、読み出すことができる。
図１６（Ｃ）に示す読み出し回路１６ｃは、オペアンプ３０ｃを有する。オペアンプ３０ｃは、非反転入力端子が、配線ＩＬ＿ｉと接続され、反転入力端子がオペアンプ３０ｃの出力端子と接続されている。オペアンプ３０ｃは、非反転入力端子の電位と、反転入力端子の電位とが、等しくなるように動作する。したがって、配線ＩＬ＿ｉの電位を、反転入力端子の電位、つまり、出力端子の電位として、オペアンプ３０ｃから出力することができる。なお、読み出し回路１６ｃは、配線ＩＬ＿ｉの電位を制御する機能を有していない。そのため、図５に示すように、別の回路を用いて、配線ＩＬ＿ｉの電位を制御してもよい。
なお、図１６（Ｄ）に示すように、反転入力端子を、オペアンプ３０ｃの出力端子と接続せず、別の配線Ｖｒｅｆに接続してもよい。その結果、コンパレータ回路として動作させることができる。配線Ｖｒｅｆの電位と、反転入力端子の電位とを比較して、大小関係を出力することができる。また、この回路を利用することにより、ＡＤ変換回路を構成することもできる。その場合、配線Ｖｒｅｆの電位を変化させることによって、アナログ電位をデジタル電位に変換することが可能となる。なお、オペアンプを並列に複数設けて、フラッシュ型のＡＤ変換回路としてもよい。
このような構成とすることにより、読み出し回路１６ｃは、配線ＩＬ＿ｉと接続されたトランジスタ２２のしきい値電圧を読み出すことができる。
〈読み出し回路の接続例〉
図８乃至図１４においては、配線ＩＬがそれぞれ別の読み出し回路１６と接続された構成を示したが、複数の配線ＩＬが１つの読み出し回路１６と接続されていてもよい。このような構成を有する画素２０、読み出し回路１６の構成例を図１７に示す。
図１７において、配線ＩＬ＿ｉ、配線ＩＬ＿ｉ＋１、配線ＩＬ＿ｉ＋２は、スイッチを介して同一の読み出し回路１６と接続されている。具体的には、配線ＩＬ＿ｉはスイッチ４１＿ｉを介して読み出し回路１６と接続され、配線ＩＬ＿ｉ＋１はスイッチ４１＿ｉ＋１を介して読み出し回路１６と接続され、配線ＩＬ＿ｉ＋２はスイッチ４１＿ｉ＋２を介して読み出し回路１６と接続されている。なお、ここでは３本の配線ＩＬが１つの読み出し回路１６と接続された構成を示すが、１つの読み出し回路１６と接続される配線ＩＬの数はこれに限られず、２以上の任意の数とすることができる。
ｉ行目の画素２０から電流特性の情報を読み出す場合は、スイッチ４１＿ｉをオン状態とし、スイッチ４１＿ｉ＋１、スイッチ４１＿ｉ＋２をオフ状態とする。これにより、配線ＩＬ＿ｉと読み出し回路１６が導通状態となり、配線ＩＬ＿ｉと接続された画素２０から電流特性の情報を読み出すことができる。同様に、ｉ＋１行目の画素２０から電流特性の情報を読み出す場合は、スイッチ４１＿ｉ＋１をオン状態、スイッチ４１＿ｉ、スイッチ４１＿ｉ＋２をオフ状態とし、ｉ＋２行目の画素２０から電流特性の情報を読み出す場合は、スイッチ４１＿ｉ＋２をオン状態、スイッチ４１＿ｉ、スイッチ４１＿ｉ＋１をオフ状態とすればよい。
このような構造とすることによって、配線ＩＬごとに読み出し回路１６が設けられた構成と比較して、読み出し回路１６の数を削減することができるため、回路部１３の占有面積を低減することができる。
スイッチ４１は、例えばトランジスタなどによって構成することができる。この場合、トランジスタのソースまたはドレインの一方が配線ＩＬと接続され、ソースまたはドレインの他方が読み出し回路１６と接続された構成とすればよい。また、当該トランジスタの材料としては、上記のトランジスタ２１乃至トランジスタ２３に用いることができる半導体材料を用いることができる。ここで、スイッチ４１に用いるトランジスタとして、特にＯＳトランジスタを用いることが好ましい。これにより、電流特性の情報の読み出しを行わない行の配線ＩＬの電流が、読み出し回路１６に流れることを防止することができ、電流特性の情報の読み出しをより正確に行うことができる。
また、電流特性の情報の読み出しを行う行において、配線ＩＬの電流が読み出し回路１６に正確に供給されることが好ましい。そのため、スイッチ４１として用いるトランジスタには、トランジスタ２１、トランジスタ２２、またはトランジスタ２３と比較して大きな電流供給能力を有することが好ましい。従って、スイッチ４１として用いるトランジスタのＷ（チャネル幅）／Ｌ（チャネル長）は、トランジスタ２１、トランジスタ２２、またはトランジスタ２３のＷ／Ｌよりも大きくすることが好ましい。
〈出力制御回路の構成例〉
図３等に示す表示装置の駆動方法において、１行目から順番に走査して１行すべてが黒表示の行を選択して電流特性の情報を読み出した。このような駆動方法を用いる場合、駆動回路１１から出力された信号を制御する出力制御回路を設けるのが好ましい。出力制御回路の構成の一例について図１８（Ａ）および図１８（Ｂ）を用いて説明する。図１８（Ａ）は表示装置の駆動回路１１、出力制御回路１４および画素部１５を示しており、図１８（Ｂ）は、図１８（Ａ）中に示されるラッチ回路４３の構成の一例を示している。
図１８（Ａ）に示す表示装置は、駆動回路１１と画素部１５の間に出力制御回路１４を設ける構成となっている。駆動回路１１と接続された配線ＳＬ＿ｉは、出力制御回路１４において二股に分かれており、一方はラッチ回路４３およびスイッチ４４を介して行方向に延設され、他方はスイッチ４５を介して行方向に延設されている。配線ＳＬ＿ｉはスイッチ４４およびスイッチ４５を介して合流し、画素部１５に向かって行方向に延設して設けられている。
ラッチ回路４３は図１８（Ｂ）に示すように、スイッチ４６、インバータ４７、インバータ４８およびインバータ４９を有している。スイッチ４６は、一方の端子が配線ＳＬ＿ｉと接続され、他方の端子がインバータ４７の入力端子、およびインバータ４８の出力端子と接続されている。インバータ４７は、出力端子がインバータ４８の入力端子、およびインバータ４９の入力端子と接続されている。インバータ４９の出力端子はスイッチ４４の一方の端子と接続される。スイッチ４６は列方向に延設して設けられた配線ＳＷによって制御される。
通常の表示においては、スイッチ４４を非導通状態、スイッチ４５を導通状態として駆動回路１１から信号を出力する。一方、電流特性の情報の読み出しを行う行を選択するときには、スイッチ４４を導通状態、スイッチ４５を非導通状態として駆動回路１１から信号を出力する。
さらに、黒表示の行を選択するときには、配線ＳＷを介してスイッチ４６を導通状態にする。これにより、配線ＳＬ＿ｉに入力された信号をラッチ回路４３に保持することができる。よって、ｉ＋１行目が選択されて駆動回路１１から配線ＳＬ＿ｉに入力される信号が途切れても、ラッチ回路４３に保持された信号によって配線ＳＬ＿ｉを介してトランジスタ２３をオン状態にしておくことができる。
なお、図１８に示す表示装置では、配線ＳＬについて出力制御回路１４を介して信号を出力する例を示したが、本実施の形態に示す表示装置はこれに限られるものではない。例えば、配線ＳＬに加えて配線ＧＬも出力制御回路１４を介して出力できるようにしてもよい。
なお、本実施の形態に示す表示装置において、配線ＧＬについては、ラッチ回路４３を用いて信号を保持しなくても上記の駆動方法を用いることができるので、ラッチ回路４３を用いない構成としてもよい。
また、本実施の形態に示す表示装置は必ずしも出力制御回路１４を用いなくてもよい。例えば、デコーダなどを用いて駆動回路１１の信号を好きな行に選択的に出力できる場合、出力制御回路１４を用いない構成とすることができる。
なお、本実施の形態は、基本原理の一例について述べたものである。したがって、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせることができる。
（実施の形態２）
〈半導体装置の変形例〉
本実施の形態では、実施の形態１とは異なる態様の半導体装置の構成および駆動方法について、図１９および図２０を用いて説明する。
本実施の形態に係る表示装置の画素構造について図１９に示す。なお、本実施の形態に示す表示装置は、図３で示す表示装置と同様に、（ｍ×ｎ）個の画素７０を有する画素部１５、各種周辺回路、および各種配線を有しており、周辺回路および配線などの符号は共通のものを用いる。
図１９にｉ行ｊ列の画素７０＿（ｉ，ｊ）の構成を示す。画素７０＿（ｉ，ｊ）は、トランジスタ７１、ｐチャネル型のトランジスタ７２、トランジスタ７３、発光素子７４および容量素子７５を有している。画素７０＿（ｉ，ｊ）が有するこれらの素子は、配線ＧＬ＿ｉ、配線ＳＬ＿ｉ、配線ＤＬ＿ｊ、配線ＣＬ＿ｊおよび配線ＩＬ＿ｉとそれぞれ接続されている。
具体的な画素７０＿（ｉ，ｊ）の接続関係は、以下のようになる。トランジスタ７１のゲートは配線ＧＬ＿ｉと接続され、ソースまたはドレインの一方は配線ＤＬ＿ｊと接続され、ソースまたはドレインの他方はトランジスタ７２のゲートと接続されている。トランジスタ７２のソースまたはドレインの一方はトランジスタ７３のソースまたはドレインの一方、および発光素子７４の電極の一方（以下、画素電極ともいう）と接続され、ソースまたはドレインの他方（トランジスタ７２のソース電極ともいう）は配線ＣＬ＿ｊと接続されている。トランジスタ７３のゲートは配線ＳＬ＿ｉと接続され、ソースまたはドレインの他方は配線ＩＬ＿ｉと接続されている。発光素子７４の他方の電極（以下、共通電極ともいう）には、所定の電位（以下、共通電位ともいう）が与えられる。
また、配線ＩＬ＿ｉは、回路部１３に含まれる読み出し回路１６と接続されている。
また、容量素子７５の一方の電極はトランジスタ７１のソースまたはドレインの他方、およびトランジスタ７２のゲートと接続され、他方の電極はトランジスタ７２のソースまたはドレインの他方と接続されている。このように容量素子７５を設けることで、トランジスタ７２のゲート電極に多くの電荷を保持することができ、映像情報の保持期間をより長くすることができる。
なお、容量素子７５は必ずしも設ける必要はなく、例えば、トランジスタ７２のゲートとトランジスタ７２のソースまたはドレインの他方との間の寄生容量が大きい場合は、当該寄生容量で容量素子７５の代替とすることができる。
なお、トランジスタ７１およびトランジスタ７３の構成については、トランジスタ２１およびトランジスタ２３についての記載を参酌することができる。また、発光素子７４については、発光素子２４の記載を参酌することができる。
図１９に示す画素構造は、トランジスタ７２がｐチャネル型である点、およびこれに伴い容量素子７５の接続関係が異なっている点において、図４に示す画素構造と異なっている。図１９に示す表示装置の駆動方法については、トランジスタ７２のスイッチングの電位がトランジスタ２２と逆になっている点を考慮して、実施の形態１に記載の表示装置の駆動方法を参酌することができる。なお、トランジスタ７２に用いることができる半導体の材料に関しては、トランジスタ２２についての記載を参酌することができる。
図２０に図１９に示す画素構造とは異なる画素構造を示す。図２０に示す画素構造は、配線ＣＬが行方向に延設して設けられている点において、図１９に示す画素構造とは異なり、他の構成については同様である。
ここで、配線ＣＬを、電位をアナログ的に変更できるような構成とすることにより、配線ＧＬおよび配線ＳＬの電位の変化に合わせて配線ＣＬの電位を調節することができる。例えば、図８において、配線ＣＬ＿ｊの電位を、共通電位より低く、または共通電位と同程度にすることができる。このように配線ＣＬ＿ｊの電位を設定することにより、発光素子７４に逆方向のバイアスが印加されるか、バイアスが印加されない状態とすることができ、ｉ行目の画素の黒表示の状態を維持することができる。また、黒表示の状態を維持できるように、発光素子７４に順方向のバイアスが印加されるとしても、配線ＣＬ＿ｊと共通電位の電位差を、微弱な電位差に抑えることができる。微弱な電位差としては、数ボルト程度以下が好ましく、例えば、２ボルト以下、より好ましくは１ボルト以下とする。
以上の駆動方法を用いて本実施の形態に示す表示装置の各画素の駆動用トランジスタの電流特性のばらつきを補正することができる。この駆動方法においては、表示装置の表示動作と並行して駆動用トランジスタの電流特性のばらつきを補正することができる。
本実施の形態に示す表示装置の画素構造は図１９および図２０に示す構造に限られるものではない。例えば、図１９および図２０に示す画素７０＿（ｉ，ｊ）において、発光素子７４とトランジスタ７２の間にスイッチ７６を設ける構造としてもよい。その場合の回路図を、図２１および図２２に示す。図２１は図１９においてスイッチ７６を設けた場合を示し、図２２は図２０においてスイッチ７６を設けた場合を示している。図１０、１１における画素２０＿（ｉ，ｊ）などにおいて、当該スイッチ７６を非導通状態としておくことにより、より確実に発光素子７４を非発光状態のまま維持しておくことができる。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせることができる。
（実施の形態３）
〈画素の構成例〉
上記実施の形態で用いることができる画素のレイアウトの例を、図２３に示す。なお、図２３において、同一のハッチパターンで表す配線、導電層、半導体層などは、同一の材料を用いて同一の工程で形成することができる。また、ここでは画素２０の構成例を示すが、画素７０にも同様の構成を適用することができる。
図２３（Ａ）に示す画素２０は、トランジスタ２１、トランジスタ２２、トランジスタ２３、容量素子２５を有する。また、発光素子２４の画素電極としての機能を有する導電層４０６を有する。各素子の接続関係については、図４の説明を参酌することができる。なお、図中の丸印はコンタクトホールを表す。
トランジスタ２１は半導体層４１１を有し、トランジスタ２２は半導体層４１２を有し、トランジスタ２３は半導体層４１３を有する。半導体層４１１は、導電層４０１ａおよび導電層４０１ｂと接続されている。半導体層４１２は、導電層４０３ａおよび導電層４０３ｂと接続されている。半導体層４１３は導電層４０３ｂおよび導電層４０３ｃと接続されている。
導電層４０１ａは、配線ＤＬと接続されている。なお、配線ＤＬの一部を導電層４０１ａとして用いてもよい。導電層４０１ｂは導電層４０２と接続されている。導電層４０３ａは、配線ＣＬと接続されている。なお、配線ＣＬの一部を導電層４０３ａとして用いてもよい。導電層４０３ｂは、発光素子２４の一方の電極としての機能を有する導電層４０６と接続されている。なお、導電層４０３ｂの一部を導電層４０６として用いてもよい。導電層４０３ｃは、配線ＩＬと接続されている。なお、配線ＩＬの一部を導電層４０３ｃとして用いてもよい。導電層４０５は導電層４０４と接続され、導電層４０４は配線ＳＬと接続されている。なお、導電層４０４の一部を導電層４０５として用いてもよいし、配線ＳＬの一部を導電層４０４および導電層４０５として用いてもよい。
導電層４０１ａはトランジスタ２１のソースまたはドレインの一方としての機能を有する。導電層４０１ｂはトランジスタ２１のソースまたはドレインの他方としての機能を有する。導電層４０２はトランジスタ２２のゲートおよび容量素子２５の一方の電極としての機能を有する。導電層４０３ａはトランジスタ２２のソースまたはドレインの一方としての機能を有する。導電層４０３ｂは、トランジスタ２２のソースまたはドレインの他方、トランジスタ２３のソースまたはドレインの一方、および容量素子２５の他方の電極としての機能を有する。導電層４０３ｃは、トランジスタ２３のソースまたはドレインの他方としての機能を有する。導電層４０５は、トランジスタ２３のゲートとしての機能を有する。なお、半導体層４１１、半導体層４１２、半導体層４１３には、酸化物半導体を含む半導体層を用いることができる。または、非晶質、微結晶、多結晶、又は単結晶の、シリコン、又はゲルマニウムなどの半導体を含む半導体層を用いることができる。
図２３（Ａ）においては、トランジスタ２１乃至２３をボトムゲート型としているが、トランジスタ２１乃至２３はそれぞれボトムゲート型であってもトップゲート型であってもよい。
ここで、配線ＩＬは、他の配線や導電層と重なる位置に設けることもできる。例えば、図２３（Ａ）において、配線ＩＬを配線ＧＬまたは配線ＳＬとは別の層に形成し、配線ＧＬまたは配線ＳＬと重なる領域を有するように配置することができる。これにより、画素２０の面積の増加を抑えつつ、電流特性の情報の読み出しに用いる配線ＩＬを設けることができる。なお、配線ＩＬは、導電層４０１乃至４０６のいずれか一以上、または半導体層４１１乃至４１３のいずれか一以上と重なる領域を有するように設けられていてもよい。
なお、図２３（Ａ）においては、配線ＣＬが列方向に延設して設けられている構成を示したが、図２０に示すように、配線ＣＬは行方向に延設して設けられていてもよい。このような画素２０の構成例を、図２３（Ｂ）に示す。
図２３（Ｂ）において、配線ＣＬは、配線ＳＬ、配線ＧＬと同様に、行方向に延設して設けられている。また、配線ＣＬは配線ＳＬおよび配線ＧＬと同一の層に設けられ、且つ、配線ＳＬと配線ＧＬとの間に設けられている。また、導電層４０３ａは導電層４０７と接続され、導電層４０７は配線ＣＬと接続されている。
なお、ここでは配線ＳＬ、配線ＣＬ、配線ＧＬが同一の層に設けられた構成例を示したが、配線ＣＬは、配線ＳＬ、配線ＧＬと異なる層に設けられていてもよい。この場合、配線ＣＬを配線ＳＬまたは配線ＧＬと重なる領域を有する位置に配置することができる。また、配線ＣＬと配線ＧＬとの間に配線ＳＬが設けられていてもよいし、配線ＣＬと配線ＳＬとの間に配線ＧＬが設けられていてもよい。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせることができる。
（実施の形態４）
〈表示装置の構成例〉
表示装置の構成の一例について説明する。図２４に、表示装置８０の構成を、ブロック図で示す。なお、ブロック図では、構成要素を機能ごとに分類し、互いに独立したブロックとして示しているが、実際の構成要素は機能ごとに切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
図２４に示す表示装置８０は、画素２０を画素部１５に複数有するパネル８５と、コントローラ８６と、ＣＰＵ８３と、画像処理回路８２と、画像メモリ８７と、メモリ８８と、補正回路８１とを有する。また、パネル８５は、駆動回路１１、駆動回路１２および回路部１３を有する。なお、駆動回路１１、駆動回路１２、回路部１３、画素部１５および画素２０については先の実施の形態の記載を参酌することができる。
ＣＰＵ８３は、外部から入力された命令、またはＣＰＵ８３内に設けられたメモリに記憶されている命令をデコードし、表示装置８０が有する各種回路の動作を統括的に制御することで、当該命令を実行する機能を有する。
補正回路８１は、実施の形態１に記載した方法によって、表示画素それぞれに含まれる駆動用トランジスタの電流特性の情報をもとに電流特性を補正するデータを生成する。メモリ８８は、電流特性を補正するデータを記憶する機能を有する。
画像メモリ８７は、表示装置８０に入力された画像データ８９を記憶する機能を有する。なお、図２４では、画像メモリ８７を１つだけ表示装置８０に設ける場合を例示しているが、複数の画像メモリ８７が表示装置８０に設けられていても良い。例えば、赤、青、緑などの色相にそれぞれ対応する３つの画像データ８９により、画素部１５にフルカラーの画像が表示される場合、各画像データ８９に対応した画像メモリ８７を、それぞれ設けるようにしても良い。
画像メモリ８７には、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の記憶回路を用いることができる。或いは、画像メモリ８７に、ＶＲＡＭ（Ｖｉｄｅｏ ＲＡＭ）を用いても良い。
画像処理回路８２は、ＣＰＵ８３からの命令にしたがい、画像データ８９の画像メモリ８７への書き込みと、画像データ８９の画像メモリ８７からの読み出しをおこない、画像データ８９から映像信号を生成する機能を有する。また、画像処理回路８２は、ＣＰＵ８３からの命令にしたがい、メモリ８８に記憶されているデータを読み出し、当該データを用いて、映像信号の補正をおこなう機能を有する。
コントローラ８６は、映像信号が入力されると、パネル８５の仕様に合わせて映像信号に信号処理を施した後、パネル８５に供給する機能を有する。
なお、コントローラ８６は、駆動回路１２や駆動回路１１などの駆動に用いられる各種の駆動信号を、パネル８５に供給する機能を有する。駆動信号には、駆動回路１２の動作を制御するスタートパルス信号ＳＳＰ、クロック信号ＳＣＫ、ラッチ信号ＬＰ、駆動回路１１の動作を制御するスタートパルス信号ＧＳＰ、クロック信号ＧＣＫなどが含まれる。
なお、表示装置８０は、表示装置８０が有するＣＰＵ８３に、データや命令を与える機能を有する入力装置を、有していても良い。入力装置として、キーボード、ポインティングデバイス、タッチパネル、センサなどを用いることができる。
〈トランジスタの構成例１〉
図２５、図３０に、表示装置に含まれるトランジスタの一例として、トップゲート構造のトランジスタを示す。
図３０に駆動回路に設けられるトランジスタ１００Ｂ及び画素部１５に設けられるトランジスタ１００Ａの上面図を示し、図２５にトランジスタ１００Ｂ及びトランジスタ１００Ａの断面図を示す。図３０（Ａ）はトランジスタ１００Ｂの上面図であり、図３０（Ｂ）はトランジスタ１００Ａの上面図である。図２５（Ａ）は、図３０（Ａ）の一点鎖線Ｘ１−Ｘ２間の断面図、及び図３０（Ｂ）の一点鎖線Ｘ３−Ｘ４間の断面図である。図２５（Ｂ）は、図３０（Ａ）の一点鎖線Ｙ１−Ｙ２間の断面図、及び図３０（Ｂ）の一点鎖線Ｙ３−Ｙ４間の断面図である。また、図２５（Ａ）は、トランジスタ１００Ａおよびトランジスタ１００Ｂのチャネル長方向の断面図である。また、図２５（Ｂ）は、トランジスタ１００Ａおよびトランジスタ１００Ｂのチャネル幅方向の断面図である。
なお、トランジスタの上面図においては、以降の図面においてもトランジスタ１００Ａ及びトランジスタ１００Ｂと同様に、構成要素の一部を省略して図示する場合がある。また、一点鎖線Ｘ１−Ｘ２方向及び一点鎖線Ｘ３−Ｘ４方向をチャネル長方向、一点鎖線Ｙ１−Ｙ２方向及び一点鎖線Ｙ３−Ｙ４方向をチャネル幅方向と呼称する場合がある。
図２５に示すトランジスタ１００Ａは、基板１０１上に形成された絶縁膜１１１上の酸化物半導体膜１１２と、酸化物半導体膜１１２に接する導電膜１１４、導電膜１１６及び絶縁膜１１７と、絶縁膜１１７を介して酸化物半導体膜１１２と重なる導電膜１１８とを有する。なお、トランジスタ１００Ａ上に絶縁膜１２０が設けられている。
図２５に示すトランジスタ１００Ｂは、基板１０１上に形成された絶縁膜１１１上の酸化物半導体膜１０３と、酸化物半導体膜１０３に接する導電膜１０４、導電膜１０５及び絶縁膜１０６と、絶縁膜１０６を介して酸化物半導体膜１０３と重なる導電膜１０７とを有する。なお、トランジスタ１００Ｂ上に絶縁膜１２０が設けられている。
トランジスタ１００Ｂは、絶縁膜１１１を介して酸化物半導体膜１０３と重なる導電膜１０２を有する。すなわち、導電膜１０２は、ゲート電極として機能する。また、トランジスタ１００Ｂは、デュアルゲート構造のトランジスタである。その他の構成は、トランジスタ１００Ａと同様であり、同様の効果を奏する。
導電膜１０２及び導電膜１０７にそれぞれ異なる電位を印加することで、トランジスタ１００Ｂのしきい値電圧を制御することができる。又は、図２５（Ｂ）に示すように、導電膜１０２及び導電膜１０７に同じ電位を印加することで、オン電流の増加、初期特性バラつきの低減、−ＧＢＴストレス試験の劣化の抑制、及び異なるドレイン電圧におけるオン電流の立ち上がり電圧の変動の抑制が可能である。
表示装置の駆動回路部（例えば、駆動回路１１、駆動回路１２など）と画素部１５において、トランジスタの構造が異なる。駆動回路部に含まれるトランジスタは、デュアルゲート構造である。即ち、画素部１５と比較して、オン電流の高いトランジスタを駆動回路部に有する。
また、駆動回路部と画素部１５に含まれるトランジスタのチャネル長が異なってもよい。
代表的には、駆動回路部に含まれるトランジスタ１００Ｂのチャネル長を２．５μｍ未満、又は１．４５μｍ以上２．２μｍ以下とすることができる。一方、画素部１５に含まれるトランジスタ１００Ａのチャネル長を２．５μｍ以上、又は２．５μｍ以上２０μｍ以下とすることができる。
駆動回路部に含まれるトランジスタ１００Ｂのチャネル長を、２．５μｍ未満、好ましくは１．４５μｍ以上２．２μｍ以下とすることで、画素部１５に含まれるトランジスタ１００Ａと比較して、オン電流を増大させることができる。この結果、高速動作が可能な駆動回路部を作製することができる。
酸化物半導体膜１１２において、導電膜１１４、導電膜１１６及び導電膜１１８と重ならない領域には、酸素欠損を形成する元素を有する。また、酸化物半導体膜１０３において、導電膜１０４、導電膜１０５及び導電膜１０７と重ならない領域には、酸素欠損を形成する元素を有する。以下、酸素欠損を形成する元素を、不純物元素として説明する。不純物元素の代表例としては、水素、希ガス元素等がある。希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン及びキセノンがある。さらに、不純物元素としホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リン、塩素等が酸化物半導体膜１１２及び酸化物半導体膜１０３に含まれてもよい。
また、絶縁膜１２０は水素を含む膜であり、代表的には窒化物絶縁膜がある。絶縁膜１２０が酸化物半導体膜１１２及び酸化物半導体膜１０３に接することで、絶縁膜１２０に含まれる水素が酸化物半導体膜１１２及び酸化物半導体膜１０３に拡散する。この結果、酸化物半導体膜１１２及び酸化物半導体膜１０３が絶縁膜１２０と接する領域において、水素が多く含まれる。
不純物元素として、希ガス元素が酸化物半導体膜に添加されると、酸化物半導体膜中の金属元素及び酸素の結合が切断され、酸素欠損が形成される。酸化物半導体膜に含まれる酸素欠損と水素の相互作用により、酸化物半導体膜は導電率が高くなる。具体的には、酸化物半導体膜に含まれる酸素欠損に水素が入ることで、キャリア（電子）が生成される。この結果、導電率が高くなる。
ここで、酸化物半導体膜１１２の部分拡大図を図２６に示す。なお、代表例として、トランジスタ１００Ａに含まれる酸化物半導体膜１１２の部分拡大図を用いて説明する。図２６に示すように、酸化物半導体膜１１２は、導電膜１１４又は導電膜１１６と接する領域１１２ａと、絶縁膜１２０と接する領域１１２ｂと、絶縁膜１１７と接する領域１１２ｄとを有する。なお、導電膜１１８の側面がテーパ形状を有する場合、導電膜１１８のテーパ部と重なる領域１１２ｃを有してもよい。
領域１１２ａは、ソース領域及びドレイン領域として機能する。導電膜１１４及び導電膜１１６がタングステン、チタン、アルミニウム、銅、モリブデン、クロム、又はタンタル単体若しくは合金等の酸素と結合しやすい導電材料を用いて形成される場合、酸化物半導体膜に含まれる酸素と導電膜１１４及び導電膜１１６に含まれる導電材料とが結合し、酸化物半導体膜において、酸素欠損が形成される。また、酸化物半導体膜に導電膜１１４及び導電膜１１６を形成する導電材料の構成元素の一部が混入する場合もある。これらの結果、導電膜１１４又は導電膜１１６と接する領域１１２ａは、導電性が高まり、ソース領域及びドレイン領域として機能する。
領域１１２ｂは、低抵抗領域として機能する。領域１１２ｂには不純物元素として少なくとも希ガス元素及び水素が含まれる。なお、導電膜１１８の側面がテーパ形状を有する場合、不純物元素は導電膜１１８のテーパ部を通過して領域１１２ｃに添加されるため、領域１１２ｃは、領域１１２ｂと比較して不純物元素の一例である希ガス元素の濃度が低いが、不純物元素が含まれる。領域１１２ｃを有することで、トランジスタのソース−ドレイン耐圧を高めることができる。
酸化物半導体膜１１２がスパッタリング法で形成される場合、領域１１２ａ乃至領域１１２ｄはそれぞれ希ガス元素を含み、且つ領域１１２ａ及び領域１１２ｄと比較して、領域１１２ｂ及び領域１１２ｃの方が希ガス元素の濃度が高い。これは、酸化物半導体膜１１２がスパッタリング法で形成される場合、スパッタリングガスとして希ガス元素を用いるため、酸化物半導体膜１１２に希ガス元素が含まれること、並びに領域１１２ｂ及び領域１１２ｃにおいて、酸素欠損を形成するために、意図的に希ガス元素が添加されることが原因である。なお、領域１１２ｂ及び領域１１２ｃにおいて、領域１１２ａ及び領域１１２ｄと異なる希ガス元素が添加されていてもよい。
また、領域１１２ｂは絶縁膜１２０と接するため、領域１１２ａ及び領域１１２ｄと比較して、領域１１２ｂの方が水素の濃度が高い。また、領域１１２ｂから領域１１２ｃに水素が拡散する場合、領域１１２ｃは、領域１１２ａ及び領域１１２ｄと比較して水素濃度が高い。但し、領域１１２ｃより領域１１２ｂの方が、水素濃度が高い。
領域１１２ｂ及び領域１１２ｃにおいて、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素の濃度は、８×１０１９ａｔｏｍｓ／ｃｍ３以上、又は１×１０２０ａｔｏｍｓ／ｃｍ３以上、又は５×１０２０ａｔｏｍｓ／ｃｍ３以上とすることができる。なお、領域１１２ａ及び領域１１２ｄの二次イオン質量分析法により得られる水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、又は１×１０１９ａｔｏｍｓ／ｃｍ３以下、又は５×１０１８ａｔｏｍｓ／ｃｍ３以下、又は１×１０１８ａｔｏｍｓ／ｃｍ３以下、又は５×１０１７ａｔｏｍｓ／ｃｍ３以下、又は１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることができる。
また、不純物元素として、ホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リン、又は塩素が酸化物半導体膜１１２に添加される場合、領域１１２ｂ及び領域１１２ｃにのみ不純物元素を有する。このため、領域１１２ａ及び領域１１２ｄと比較して、領域１１２ｂ及び領域１１２ｃの方が不純物元素の濃度が高い。なお、領域１１２ｂ及び領域１１２ｃにおいて、二次イオン質量分析法により得られる不純物元素の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、又は１×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下、又は５×１０１９ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３以下とすることができる。
領域１１２ｄと比較して、領域１１２ｂ及び領域１１２ｃは、水素濃度が高く、且つ希ガス元素の添加による酸素欠損量が多い。このため、導電性が高くなり、低抵抗領域として機能する。代表的には、領域１１２ｂ及び領域１１２ｃの抵抗率として、１×１０−３Ωｃｍ以上１×１０４Ωｃｍ未満、又は１×１０−３Ωｃｍ以上１×１０−１Ωｃｍ未満とすることができる。
なお、領域１１２ｂ及び領域１１２ｃにおいて、水素の量は酸素欠損の量と同じ又は少ないと、水素が酸素欠損に捕獲されやすく、チャネルである領域１１２ｄに拡散しにくい。この結果、ノーマリーオフ特性のトランジスタを作製することができる。
領域１１２ｄは、チャネルとして機能する。
また、導電膜１１４、導電膜１１６及び導電膜１１８をマスクとして酸化物半導体膜１１２に不純物元素を添加した後、導電膜１１８の上面形状における面積を縮小してもよい。これは、導電膜１１８の形成工程において、導電膜１１８上のマスクに対してスリミング処理をおこない、より微細な構造のマスクを形成することによって行うことができる。次に、該マスクを用いて導電膜１１８および絶縁膜１１７をエッチングすることで、図２６（Ｂ）に示す導電膜１１８ａおよび絶縁膜１１７ａを形成することができる。スリミング処理としては、例えば、酸素ラジカルなどを用いるアッシング処理を適用することができる。
この結果、酸化物半導体膜１１２において、領域１１２ｃ及びチャネルである領域１１２ｄの間に、オフセット領域１１２ｅが形成される。なお、チャネル長方向におけるオフセット領域１１２ｅの長さは、０．１μｍ未満とすることで、トランジスタのオン電流の低下を低減することが可能である。
絶縁膜１１７及び絶縁膜１０６はゲート絶縁膜として機能する。
導電膜１１４及び導電膜１１６、並びに導電膜１０４及び導電膜１０５は、ソース電極及びドレイン電極として機能する。
導電膜１１８及び導電膜１０７は、ゲート電極として機能する。
本実施の形態に示すトランジスタ１００Ａ及びトランジスタ１００Ｂは、チャネルとして機能する領域１１２ｄと、ソース領域及びドレイン領域として機能する領域１１２ａとの間に、低抵抗領域として機能する領域１１２ｂ及び／又は領域１１２ｃを有する。チャネルとソース領域及びドレイン領域との間の抵抗を低減することが可能であり、トランジスタ１００Ａ及びトランジスタ１００Ｂは、オン電流が大きく、電界効果移動度が高い。
また、トランジスタ１００Ａ及びトランジスタ１００Ｂにおいて、導電膜１１８と、導電膜１１４及び導電膜１１６とが重ならないことで、導電膜１１８と、導電膜１１４及び導電膜１１６との間の寄生容量を低減することが可能である。また、導電膜１０７と、導電膜１０４及び導電膜１０５とが重ならないことで、導電膜１０７と、導電膜１０４及び導電膜１０５との間の寄生容量を低減することが可能である。この結果、基板１０１として大面積基板を用いた場合、導電膜１１４、導電膜１１６及び導電膜１１８、並びに導電膜１０４及び導電膜１０５及び導電膜１０７における信号遅延を低減することが可能である。
また、トランジスタ１００Ａにおいて、導電膜１１４、導電膜１１６及び導電膜１１８をマスクとして、希ガス元素を酸化物半導体膜１１２に添加することで、酸素欠損を有する領域が形成される。また、トランジスタ１００Ｂにおいて、導電膜１０４、導電膜１０５及び導電膜１０７をマスクとして、不純物元素が酸化物半導体膜１０３に添加することで、酸素欠損を有する領域が形成される。さらに、酸素欠損を有する領域が、水素を含む絶縁膜１２０と接するため、絶縁膜１２０に含まれる水素が酸素欠損を有する領域に拡散することで、低抵抗領域が形成される。すなわち、セルフアラインで低抵抗領域を形成することができる。
また、本実施の形態に示すトランジスタ１００Ａ及びトランジスタ１００Ｂは、領域１１２ｂに、希ガス元素を添加することで、酸素欠損を形成するとともに、水素を添加している。このため、領域１１２ｂにおける導電率を高めることが可能であるとともに、トランジスタごとの領域１１２ｂの導電率のばらつきを低減することが可能である。すなわち、領域１１２ｂに希ガス元素及び水素を添加することで、領域１１２ｂの導電率の制御が可能である。
以下に、図２５に示す構成の詳細について説明する。
基板１０１としては、様々な基板を用いることができ、特定のものに限定されることはない。基板の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチックがある。又は、一例としては、アクリル等の合成樹脂などがある。又は、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。又は、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
また、基板１０１として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成してもよい。又は、基板１０１とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１０１より分離し、他の基板に転載するのに用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いることができる。
トランジスタが転載される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
絶縁膜１１１は、酸化物絶縁膜又は窒化物絶縁膜を単層又は積層して形成することができる。なお、酸化物半導体膜１０３及び酸化物半導体膜１１２との界面特性を向上させるため、絶縁膜１１１において少なくとも酸化物半導体膜１０３及び酸化物半導体膜１１２と接する領域は酸化物絶縁膜で形成することが好ましい。また、絶縁膜１１１として加熱により酸素を放出する酸化物絶縁膜を用いることで、加熱処理により絶縁膜１１１に含まれる酸素を、酸化物半導体膜１０３及び酸化物半導体膜１１２に移動させることが可能である。
絶縁膜１１１の厚さは、５０ｎｍ以上、又は１００ｎｍ以上３０００ｎｍ以下、又は２００ｎｍ以上１０００ｎｍ以下とすることができる。絶縁膜１１１を厚くすることで、絶縁膜１１１の酸素放出量を増加させることができると共に、絶縁膜１１１と酸化物半導体膜１０３及び酸化物半導体膜１１２との界面における界面準位、並びに酸化物半導体膜１０３及び酸化物半導体膜１１２の領域１１２ｄに含まれる酸素欠損を低減することが可能である。
絶縁膜１１１として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウム又はＧａ−Ｚｎ酸化物などを用いればよく、単層又は積層で設けることができる。
酸化物半導体膜１１２及び酸化物半導体膜１０３は、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｍｇ、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、又はＨｆ）等の金属酸化物で形成される。なお、酸化物半導体膜１１２及び酸化物半導体膜１０３は、透光性を有する。
なお、酸化物半導体膜１１２及び酸化物半導体膜１０３がＩｎ−Ｍ−Ｚｎ酸化物の場合、ＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、Ｉｎ及びＭの和を１００ａｔｏｍｉｃ％としたときＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、又はＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。
酸化物半導体膜１１２及び酸化物半導体膜１０３は、エネルギーギャップが２ｅＶ以上、又は２．５ｅＶ以上、又は３ｅＶ以上である。
酸化物半導体膜１１２及び酸化物半導体膜１０３の厚さは、３ｎｍ以上２００ｎｍ以下、又は３ｎｍ以上１００ｎｍ以下、又は３ｎｍ以上５０ｎｍ以下とすることができる。
酸化物半導体膜１１２及び酸化物半導体膜１０３がＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｍｇ、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、又はＨｆ）の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等が好ましい。なお、成膜される酸化物半導体膜１１２及び酸化物半導体膜１０３の原子数比はそれぞれ、誤差として上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
また、酸化物半導体膜１１２及び酸化物半導体膜１０３において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体膜１１２及び酸化物半導体膜１０３において、酸素欠損が増加し、ｎ型化してしまう。このため、酸化物半導体膜１１２及び酸化物半導体膜１０３であって、特に領域１１２ｄにおいて、シリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、又は２×１０１７ａｔｏｍｓ／ｃｍ３以下とすることができる。この結果、トランジスタは、しきい値電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう。）を有する。
また、酸化物半導体膜１１２及び酸化物半導体膜１０３であって、特に領域１１２ｄにおいて、二次イオン質量分析法により得られるアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、又は２×１０１６ａｔｏｍｓ／ｃｍ３以下とすることができる。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、領域１１２ｄのアルカリ金属又はアルカリ土類金属の濃度を低減することが好ましい。この結果、トランジスタは、しきい値電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう。）を有する。
また、酸化物半導体膜１１２及び酸化物半導体膜１０３であって、特に領域１１２ｄに窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化となる場合がある。この結果、窒素が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオン特性となりやすい。したがって、当該酸化物半導体膜であって、特に領域１１２ｄにおいて、窒素はできる限り低減されていることが好ましい。例えば、二次イオン質量分析法により得られる窒素濃度を、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることができる。
酸化物半導体膜１１２及び酸化物半導体膜１０３であって、特に領域１１２ｄにおいて、不純物元素を低減することで、酸化物半導体膜のキャリア密度を低減することができる。このため、酸化物半導体膜１１２及び酸化物半導体膜１０３であって、特に領域１１２ｄにおいては、キャリア密度を８×１０１１個／ｃｍ３未満、好ましくは１×１０１１個／ｃｍ３未満、さらに好ましくは１×１０１０個／ｃｍ３未満であり、且つ、１×１０−９個／ｃｍ３以上とすることができる。
酸化物半導体膜１１２及び酸化物半導体膜１０３として、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を用いることで、さらに優れた電気特性を有するトランジスタを作製することができる。ここでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性又は実質的に高純度真性とよぶ。高純度真性又は実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。したがって、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、しきい値電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう。）になりやすい。また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、高純度真性又は実質的に高純度真性である酸化物半導体膜を用いたトランジスタは、オフ電流が著しく小さく、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。したがって、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。
また、酸化物半導体膜１１２及び酸化物半導体膜１０３は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、後述するＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、後述する微結晶構造、又は非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。
なお、酸化物半導体膜１１２及び酸化物半導体膜１０３が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上の領域を有する単層構造の場合がある。また、混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上が積層された構造の場合がある。
なお、酸化物半導体膜１１２及び酸化物半導体膜１０３において、領域１１２ｂと、領域１１２ｄとの結晶性が異なる場合がある。また、酸化物半導体膜１１２及び酸化物半導体膜１０３において、領域１１２ｃと、領域１１２ｄとの結晶性が異なる場合がある。これは、領域１１２ｂ又は領域１１２ｃに不純物元素が添加された際に、領域１１２ｂ又は領域１１２ｃにダメージが入ってしまい、結晶性が低減するためである。
絶縁膜１０６及び絶縁膜１１７は、酸化物絶縁膜又は窒化物絶縁膜を単層又は積層して形成することができる。なお、酸化物半導体膜１１２及び酸化物半導体膜１０３との界面特性を向上させるため、絶縁膜１０６及び絶縁膜１１７において少なくとも酸化物半導体膜１１２及び酸化物半導体膜１０３と接する領域は酸化物絶縁膜を用いて形成することが好ましい。絶縁膜１０６及び絶縁膜１１７として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウム又はＧａ−Ｚｎ酸化物などを用いればよく、単層又は積層で設けることができる。
また、絶縁膜１０６及び絶縁膜１１７として、酸素、水素、水等のブロッキング効果を有する絶縁膜を設けることで、酸化物半導体膜１１２及び酸化物半導体膜１０３からの酸素の外部への拡散と、外部から酸化物半導体膜１１２及び酸化物半導体膜１０３への水素、水等の侵入を防ぐことができる。酸素、水素、水等のブロッキング効果を有する絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
また、絶縁膜１０６及び絶縁膜１１７として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでトランジスタのゲートリークを低減できる。
また、絶縁膜１０６及び絶縁膜１１７として、加熱により酸素を放出する酸化物絶縁膜を用いることで、加熱処理により絶縁膜１０６及び絶縁膜１１７に含まれる酸素を、酸化物半導体膜１１２及び酸化物半導体膜１０３に移動させることが可能である。
また、絶縁膜１０６及び絶縁膜１１７として、欠陥の少ない酸化窒化シリコン膜を用いることができる。欠陥の少ない酸化窒化シリコン膜は、加熱処理後において、１００Ｋ以下のＥＳＲで測定して得られたスペクトルにおいてｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルが観測される。なお、第１のシグナル及び第２のシグナルのスプリット幅、並びに第２のシグナル及び第３のシグナルのスプリット幅は、ＸバンドのＥＳＲ測定において約５ｍＴである。また、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値１．９６４以上１．９６６以下である第３のシグナルのスピンの密度の合計が１×１０１８ｓｐｉｎｓ／ｃｍ３未満であり、代表的には１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満である。
なお、１００Ｋ以下のＥＳＲスペクトルにおいてｇ値が２．０３７以上２．０３９以下の第１シグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルは、窒素酸化物（ＮＯｘ、ｘは０以上２以下、又は１以上２以下）起因のシグナルに相当する。即ち、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値１．９６４以上１．９６６以下である第３のシグナルのスピンの密度の合計が低いほど、酸化窒化シリコン膜に含まれる窒素酸化物の含有量が少ないといえる。
また、欠陥の少ない酸化窒化シリコン膜は、二次イオン質量分析法で測定される窒素濃度が、６×１０２０ａｔｏｍｓ／ｃｍ３以下である。絶縁膜１１７として欠陥の少ない酸化窒化シリコン膜を用いることで、窒素酸化物が生成されにくくなり、酸化物半導体膜１１２及び酸化物半導体膜１０３及び絶縁膜の界面におけるキャリアのトラップを低減することが可能である。また、表示装置に含まれるトランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。
絶縁膜１０６及び絶縁膜１１７の厚さは、５ｎｍ以上４００ｎｍ以下、又は５ｎｍ以上３００ｎｍ以下、又は１０ｎｍ以上２５０ｎｍ以下とすることができる。
導電膜１１４、導電膜１１６及び導電膜１１８、並びに導電膜１０４、導電膜１０５、導電膜１０２及び導電膜１０７としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、ニッケル、鉄、コバルト、タングステンから選ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一又は複数から選択された金属元素を用いてもよい。また、導電膜１１４、導電膜１１６及び導電膜１１８、並びに導電膜１０４、導電膜１０５、導電膜１０２及び導電膜１０７は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、マンガンを含む銅膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜又は窒化タングステン膜上にタングステン膜を積層する二層構造、マンガンを含む銅膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造、マンガンを含む銅膜上に銅膜を積層し、さらにその上にマンガンを含む銅膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の一又は複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、導電膜１１４、導電膜１１６及び導電膜１１８、並びに導電膜１０４、導電膜１０５、導電膜１０２及び導電膜１０７は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを含むインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素を含む導電性材料の積層構造とすることもできる。
導電膜１１４、導電膜１１６及び導電膜１１８、並びに導電膜１０４、導電膜１０５、導電膜１０２及び導電膜１０７の厚さは、３０ｎｍ以上５００ｎｍ以下、又は１００ｎｍ以上４００ｎｍ以下とすることができる。
絶縁膜１２０としては、水素を含む膜であり、代表的には窒化物絶縁膜がある。窒化物絶縁膜としては、窒化シリコン、窒化アルミニウム等を用いて形成することができる。
〈トランジスタの構成例２〉
次に、表示装置に含まれるトランジスタの別の構成について、図２７を用いて説明する。ここでは、画素部１５に設けられたトランジスタ１００Ａの変形例としてトランジスタ１００Ｃを用いて説明するが、駆動回路部のトランジスタ１００Ｂにトランジスタ１００Ｃの絶縁膜１１１の構成、又は導電膜１１４、導電膜１１６及び導電膜１１８の構造を適宜適用することができる。
図２７（Ａ）乃至図２７（Ｃ）に、表示装置が有するトランジスタ１００Ｃの上面図及び断面図を示す。図２７（Ａ）はトランジスタ１００Ｃの上面図であり、図２７（Ｂ）は、図２７（Ａ）の一点鎖線Ｙ３−Ｙ４間の断面図であり、図２７（Ｃ）は、図２７（Ａ）の一点鎖線Ｘ３−Ｘ４間の断面図である。
図２７に示すトランジスタ１００Ｃは、導電膜１１４、導電膜１１６及び導電膜１１８が、２層又は３層構造で構成されている。また、絶縁膜１１１が、窒化物絶縁膜１１１ａ及び酸化物絶縁膜１１１ｂの積層構造で構成されている。その他の構成は、トランジスタ１００Ａと同様であり、同様の効果を奏する。
はじめに、導電膜１１４、導電膜１１６及び導電膜１１８について説明する。
導電膜１１４は、導電膜１１４ａと、導電膜１１４ｂと、導電膜１１４ｃとが順に積層しており、且つ導電膜１１４ａ及び導電膜１１４ｃは導電膜１１４ｂの表面を覆っている。すなわち、導電膜１１４ａ及び導電膜１１４ｃは、導電膜１１４ｂの保護膜として機能する。
導電膜１１４と同様に、導電膜１１６は、導電膜１１６ａと、導電膜１１６ｂと、導電膜１１６ｃとが順に積層しており、且つ導電膜１１６ａ及び導電膜１１６ｃは導電膜１１６ｂの表面を覆っている。すなわち、導電膜１１６ａ及び導電膜１１６ｃは、導電膜１１６ｂの保護膜として機能する。
導電膜１１８は、導電膜１１８ａと、導電膜１１８ｂとが順に積層している。
導電膜１１４ａ、導電膜１１６ａ及び導電膜１１８ａとしては、導電膜１１４ｂ、導電膜１１６ｂ、導電膜１１８ｂに含まれる金属元素が酸化物半導体膜１１２に拡散するのを防ぐ材料を用いて形成する。導電膜１１４ａ、導電膜１１６ａ及び導電膜１１８ａとして、チタン、タンタル、モリブデン、タングステンの単体若しくは合金、又は窒化チタン、窒化タンタル、窒化モリブデン等を用いて形成することができる。又は、導電膜１１４ａ、導電膜１１６ａ及び導電膜１１８ａは、Ｃｕ−Ｘ合金（Ｘは、Ｍｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、又はＴｉ）等を用いて形成することができる。
導電膜１１４ｂ、導電膜１１６ｂ及び導電膜１１８ｂとしては、低抵抗材料を用いて形成する。導電膜１１４ｂ、導電膜１１６ｂ及び導電膜１１８ｂとして、銅、アルミニウム、金、銀等の単体若しくは合金、又はこれを主成分とする化合物等を用いて形成することができる。
導電膜１１４ｃ及び導電膜１１６ｃとしては、導電膜１１４ｂ、導電膜１１６ｂに含まれる金属元素が不動態化された膜を用いて形成することで、導電膜１１４ｂ、導電膜１１６ｂに含まれる金属元素が、絶縁膜１２８の形成工程において酸化物半導体膜１１２に移動することを防ぐことができる。導電膜１１４ｃおよび導電膜１１６ｃとして、金属珪素化物、金属珪素化窒化物等を用いて形成することが可能であり、代表的には、ＣｕＳｉｘ（ｘ＞０）、ＣｕＳｉｘＮｙ（ｘ＞０、ｙ＞０）等がある。
ここで、導電膜１１４ｃ及び導電膜１１６ｃの形成方法について説明する。なお、導電膜１１４ｂ及び導電膜１１６ｂは、銅を用いて形成される。また、導電膜１１４ｃ及び導電膜１１６ｃは、ＣｕＳｉｘＮｙ（ｘ＞０、ｙ＞０）を用いて形成される。
導電膜１１４ｂ及び導電膜１１６ｂを、水素、アンモニア、一酸化炭素等の還元性雰囲気で発生させたプラズマに曝し、導電膜１１４ｂ及び導電膜１１６ｂの表面の酸化物を還元する。
次に、２００℃以上４００℃以下で加熱しながら、導電膜１１４ｂ及び導電膜１１６ｂをシランに曝す。この結果、導電膜１１４ｂ及び導電膜１１６ｂに含まれる銅が触媒として作用し、シランがＳｉとＨ２に分解されるとともに、導電膜１１４ｂ及び導電膜１１６ｂの表面にＣｕＳｉｘ（ｘ＞０）が形成される。
次に、導電膜１１４ｂ及び導電膜１１６ｂを、アンモニア又は窒素等の窒素を含む雰囲気で発生させたプラズマに曝すことで、導電膜１１４ｂ及び導電膜１１６ｂの表面に形成されたＣｕＳｉｘ（ｘ＞０）がプラズマに含まれる窒素と反応し、導電膜１１４ｃ及び導電膜１１６ｃとして、ＣｕＳｉｘＮｙ（ｘ＞０、ｙ＞０）が形成される。
なお、上記工程において、導電膜１１４ｂ及び導電膜１１６ｂをアンモニア又は窒素等の窒素を含む雰囲気で発生させたプラズマに曝した後、２００℃以上４００℃以下で加熱しながら、導電膜１１４ｂ及び導電膜１１６ｂをシランに曝すことで、導電膜１１４ｃ及び導電膜１１６ｃとして、ＣｕＳｉｘＮｙ（ｘ＞０、ｙ＞０）を形成してもよい。
次に、窒化物絶縁膜１１１ａ及び酸化物絶縁膜１１１ｂが積層された絶縁膜１１１について説明する。
例えば、窒化物絶縁膜１１１ａとして窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等を用いて形成することができる。また、酸化物絶縁膜１１１ｂとして、酸化シリコン、酸化窒化シリコン、酸化アルミニウム等を用いて形成することができる。基板１０１側に窒化物絶縁膜１１１ａを設けることで、外部からの水素、水等が酸化物半導体膜１１２に拡散することを防ぐことが可能である。
〈トランジスタの構成例３〉
次に、表示装置に含まれるトランジスタの別の構成について図２８及び図２９を用いて説明する。ここでは、画素部１５に設けられたトランジスタ１００Ａの変形例としてトランジスタ１００Ｄ及びトランジスタ１００Ｅを用いて説明するが、駆動回路部のトランジスタ１００Ｂに、トランジスタ１００Ｄに含まれる酸化物半導体膜１１２の構成、又はトランジスタ１００Ｅに含まれる酸化物半導体膜１１２の構成を適宜適用することができる。
図２８（Ａ）乃至図２８（Ｃ）に、表示装置が有するトランジスタ１００Ｄの上面図及び断面図を示す。図２８（Ａ）はトランジスタ１００Ｄの上面図であり、図２８（Ｂ）は、図２８（Ａ）の一点鎖線Ｙ３−Ｙ４間の断面図であり、図２８（Ｃ）は、図２８（Ａ）の一点鎖線Ｘ３−Ｘ４間の断面図である。
図２８に示すトランジスタ１００Ｄは、酸化物半導体膜１１２が多層構造で構成されている。具体的には、酸化物半導体膜１１２は、絶縁膜１１１と接する酸化物半導体膜１１３ａと、酸化物半導体膜１１３ａに接する酸化物半導体膜１１３ｂと、酸化物半導体膜１１３ｂ、導電膜１１４、導電膜１１６、絶縁膜１１７及び絶縁膜１２０と接する酸化物半導体膜１１３ｃとを有する。その他の構成は、トランジスタ１００Ａと同様であり、同様の効果を奏する。
酸化物半導体膜１１３ａ、酸化物半導体膜１１３ｂ及び酸化物半導体膜１１３ｃは、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｍｇ、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、又はＨｆ）等の金属酸化物で形成される。
また、酸化物半導体膜１１３ａ及び酸化物半導体膜１１３ｃは、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍｇ酸化物、Ｚｎ−Ｍｇ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｍｇ、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、又はＨｆ）であり、且つ酸化物半導体膜１１３ｂよりも伝導帯下端のエネルギーが真空準位に近く、代表的には、酸化物半導体膜１１３ａ及び酸化物半導体膜１１３ｃの伝導帯下端のエネルギーと、酸化物半導体膜１１３ｂの伝導帯下端のエネルギーとの差が、０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上、又は０．２ｅＶ以上、且つ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下、又は０．４ｅＶ以下である。なお、真空準位と伝導帯下端のエネルギー差を電子親和力ともいう。
酸化物半導体膜１１３ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｍｇ、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、又はＨｆ）の場合、酸化物半導体膜１１３ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ１／ｙ１を１以上６以下とすることで、酸化物半導体膜１１３ｂとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。
酸化物半導体膜１１３ａ及び酸化物半導体膜１１３ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｍｇ、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、又はＨｆ）の場合、酸化物半導体膜１１３ａ及び酸化物半導体膜１１３ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ２／ｙ２を１以上６以下とすることで、酸化物半導体膜１１３ａ及び酸化物半導体膜１１３ｃとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８、Ｉｎ：Ｍ：Ｚｎ＝１：４：３、Ｉｎ：Ｍ：Ｚｎ＝１：４：４、Ｉｎ：Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：４：６、Ｉｎ：Ｍ：Ｚｎ＝１：６：３、Ｉｎ：Ｍ：Ｚｎ＝１：６：４、Ｉｎ：Ｍ：Ｚｎ＝１：６：５、Ｉｎ：Ｍ：Ｚｎ＝１：６：６、Ｉｎ：Ｍ：Ｚｎ＝１：６：７、Ｉｎ：Ｍ：Ｚｎ＝１：６：８、Ｉｎ：Ｍ：Ｚｎ＝１：６：９等がある。
なお、酸化物半導体膜１１３ａ、酸化物半導体膜１１３ｂ及び酸化物半導体膜１１３ｃの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス４０％の変動を含む。
なお、原子数比はこれらに限られず、必要とする半導体特性に応じて適切な原子数比のものを用いればよい。
また、酸化物半導体膜１１３ａ及び酸化物半導体膜１１３ｃは同じ組成でもよい。例えば、酸化物半導体膜１１３ａ及び酸化物半導体膜１１３ｃとしてＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：４：５、１：４：６、１：４：７、又は１：４：８の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用いてもよい。
又は、酸化物半導体膜１１３ａ及び酸化物半導体膜１１３ｃは異なった組成でもよい。例えば、酸化物半導体膜１１３ａとしてＩｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物半導体膜１１３ｃとしてＩｎ：Ｇａ：Ｚｎ＝１：３：４又は１：４：５の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用いてもよい。
酸化物半導体膜１１３ａ及び酸化物半導体膜１１３ｃの厚さは、３ｎｍ以上１００ｎｍ以下、又は３ｎｍ以上５０ｎｍ以下とする。酸化物半導体膜１１３ｂの厚さは、３ｎｍ以上２００ｎｍ以下、又は３ｎｍ以上１００ｎｍ以下、又は３ｎｍ以上５０ｎｍ以下とする。なお、酸化物半導体膜１１３ａ及び酸化物半導体膜１１３ｃはそれぞれ酸化物半導体膜１１３ｂより厚さを薄くすることで、トランジスタのしきい値電圧の変動量を低減することが可能である。
酸化物半導体膜１１３ａ、酸化物半導体膜１１３ｂ及び酸化物半導体膜１１３ｃそれぞれの界面は、ＳＴＥＭ（Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）を用いて観察することができる場合がある。
酸化物半導体膜１１３ｂと比較して酸素欠損の生じにくい酸化物半導体膜１１３ａ及び酸化物半導体膜１１３ｃをそれぞれ酸化物半導体膜１１３ｂの上面及び下面に接して設けることで、酸化物半導体膜１１３ｂにおける酸素欠損を低減することができる。また、酸化物半導体膜１１３ｂは、酸化物半導体膜１１３ｂを構成する金属元素の一以上を有する酸化物半導体膜１１３ａ及び酸化物半導体膜１１３ｃと接するため、酸化物半導体膜１１３ａと酸化物半導体膜１１３ｂとの界面、酸化物半導体膜１１３ｂと酸化物半導体膜１１３ｃとの界面における界面準位密度が極めて低い。このため、酸化物半導体膜１１３ｂに含まれる酸素欠損を低減することが可能である。
また、酸化物半導体膜１１３ａを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
また、酸化物半導体膜１１３ｂを構成する金属元素を一種以上含む酸化物半導体膜１１３ｃが酸化物半導体膜１１３ｂに接して設けられるため、酸化物半導体膜１１３ｂと酸化物半導体膜１１３ｃとの界面ではキャリアの散乱が起こりにくく、トランジスタの電界効果移動度を高くすることができる。
また、酸化物半導体膜１１３ａ及び酸化物半導体膜１１３ｃは、絶縁膜１１１及び絶縁膜１１７の構成元素が酸化物半導体膜１１３ｂへ混入して、不純物による準位が形成されることを抑制するためのバリア膜としても機能する。
以上のことから、本実施の形態に示すトランジスタは、しきい値電圧などの電気特性のばらつきが低減されたトランジスタである。このようにしきい値電圧のばらつきが低減されたトランジスタを用いて先の実施の形態に示す表示装置を構成することにより、より容易かつ効果的にしきい値電圧のばらつきを補正することができる。
図２８と異なる構造のトランジスタを図２９に示す。
図２９（Ａ）乃至図２９（Ｃ）に、表示装置が有するトランジスタ１００Ｅの上面図及び断面図を示す。図２９（Ａ）はトランジスタ１００Ｅの上面図であり、図２９（Ｂ）は、図２９（Ａ）の一点鎖線Ｙ３−Ｙ４間の断面図であり、図２９（Ｃ）は、図２９（Ａ）の一点鎖線Ｘ３−Ｘ４間の断面図である。なお、図２９（Ａ）では、明瞭化のため、基板１０１、絶縁膜１１１、絶縁膜１１７、絶縁膜１２０などを省略している。また、図２９（Ｂ）は、トランジスタ１００Ｅのチャネル幅方向の断面図である。また、図２９（Ｃ）は、トランジスタ１００Ｅのチャネル長方向の断面図である。
図２９に示すトランジスタ１００Ｅのように、酸化物半導体膜１１２が、絶縁膜１１１と接する酸化物半導体膜１１３ｂと、酸化物半導体膜１１３ｂ及び絶縁膜１１７と接する酸化物半導体膜１１３ｃの積層構造であってもよい。
〈バンド構造〉
ここで、図２８及び図２９に示すトランジスタのバンド構造について説明する。なお、図３４（Ａ）は、図２８に示すトランジスタ１００Ｄのバンド構造であり、理解を容易にするため、絶縁膜１１１、酸化物半導体膜１１３ａ、酸化物半導体膜１１３ｂ、酸化物半導体膜１１３ｃ及び絶縁膜１１７の伝導帯下端のエネルギー（Ｅｃ）を示す。また、図３４（Ｂ）は、図２９に示すトランジスタ１００Ｅのバンド構造であり、理解を容易にするため、絶縁膜１１１、酸化物半導体膜１１３ｂ、酸化物半導体膜１１３ｃ及び絶縁膜１１７の伝導帯下端のエネルギー（Ｅｃ）を示す。
図３４（Ａ）に示すように、酸化物半導体膜１１３ａ、酸化物半導体膜１１３ｂ及び酸化物半導体膜１１３ｃにおいて、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体膜１１３ａ、酸化物半導体膜１１３ｂ及び酸化物半導体膜１１３ｃを構成する元素が共通することにより、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体膜１１３ａ、酸化物半導体膜１１３ｂ及び酸化物半導体膜１１３ｃは組成が異なる膜の積層体ではあるが、物性的に連続であるということもできる。
主成分を共通として積層された酸化物半導体膜は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸（Ｕ Ｓｈａｐｅ Ｗｅｌｌ）構造）が形成されるように作製する。すなわち、各層の界面に酸化物半導体にとってトラップ中心や再結合中心のような欠陥準位、あるいはキャリアの流れを阻害する不純物が存在しないように積層構造を形成する。仮に、積層された酸化物半導体膜の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。
なお、図３４（Ａ）では、酸化物半導体膜１１３ａと酸化物半導体膜１１３ｃのＥｃが同様である場合について示したが、それぞれが異なっていてもよい。
図３４（Ａ）より、酸化物半導体膜１１３ｂがウェル（井戸）となり、トランジスタ１００Ｄにおいて、チャネルが酸化物半導体膜１１３ｂに形成されることがわかる。なお、酸化物半導体膜１１３ａ、酸化物半導体膜１１３ｂ及び酸化物半導体膜１１３ｃは伝導帯下端のエネルギーが連続的に変化するため、Ｕ字型の井戸構造のチャネルを埋め込みチャネルということもできる。
また、図３４（Ｂ）に示すように、酸化物半導体膜１１３ｂ及び酸化物半導体膜１１３ｃにおいて、伝導帯下端のエネルギーが連続的に変化してもよい。
図３４（Ｂ）より、酸化物半導体膜１１３ｂがウェル（井戸）となり、トランジスタ１００Ｅにおいて、チャネルが酸化物半導体膜１１３ｂに形成されることがわかる。
図２８に示すトランジスタ１００Ｄは、酸化物半導体膜１１３ｂを構成する金属元素を一種以上含んでいる酸化物半導体膜１１３ａ及び酸化物半導体膜１１３ｃを有しているため、酸化物半導体膜１１３ａと酸化物半導体膜１１３ｂとの界面、及び酸化物半導体膜１１３ｃと酸化物半導体膜１１３ｂとの界面に界面準位を形成しにくくなる。よって、酸化物半導体膜１１３ａ及び酸化物半導体膜１１３ｃを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきや変動を低減することができる。
図２９に示すトランジスタ１００Ｅは、酸化物半導体膜１１３ｂを構成する金属元素を一種以上含んでいる酸化物半導体膜１１３ｃを有しているため、酸化物半導体膜１１３ｃと酸化物半導体膜１１３ｂとの界面に界面準位を形成しにくくなる。よって、酸化物半導体膜１１３ｃを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきや変動を低減することができる。このようにしきい値電圧のばらつきが低減されたトランジスタを用いて先の実施の形態に示す表示装置を構成することにより、より容易かつ効果的にしきい値電圧のばらつきを補正することができる。
〈トランジスタの構成例４〉
次に、表示装置に含まれるトランジスタの別の構成について、図３１を用いて説明する。
図３１（Ａ）乃至図３１（Ｃ）に、表示装置が有するトランジスタ１００Ｆの上面図及び断面図を示す。図３１（Ａ）はトランジスタ１００Ｆの上面図であり、図３１（Ｂ）は、図３１（Ａ）の一点鎖線Ｙ３−Ｙ４間の断面図であり、図３１（Ｃ）は、図３１（Ａ）の一点鎖線Ｘ３−Ｘ４間の断面図である。
図３１に示すトランジスタ１００Ｆは、基板１２１上に形成された絶縁膜１２２上の酸化物半導体膜１２３と、酸化物半導体膜１２３に接する絶縁膜１２４と、絶縁膜１２４の開口部１３０ａの一部において酸化物半導体膜１２３と接する導電膜１２５と、絶縁膜１２４の開口部１３０ｂの一部において酸化物半導体膜１２３と接する導電膜１２６と、絶縁膜１２４を介して酸化物半導体膜１２３と重なる導電膜１２７とを有する。なお、トランジスタ１００Ｆ上に絶縁膜１２８及び絶縁膜１２９が設けられてもよい。
酸化物半導体膜１２３において、導電膜１２５、導電膜１２６及び導電膜１２７と重ならない領域には、酸素欠損を形成する元素を有する。以下、酸素欠損を形成する元素を、不純物元素として説明する。不純物元素の代表例としては、水素、ホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リン、塩素、希ガス元素等がある。希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン及びキセノンがある。
不純物元素が酸化物半導体膜に添加されると、酸化物半導体膜中の金属元素及び酸素の結合が切断され、酸素欠損が形成される。又は、不純物元素が酸化物半導体膜に添加されると、酸化物半導体膜中の金属元素と結合していた酸素が不純物元素と結合し、金属元素から酸素が脱離され、酸素欠損が形成される。これらの結果、酸化物半導体膜においてキャリア密度が増加し、導電性が高くなる。
ここで、酸化物半導体膜１２３の部分拡大図を図３１（Ｄ）に示す。図３１（Ｄ）に示すように、酸化物半導体膜１２３は、導電膜１２５及び導電膜１２６と接する領域１２３ａと、絶縁膜１２８と接する領域１２３ｂと、絶縁膜１２４と重なる領域１２３ｃ及び領域１２３ｄとを有する。
領域１２３ａは、図２６に示した領域１１２ａと同様に、導電性が高く、ソース領域及びドレイン領域として機能する。
領域１２３ｂ及び領域１２３ｃは、低抵抗領域として機能する。領域１２３ｂ及び領域１２３ｃには不純物元素が含まれる。なお、領域１２３ｂの方が領域１２３ｃより不純物元素濃度が高い。また、導電膜１２７の側面がテーパ形状を有する場合、領域１２３ｃの一部が、導電膜１２７と重なってもよい。
不純物元素が希ガス元素であって、酸化物半導体膜１２３がスパッタリング法で形成される場合、領域１２３ａ乃至領域１２３ｄはそれぞれ希ガス元素を含み、且つ領域１２３ａ及び領域１２３ｄと比較して、領域１２３ｂ及び領域１２３ｃの方が希ガス元素の濃度が高い。これは、酸化物半導体膜１２３がスパッタリング法で形成される場合、スパッタリングガスとして希ガス元素を用いるため、酸化物半導体膜１２３に希ガス元素が含まれること、並びに領域１２３ｂ及び領域１２３ｃにおいて、酸素欠損を形成するために、意図的に希ガス元素が添加されることが原因である。なお、領域１２３ｂ及び領域１２３ｃにおいて、領域１２３ａ及び領域１２３ｄと異なる希ガス元素が添加されていてもよい。
不純物元素が、ホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リン、又は、塩素の場合、領域１２３ｂ及び領域１２３ｃにのみ不純物元素を有する。このため、領域１２３ａ及び領域１２３ｄと比較して、領域１２３ｂ及び領域１２３ｃの方が不純物元素の濃度が高い。なお、領域１２３ｂ及び領域１２３ｃにおいて、ＳＩＭＳにより得られる不純物元素の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、又は１×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下、又は５×１０１９ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３以下とすることができる。
不純物元素が、水素の場合、領域１２３ａ及び領域１２３ｄと比較して、領域１２３ｂ及び領域１２３ｃの方が不純物元素の濃度が高い。なお、領域１２３ｂ及び領域１２３ｃにおいて、ＳＩＭＳにより得られる水素の濃度は、８×１０１９ａｔｏｍｓ／ｃｍ３以上、又は１×１０２０ａｔｏｍｓ／ｃｍ３以上、又は５×１０２０ａｔｏｍｓ／ｃｍ３以上とすることができる。
領域１２３ｂ及び領域１２３ｃは不純物元素を有するため、酸素欠損が増加し、キャリア密度が増加する。この結果、領域１２３ｂ及び領域１２３ｃは、導電性が高くなり、低抵抗領域として機能する。このように低抵抗領域を設けることにより、チャネルとソース領域及びドレイン領域との間の抵抗を低減することが可能であり、トランジスタ１００Ｆは、オン電流が大きく、電界効果移動度が高い。このため、トランジスタ１００Ｆは、例えば先の実施の形態に示す駆動用トランジスタ（トランジスタ２２など）に好適に用いることができる。
なお、不純物元素が、水素、ホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リン、又は塩素の一以上と、希ガス元素の一以上の場合であってもよい。この場合、領域１２３ｂ及び領域１２３ｃにおいて、希ガス元素により形成された酸素欠損と、且つ該領域に添加された水素、ホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リン、又は塩素の一以上との相互作用により、領域１２３ｂ及び領域１２３ｃは、導電性がさらに高まる場合がある。
領域１２３ｄは、チャネルとして機能する。
絶縁膜１２４において、酸化物半導体膜１２３及び導電膜１２７と重なる領域は、ゲート絶縁膜として機能する。また、絶縁膜１２４において、酸化物半導体膜１２３と導電膜１２５及び導電膜１２６とが重なる領域は、層間絶縁膜として機能する。
導電膜１２５及び導電膜１２６は、ソース電極及びドレイン電極として機能する。また、導電膜１２７は、ゲート電極として機能する。
本実施の形態に示すトランジスタ１００Ｆは、その作製工程において、ゲート電極として機能する導電膜１２７と、ソース電極及びドレイン電極として機能する導電膜１２５及び導電膜１２６が同時に形成される。このため、トランジスタ１００Ｆにおいて、導電膜１２７と、導電膜１２５及び導電膜１２６とが重ならず、導電膜１２７と、導電膜１２５及び導電膜１２６との間の寄生容量を低減することが可能である。この結果、基板１２１として大面積基板を用いた場合、導電膜１２５、導電膜１２６及び導電膜１２７における信号遅延を低減することが可能である。
また、トランジスタ１００Ｆにおいて、導電膜１２５、導電膜１２６及び導電膜１２７をマスクとして、不純物元素が酸化物半導体膜１２３に添加される。すなわち、セルフアラインで低抵抗領域を形成することができる。
基板１２１としては、図２５に示す基板１０１を適宜用いることができる。
絶縁膜１２２としては、図２５に示す絶縁膜１１１を適宜用いることができる。
酸化物半導体膜１２３は、図２５に示す酸化物半導体膜１０３及び酸化物半導体膜１１２を適宜用いることができる。
絶縁膜１２４は、図２５に示す絶縁膜１０６及び絶縁膜１１７を適宜用いることができる。
導電膜１２５、導電膜１２６及び導電膜１２７は同時に形成されるため、同じ材料及び同じ積層構造を有する。
導電膜１２５、導電膜１２６及び導電膜１２７は、図２５に示す、導電膜１１４、導電膜１１６及び導電膜１１８、並びに導電膜１０４、導電膜１０５、導電膜１０２及び導電膜１０７を適宜用いることができる。
絶縁膜１２８は、酸化物絶縁膜又は窒化物絶縁膜を単層又は積層して形成することができる。なお、酸化物半導体膜１２３との界面特性を向上させるため、絶縁膜１２８において少なくとも酸化物半導体膜１２３と接する領域は酸化物絶縁膜で形成することが好ましい。また、絶縁膜１２８として加熱により酸素を放出する酸化物絶縁膜を用いることで、加熱処理により絶縁膜１２８に含まれる酸素を、酸化物半導体膜１２３に移動させることが可能である。
絶縁膜１２８として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウム又はＧａ−Ｚｎ酸化物などを用いればよく、単層又は積層で設けることができる。
絶縁膜１２９は、外部からの水素、水等のバリア膜として機能する膜であることが好ましい。絶縁膜１２９として、例えば窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどを用いればよく、単層又は積層で設けることができる。
絶縁膜１２８及び絶縁膜１２９の厚さはそれぞれ、３０ｎｍ以上５００ｎｍ以下、又は１００ｎｍ以上４００ｎｍ以下とすることができる。
なお、図２５に示すトランジスタ１００Ｂと同様に、トランジスタ１００Ｆは、絶縁膜１２２の下に、酸化物半導体膜１２３と重なるように導電膜を設けて、デュアルゲート構造にすることができる。
〈トランジスタの構成例５〉
次に、表示装置に含まれるトランジスタの別の構成について、図３２及び図３３を用いて説明する。
図３２（Ａ）乃至図３２（Ｃ）に、表示装置が有するトランジスタ１００Ｇの上面図及び断面図を示す。図３２（Ａ）はトランジスタ１００Ｇの上面図であり、図３２（Ｂ）は、図３２（Ａ）の一点鎖線Ｙ３−Ｙ４間の断面図であり、図３２（Ｃ）は、図３２（Ａ）の一点鎖線Ｘ３−Ｘ４間の断面図である。
図３２に示すトランジスタ１００Ｇは、基板１３１上に形成された絶縁膜１３２上の酸化物半導体膜１３３と、酸化物半導体膜１３３と接する絶縁膜１３４と、絶縁膜１３４を介して酸化物半導体膜１３３と重なる導電膜１３７と、酸化物半導体膜１３３に接する絶縁膜１３９と、絶縁膜１３９上に形成された絶縁膜１３８と、絶縁膜１３８及び絶縁膜１３９の開口部１４０ａにおいて酸化物半導体膜１３３と接する導電膜１３５と、絶縁膜１３８及び絶縁膜１３９の開口部１４０ｂにおいて酸化物半導体膜１３３と接する導電膜１３６を有する。
トランジスタ１００Ｇにおいて、導電膜１３７はゲート電極として機能する。また、導電膜１３５及び導電膜１３６は、ソース電極及びドレイン電極として機能する。
酸化物半導体膜１３３において、導電膜１３５、導電膜１３６及び導電膜１３７と重ならない領域には、酸素欠損を形成する元素を有する。以下、酸素欠損を形成する元素を、不純物元素として説明する。不純物元素の代表例としては、水素、ホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リン、塩素、希ガス元素等がある。希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン及びキセノンがある。
不純物元素が酸化物半導体膜に添加されると、酸化物半導体膜中の金属元素及び酸素の結合が切断され、酸素欠損が形成される。又は、不純物元素が酸化物半導体膜に添加されると、酸化物半導体膜中の金属元素と結合していた酸素が不純物元素と結合し、金属元素から酸素が脱離され、酸素欠損が形成される。これらの結果、酸化物半導体膜においてキャリア密度が増加し、導電性が高くなる。
ここで、酸化物半導体膜１３３の部分拡大図を図３３（Ａ）に示す。図３３（Ａ）に示すように、酸化物半導体膜１３３は、導電膜１３５、導電膜１３６または絶縁膜１３８と接する領域１３３ｂと、絶縁膜１３４と接する領域１３３ｄとを有する。なお、導電膜１３７の側面がテーパ形状を有する場合、導電膜１３７のテーパ部と重なる領域１３３ｃを有してもよい。
領域１３３ｂは、低抵抗領域として機能する。領域１３３ｂには不純物元素として少なくとも希ガス元素及び水素が含まれる。なお、導電膜１３７の側面がテーパ形状を有する場合、不純物元素は導電膜１３７のテーパ部を通過して領域１３３ｃに添加されるため、領域１３３ｃは、領域１３３ｂと比較して不純物元素の一例である希ガス元素の濃度が低いが、不純物元素が含まれる。領域１３３ｃを有することで、トランジスタのソース−ドレイン耐圧を高めることができる。
酸化物半導体膜１３３がスパッタリング法で形成される場合、領域１３３ｂ乃至領域１３３ｄはそれぞれ希ガス元素を含み、且つ領域１３３ｄと比較して、領域１３３ｂ及び領域１３３ｃの方が希ガス元素の濃度が高い。これは、酸化物半導体膜１３３がスパッタリング法で形成される場合、スパッタリングガスとして希ガス元素を用いるため、酸化物半導体膜１３３に希ガス元素が含まれること、並びに領域１３３ｂ及び領域１３３ｃにおいて、酸素欠損を形成するために、意図的に希ガス元素が添加されることが原因である。なお、領域１３３ｂ及び領域１３３ｃにおいて、領域１３３ｄと異なる希ガス元素が添加されていてもよい。
また、領域１３３ｂは絶縁膜１３８と接するため、領域１３３ｄと比較して、領域１３３ｂの方が水素の濃度が高い。また、領域１３３ｂから領域１３３ｃに水素が拡散する場合、領域１３３ｃは、領域１３３ｄと比較して水素濃度が高い。但し、領域１３３ｃより領域１３３ｂの方が、水素濃度が高い。
領域１３３ｂ及び領域１３３ｃにおいて、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素の濃度は、８×１０１９ａｔｏｍｓ／ｃｍ３以上、又は１×１０２０ａｔｏｍｓ／ｃｍ３以上、又は５×１０２０ａｔｏｍｓ／ｃｍ３以上とすることができる。なお、領域１３３ｄの二次イオン質量分析法により得られる水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、又は１×１０１９ａｔｏｍｓ／ｃｍ３以下、又は５×１０１８ａｔｏｍｓ／ｃｍ３以下、又は１×１０１８ａｔｏｍｓ／ｃｍ３以下、又は５×１０１７ａｔｏｍｓ／ｃｍ３以下、又は１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることができる。
また、不純物元素として、ホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リン、又は塩素が酸化物半導体膜１３３に添加される場合、領域１３３ｂ及び領域１３３ｃにのみ不純物元素を有する。このため、領域１３３ｄと比較して、領域１３３ｂ及び領域１３３ｃの方が不純物元素の濃度が高い。なお、領域１３３ｂ及び領域１３３ｃにおいて、二次イオン質量分析法により得られる不純物元素の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、又は１×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下、又は５×１０１９ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３以下とすることができる。
領域１３３ｄと比較して、領域１３３ｂ及び領域１３３ｃは、水素濃度が高く、且つ希ガス元素の添加による酸素欠損量が多い。このため、導電性が高くなり、低抵抗領域として機能する。代表的には、領域１３３ｂ及び領域１３３ｃの抵抗率として、１×１０−３Ωｃｍ以上１×１０４Ωｃｍ未満、又は１×１０−３Ωｃｍ以上１×１０−１Ωｃｍ未満とすることができる。
なお、領域１３３ｂ及び領域１３３ｃにおいて、水素の量は酸素欠損の量と同じ又は少ないと、水素が酸素欠損に捕獲されやすく、チャネルである領域１３３ｄに拡散しにくい。この結果、ノーマリーオフ特性のトランジスタを作製することができる。
領域１３３ｄは、チャネルとして機能する。
また、導電膜１３７をマスクとして酸化物半導体膜１３３に不純物元素を添加した後、導電膜１３７それぞれの上面形状における面積を縮小してもよい。これは、導電膜１３７の形成工程において、導電膜１３７上のマスクに対してスリミング処理をおこない、より微細な構造のマスクを形成することによって行うことができる。次に、該マスクを用いて導電膜１３７および絶縁膜１３４をエッチングすることで、図３３（Ｂ）に示す導電膜１３７ａおよび絶縁膜１３４ａを形成することができる。スリミング処理としては、例えば、酸素ラジカルなどを用いるアッシング処理を適用することができる。
この結果、酸化物半導体膜１３３において、領域１３３ｃ及びチャネルである領域１３３ｄの間に、オフセット領域１３３ｅが形成される。なお、チャネル長方向におけるオフセット領域１３３ｅの長さは、０．１μｍ未満とすることで、トランジスタのオン電流の低下を低減することが可能である。
図３２に示す基板１３１としては、図２５に示す基板１０１を適宜用いることができる。
図３２に示す絶縁膜１３２としては、図２５に示す絶縁膜１１１を適宜用いることができる。
図３２に示す酸化物半導体膜１３３は、図２５に示す酸化物半導体膜１０３及び酸化物半導体膜１１２を適宜用いることができる。
図３２に示す絶縁膜１３４は、図２５に示す絶縁膜１０６及び絶縁膜１１７を適宜用いることができる。
図３２に示す導電膜１３５、導電膜１３６及び導電膜１３７は、図２５に示す、導電膜１１４、導電膜１１６及び導電膜１１８、並びに導電膜１０４、導電膜１０５、導電膜１０２及び導電膜１０７を適宜用いることができる。
導電膜１３７及び絶縁膜１３８の厚さはそれぞれ、３０ｎｍ以上５００ｎｍ以下、又は１００ｎｍ以上４００ｎｍ以下とすることができる。
トランジスタ１００Ｇは、導電膜１３７と、導電膜１３５及び導電膜１３６とが重ならず、導電膜１３７と、導電膜１３５及び導電膜１３６との間の寄生容量を低減することが可能である。この結果、基板１３１として大面積基板を用いた場合、導電膜１３５、導電膜１３６及び導電膜１３７における信号遅延を低減することが可能である。
また、トランジスタ１００Ｇにおいて、導電膜１３７をマスクとして、不純物元素が酸化物半導体膜１３３に添加される。すなわち、セルフアラインで低抵抗領域を形成することができる。
なお、図２５に示すトランジスタ１００Ｂと同様に、トランジスタ１００Ｇは、絶縁膜１３２の下に、酸化物半導体膜１３３と重なるように導電膜を設けて、デュアルゲート構造にすることができる。
〈酸化物半導体膜の結晶構造〉
以下に、酸化物半導体層５２０を構成する酸化物半導体膜の構造について説明する。なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
［ＣＡＡＣ−ＯＳ膜］
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
ＣＡＡＣ−ＯＳ膜を用いたＯＳトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
［微結晶酸化物半導体膜］
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
［非晶質酸化物半導体膜］
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
酸化物半導体膜は、構造ごとに膜密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶酸化物半導体膜の膜密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶酸化物半導体膜の膜密度に対し、ａ−ｌｉｋｅ ＯＳ膜の膜密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶酸化物半導体膜の膜密度に対し、ｎｃ−ＯＳ膜の膜密度およびＣＡＡＣ−ＯＳ膜の膜密度は９２．３％以上１００％未満となる。なお、単結晶酸化物半導体膜の膜密度に対し膜密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の膜密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の膜密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の膜密度およびＣＡＡＣ−ＯＳ膜の膜密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶酸化物半導体膜が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶酸化物半導体膜を組み合わせることにより、所望の組成の単結晶酸化物半導体膜に相当する膜密度を算出することができる。所望の組成の単結晶酸化物半導体膜の膜密度は、組成の異なる単結晶酸化物半導体膜を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、膜密度は、可能な限り少ない種類の単結晶酸化物半導体膜を組み合わせて算出することが好ましい。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
〈成膜方法〉
本明細書等で開示された、金属膜、半導体膜、無機絶縁膜など様々な膜はスパッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ）などのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを用いてタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを用いてＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを用いてＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。
〈オフ電流〉
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。
トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流がＩ以下である、とは、トランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを言う場合がある。トランジスタのオフ電流は、所定のＶｇｓにおけるオフ状態、所定の範囲内のＶｇｓにおけるオフ状態、または、十分に低減されたオフ電流が得られるＶｇｓにおけるオフ状態、等におけるオフ電流を指す場合がある。
一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖにおけるドレイン電流が１×１０−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０−１３Ａであり、Ｖｇｓが−０．５Ｖにおけるドレイン電流が１×１０−１９Ａであり、Ｖｇｓが−０．８Ｖにおけるドレイン電流が１×１０−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０−１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０−２２Ａ以下である、と言う場合がある。
本明細書では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりを流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元を持つ単位（例えば、Ａ／μｍ）で表される場合がある。
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓ、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。
本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、表示装置の表示画素の断面図の一例について説明する。図３５では、画素２０が有する、トランジスタ２１、容量素子２５、及び発光素子２４の、断面構造を例示している。
具体的に、図３５に示す表示装置は、基板２００上に絶縁膜２１６と、絶縁膜２１６上にトランジスタ２１と、容量素子２５とを有する。トランジスタ２１は、半導体膜２０４と、半導体膜２０４上の絶縁膜２１５と、絶縁膜２１５を間に挟んで半導体膜２０４と重なり、ゲートとして機能する導電膜２０３と、半導体膜２０４と接し、絶縁膜２１７および絶縁膜２１８の開口部に設けられた導電膜２０５と、同じく半導体膜２０４と接し、絶縁膜２１７および絶縁膜２１８の開口部に設けられた導電膜２０６とを有する。なお、導電膜２０５および導電膜２０６は、トランジスタ２１のソースおよびドレインとして機能する。
容量素子２５は、電極として機能する半導体膜２０７と、半導体膜２０７上の絶縁膜２１５と、絶縁膜２１５を間に挟んで半導体膜２０７と重なり、なおかつ電極として機能する導電膜２１０とを有する。
絶縁膜２１５としては、酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、窒化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルを一種以上含む絶縁膜を、単層で、または積層させて用いればよい。なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
半導体膜２０４として酸化物半導体を用いる場合、絶縁膜２１６は、半導体膜２０４に酸素を供給させることが可能な材料を用いることが望ましい。上記材料を絶縁膜２１６に用いることで、絶縁膜２１６に含まれる酸素を半導体膜２０４に移動させることが可能であり、半導体膜２０４の酸素欠損量を低減することができる。絶縁膜２１６に含まれる酸素の半導体膜２０４への移動は、半導体膜２０４を形成した後に、加熱処理をおこなうことで効率的におこなうことができる。
半導体膜２０４、導電膜２０３および導電膜２１０上には、絶縁膜２１７が設けられ、絶縁膜２１７上には絶縁膜２１８が設けられ、絶縁膜２１８上には、導電膜２０５、導電膜２０６、導電膜２０９および絶縁膜２１９が設けられている。絶縁膜２１９上には導電膜２０１および導電膜２１２が設けられ、導電膜２０１は絶縁膜２１９の開口部において、導電膜２０５と接続され、導電膜２１２は絶縁膜２１９の開口部において、導電膜２０９と接続されている。
半導体膜２０４として酸化物半導体を用いる場合、絶縁膜２１７は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有することが好ましい。絶縁膜２１７を設けることで、半導体膜２０４からの酸素の外部への拡散と、外部から半導体膜２０４への水素、水等の入り込みを防ぐことができる。絶縁膜２１７としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
絶縁膜２１９、導電膜２０１および導電膜２１２上には、絶縁膜２２０および導電膜２１３が設けられ、導電膜２１３は絶縁膜２２０の開口部において、導電膜２１２と接続されている。
絶縁膜２２０及び導電膜２１３上には絶縁膜２２５が設けられている。絶縁膜２２５は、導電膜２１３と重なる位置に開口部を有する。また、絶縁膜２２５上において、絶縁膜２２５の開口部とは異なる位置に、絶縁膜２２６が設けられている。そして、絶縁膜２２５及び絶縁膜２２６上には、ＥＬ層２２７及び導電膜２２８が、順に積層するように設けられている。導電膜２１３及び導電膜２２８が、ＥＬ層２２７を間に挟んで重なり合う部分が、発光素子２４として機能する。そして、導電膜２１３及び導電膜２２８は、一方がアノード、他方がカソードとして機能する。
また、表示装置は、発光素子２４を間に挟んで基板２００と対峙する、基板２３０を有する。基板２３０の下、すなわち、基板２３０の発光素子２４に近い側の面上には、光を遮蔽する機能を有する遮蔽膜２３１が設けられている。そして、遮蔽膜２３１は、発光素子２４と重なる領域に開口部を有している。発光素子２４に重なる開口部において、基板２３０の下には特定の波長範囲の可視光を透過する着色層２３２が設けられている。
なお、絶縁膜２２６は、発光素子２４と基板２３０との距離を調整するものであり、場合によっては省略してもよい。
また、本実施の形態では、発光素子２４の光を素子基板とは反対の側から取り出すトップエミッション構造を示したが、発光素子２４の光を素子基板側から取り出すボトムエミッション構造、または、発光素子２４の光を素子基板側からと、素子基板とは反対の側からと、取り出すデュアルエミッション構造も一態様となりうる。
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態においては、本発明の一態様の発光素子を有する表示装置、及び該表示装置に入力装置を取り付けた電子機器について、図３６乃至図３８を用いて説明を行う。
〈タッチパネルに関する説明１〉
なお、本実施の形態において、電子機器の一例として、表示装置と、入力装置とを合わせたタッチパネル５００について説明する。また、入力装置の一例として、タッチセンサを用いる場合について説明する。
図３６（Ａ）（Ｂ）は、タッチパネル５００の斜視図である。なお、図３６（Ａ）（Ｂ）において、明瞭化のため、タッチパネル５００の代表的な構成要素を示す。
タッチパネル５００は、表示装置５０１とタッチセンサ５９５とを有する（図３６（Ｂ）参照）。また、タッチパネル５００は、基板５１０、基板５７０、及び基板５９０を有する。なお、基板５１０、基板５７０、及び基板５９０はいずれも可撓性を有する。ただし、基板５１０、基板５７０、及び基板５９０のいずれか一つまたは全てが可撓性を有さない構成としてもよい。
表示装置５０１は、基板５１０上に複数の画素及び該画素に信号を供給することができる複数の配線５１１を有する。複数の配線５１１は、基板５１０の外周部にまで引き回され、その一部が端子５１９を構成している。端子５１９はＦＰＣ５０９（１）と接続する。
基板５９０は、タッチセンサ５９５と、タッチセンサ５９５と接続する複数の配線５９８とを有する。複数の配線５９８は、基板５９０の外周部に引き回され、その一部は端子を構成する。そして、該端子はＦＰＣ５０９（２）と接続される。なお、図３６（Ｂ）では明瞭化のため、基板５９０の裏面側（基板５１０と対向する面側）に設けられるタッチセンサ５９５の電極や配線等を実線で示している。
タッチセンサ５９５として、例えば静電容量方式のタッチセンサを適用できる。静電容量方式としては、表面型静電容量方式、投影型静電容量方式等がある。
投影型静電容量方式としては、主に駆動方式の違いから自己容量方式、相互容量方式などがある。相互容量方式を用いると同時多点検出が可能となるため好ましい。
なお、図３６（Ｂ）に示すタッチセンサ５９５は、投影型静電容量方式のタッチセンサを適用した構成である。
なお、タッチセンサ５９５には、指等の検知対象の近接または接触を検知することができる、様々なセンサを適用することができる。
投影型静電容量方式のタッチセンサ５９５は、電極５９１と電極５９２とを有する。電極５９１は、複数の配線５９８のいずれかと接続し、電極５９２は複数の配線５９８の他のいずれかと接続する。
電極５９２は、図３６（Ａ）（Ｂ）に示すように、一方向に繰り返し配置された複数の四辺形が角部で接続される形状を有する。
電極５９１は四辺形であり、電極５９２が延在する方向と交差する方向に繰り返し配置されている。
配線５９４は、電極５９２を挟む二つの電極５９１と接続する。このとき、電極５９２と配線５９４の交差部の面積ができるだけ小さくなる形状が好ましい。これにより、電極が設けられていない領域の面積を低減でき、透過率のバラツキを低減できる。その結果、タッチセンサ５９５を透過する光の輝度のバラツキを低減することができる。
なお、電極５９１及び電極５９２の形状はこれに限定されず、様々な形状を取りうる。例えば、複数の電極５９１をできるだけ隙間が生じないように配置し、絶縁層を介して電極５９２を、電極５９１と重ならない領域ができるように離間して複数設ける構成としてもよい。このとき、隣接する２つの電極５９２の間に、これらとは電気的に絶縁されたダミー電極を設けると、透過率の異なる領域の面積を低減できるため好ましい。
〈表示装置に関する説明〉
次に、図３７（Ａ）を用いて、表示装置５０１の詳細について説明する。図３７（Ａ）は、図３６（Ｂ）に示す一点鎖線Ｘ１−Ｘ２間の断面図に相当する。
表示装置５０１は、マトリクス状に配置された複数の画素を有する。該画素は表示素子と、該表示素子を駆動する画素回路とを有する。
以下の説明においては、白色の光を射出する発光素子を表示素子に適用する場合について説明するが、表示素子はこれに限定されない。例えば、隣接する画素毎に射出する光の色が異なるように、発光色が異なる発光素子を適用してもよい。
なお、本明細書等においては、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、または、カーボンナノチューブを用いた表示素子、などの少なくとも一つを有している。これらの他にも、表示素子、表示装置、発光素子又は発光装置は、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有する場合がある。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。なお、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。
基板５１０及び基板５７０としては、例えば、水蒸気の透過率が１０−５ｇ／（ｍ２・ｄａｙ）以下、好ましくは１０−６ｇ／（ｍ２・ｄａｙ）以下である可撓性を有する材料を好適に用いることができる。または、基板５１０の熱膨張率と、基板５７０の熱膨張率とが、およそ等しい材料を用いると好適である。例えば、線膨張率が１×１０−３／Ｋ以下、好ましくは５×１０−５／Ｋ以下、より好ましくは１×１０−５／Ｋ以下である材料を好適に用いることができる。
なお、基板５１０は、発光素子への不純物の拡散を防ぐ絶縁層５１０ａと、可撓性基板５１０ｂと、絶縁層５１０ａ及び可撓性基板５１０ｂを貼り合わせる接着層５１０ｃと、を有する積層体である。また、基板５７０は、発光素子への不純物の拡散を防ぐ絶縁層５７０ａと、可撓性基板５７０ｂと、絶縁層５７０ａ及び可撓性基板５７０ｂを貼り合わせる接着層５７０ｃと、を有する積層体である。
接着層５１０ｃ及び接着層５７０ｃとしては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミド等）、ポリイミド、ポリカーボネート、ポリウレタン、アクリル樹脂、エポキシ樹脂、もしくは、シリコーンなどのシロキサン結合を有する樹脂を含む材料を用いることができる。
また、基板５１０と基板５７０との間に封止層５６０を有する。封止層５６０は、空気より大きい屈折率を有すると好ましい。また、図３７（Ａ）に示すように、封止層５６０側に光を取り出す場合は、封止層５６０は封止層５６０を挟む２つの部材（ここでは基板５７０と基板５１０）を光学的に接合する層（以下、光学接合層ともいう）としても機能する。
また、封止層５６０の外周部にシール材を形成してもよい。当該シール材を用いることにより、基板５１０、基板５７０、封止層５６０、及びシール材で囲まれた領域に発光素子５５０Ｒを有する構成とすることができる。なお、封止層５６０として、不活性気体（窒素やアルゴン等）を充填してもよい。また、当該不活性気体内に、乾燥材を設けて、水分等を吸着させる構成としてもよい。また、上述のシール材としては、例えば、エポキシ系樹脂やガラスフリットを用いるのが好ましい。また、シール材に用いる材料としては、水分や酸素を透過しない材料を用いると好適である。
また、表示装置５０１は、画素５０２Ｒを有する。また、画素５０２Ｒは発光モジュール５８０Ｒを有する。
画素５０２Ｒは、発光素子５５０Ｒと、発光素子５５０Ｒに電力を供給することができるトランジスタ５０２ｔとを有する。なお、トランジスタ５０２ｔは、画素回路の一部として機能する。また、発光モジュール５８０Ｒは、発光素子５５０Ｒと、着色層５６７Ｒとを有する。
発光素子５５０Ｒは、下部電極と、上部電極と、下部電極と上部電極の間にＥＬ層とを有する。発光素子５５０Ｒとして、例えば、先の実施の形態に示す発光素子を適用することができる。
また、下部電極と上部電極との間で、マイクロキャビティ構造を採用し、特定波長における光強度を増加させてもよい。
また、封止層５６０が光を取り出す側に設けられている場合、封止層５６０は、発光素子５５０Ｒと着色層５６７Ｒに接する。
着色層５６７Ｒは、発光素子５５０Ｒと重なる位置にある。これにより、発光素子５５０Ｒが発する光の一部は着色層５６７Ｒを透過して、図中に示す矢印の方向の発光モジュール５８０Ｒの外部に射出される。
また、表示装置５０１には、光を射出する方向に遮光層５６７ＢＭが設けられる。遮光層５６７ＢＭは、着色層５６７Ｒを囲むように設けられている。
着色層５６７Ｒとしては、特定の波長帯域の光を透過する機能を有していればよく、例えば、赤色の波長帯域の光を透過するカラーフィルタ、緑色の波長帯域の光を透過するカラーフィルタ、青色の波長帯域の光を透過するカラーフィルタ、黄色の波長帯域の光を透過するカラーフィルタなどを用いることができる。各カラーフィルタは、様々な材料を用いて、印刷法、インクジェット法、フォトリソグラフィ技術を用いたエッチング方法などで形成することができる。
また、表示装置５０１には、絶縁層５２１が設けられる。絶縁層５２１はトランジスタ５０２ｔを覆う。なお、絶縁層５２１は、画素回路に起因する凹凸を平坦化するための機能を有する。また、絶縁層５２１に不純物の拡散を抑制できる機能を付与してもよい。これにより、不純物の拡散によるトランジスタ５０２ｔ等の信頼性の低下を抑制できる。
また、発光素子５５０Ｒは、絶縁層５２１の上方に形成される。また、発光素子５５０Ｒが有する下部電極には、該下部電極の端部に重なる隔壁５２８が設けられる。なお、基板５１０と、基板５７０との間隔を制御するスペーサを、隔壁５２８上に形成してもよい。
ゲート線駆動回路５０３ｇ（１）は、トランジスタ５０３ｔと、容量素子５０３ｃとを有する。なお、駆動回路を画素回路と同一の工程で同一基板上に形成することができる。
また、基板５１０上には、信号を供給することができる配線５１１が設けられる。また、配線５１１上には、端子５１９が設けられる。また、端子５１９には、ＦＰＣ５０９（１）が接続される。また、ＦＰＣ５０９（１）は、ビデオ信号、クロック信号、スタート信号、リセット信号等を供給する機能を有する。なお、ＦＰＣ５０９（１）にはプリント配線基板（ＰＷＢ）が取り付けられていても良い。
また、表示装置５０１には、様々な構造のトランジスタを適用することができる。図３７（Ａ）においては、ボトムゲート型のトランジスタを適用する場合について、例示しているが、これに限定されず、例えば、図３７（Ｂ）に示す、トップゲート型のトランジスタを表示装置５０１に適用する構成としてもよい。
また、トランジスタ５０２ｔ及びトランジスタ５０３ｔの構成については、先の実施の形態の記載を参酌することができる。
〈タッチセンサに関する説明〉
次に、図３７（Ｃ）を用いて、タッチセンサ５９５の詳細について説明する。図３７（Ｃ）は、図３６（Ｂ）に示す一点鎖線Ｘ３−Ｘ４間の断面図に相当する。
タッチセンサ５９５は、基板５９０上に千鳥状に配置された電極５９１及び電極５９２と、電極５９１及び電極５９２を覆う絶縁層５９３と、隣り合う電極５９１を接続する配線５９４とを有する。
電極５９１及び電極５９２は、透光性を有する導電材料を用いて形成する。透光性を有する導電性材料としては、酸化インジウム、インジウム錫酸化物、インジウム亜鉛酸化物、酸化亜鉛、ガリウムを添加した酸化亜鉛などの導電性酸化物を用いることができる。なお、グラフェンを含む膜を用いることもできる。グラフェンを含む膜は、例えば膜状に形成された酸化グラフェンを含む膜を還元して形成することができる。還元する方法としては、熱を加える方法等を挙げることができる。
例えば、透光性を有する導電性材料を基板５９０上にスパッタリング法により成膜した後、フォトリソグラフィ法等の様々なパターニング技術により、不要な部分を除去して、電極５９１及び電極５９２を形成することができる。
また、絶縁層５９３に用いる材料としては、例えば、アクリル、エポキシなどの樹脂、シリコーンなどのシロキサン結合を有する樹脂の他、酸化シリコン、酸化窒化シリコン、酸化アルミニウムなどの無機絶縁材料を用いることもできる。
また、電極５９１に達する開口が絶縁層５９３に設けられ、配線５９４が隣接する電極５９１と接続する。透光性の導電性材料は、タッチパネルの開口率を高めることができるため、配線５９４に好適に用いることができる。また、電極５９１及び電極５９２より導電性の高い材料は、電気抵抗を低減できるため配線５９４に好適に用いることができる。
電極５９２は、一方向に延在し、複数の電極５９２がストライプ状に設けられている。また、配線５９４は電極５９２と交差して設けられている。
一対の電極５９１が１つの電極５９２を挟んで設けられる。また、配線５９４は一対の電極５９１を接続している。
なお、複数の電極５９１は、１つの電極５９２と必ずしも直交する方向に配置される必要はなく、０度を超えて９０度未満の角度をなすように配置されてもよい。
また、配線５９８は、電極５９１または電極５９２と接続される。また、配線５９８の一部は、端子として機能する。配線５９８としては、例えば、アルミニウム、金、白金、銀、ニッケル、チタン、タングステン、クロム、モリブデン、鉄、コバルト、銅、またはパラジウム等の金属材料や、該金属材料を含む合金材料を用いることができる。
なお、絶縁層５９３及び配線５９４を覆う絶縁層を設けて、タッチセンサ５９５を保護してもよい。
また、接続層５９９は、配線５９８とＦＰＣ５０９（２）を接続させる。
接続層５９９としては、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）や、異方性導電ペースト（ＡＣＰ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）などを用いることができる。
〈タッチパネルに関する説明２〉
次に、図３８（Ａ）を用いて、タッチパネル５００の詳細について説明する。図３８（Ａ）は、図３６（Ａ）に示す一点鎖線Ｘ５−Ｘ６間の断面図に相当する。
図３８（Ａ）に示すタッチパネル５００は、図３７（Ａ）で説明した表示装置５０１と、図３７（Ｃ）で説明したタッチセンサ５９５と、を貼り合わせた構成である。
また、図３８（Ａ）に示すタッチパネル５００は、図３７（Ａ）及び図３７（Ｃ）で説明した構成の他、接着層５９７と、反射防止層５６７ｐと、を有する。
接着層５９７は、配線５９４と接して設けられる。なお、接着層５９７は、タッチセンサ５９５が表示装置５０１に重なるように、基板５９０を基板５７０に貼り合わせている。また、接着層５９７は、透光性を有すると好ましい。また、接着層５９７としては、熱硬化性樹脂、または紫外線硬化樹脂を用いることができる。例えば、アクリル系樹脂、ウレタン系樹脂、エポキシ系樹脂、またはシロキサン系樹脂を用いることができる。
反射防止層５６７ｐは、画素に重なる位置に設けられる。反射防止層５６７ｐとして、例えば円偏光板を用いることができる。
次に、図３８（Ａ）に示す構成と異なる構成のタッチパネルについて、図３８（Ｂ）を用いて説明する。
図３８（Ｂ）は、タッチパネル６００の断面図である。図３８（Ｂ）に示すタッチパネル６００は、図３８（Ａ）に示すタッチパネル５００と、表示装置５０１に対するタッチセンサ５９５の位置が異なる。ここでは異なる構成について詳細に説明し、同様の構成を用いることができる部分は、タッチパネル５００の説明を援用する。
着色層５６７Ｒは、発光素子５５０Ｒと重なる位置にある。また、図３８（Ｂ）に示す発光素子５５０Ｒは、トランジスタ５０２ｔが設けられている側に光を射出する。これにより、発光素子５５０Ｒが発する光の一部は、着色層５６７Ｒを透過して、図中に示す矢印の方向の発光モジュール５８０Ｒの外部に射出される。
また、タッチセンサ５９５は、表示装置５０１の基板５１０側に設けられている。
接着層５９７は、基板５１０と基板５９０の間にあり、表示装置５０１とタッチセンサ５９５を貼り合わせる。
図３８（Ａ）（Ｂ）に示すように、発光素子から射出される光は、基板の上面及び下面のいずれか一方または双方に射出されればよい。
本実施の形態に示す表示装置および電子機器に、先の実施の形態に示す構成を用いることで、表示動作に並行して外部補正を行うことができる。これにより、発光輝度のばらつきや表示ムラの少ない表示装置および電子機器を実現できる。または、これにより、精細な表示を行うことができる表示装置および電子機器を実現できる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態では、上記の実施の形態で例示した表示装置を用いることができる表示モジュール及び電子機器について説明する。
〈表示装置の外観〉
図３９は、表示装置の外観の一例を示す、斜視図である。図３９に示す表示装置は、パネル２５１と、コントローラ、電源回路、画像処理回路、画像メモリ、ＣＰＵなどが設けられた回路基板２５２と、接続部２５３とを有している。パネル２５１は、画素が複数設けられた画素部２５４と、複数の画素を行ごとに選択する駆動回路２５５と、選択された行内の画素への映像信号の入力を制御する駆動回路２５６とを有する。
回路基板２５２から、接続部２５３を介して、各種信号と、電源の電位とが、パネル２５１に入力される。接続部２５３には、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）などを用いることができる。また、接続部２５３にＣＯＦテープを用いる場合、回路基板２５２内の一部の回路、或いはパネル２５１が有する駆動回路２５５や駆動回路２５６の一部などを別途用意したチップに形成しておき、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）法を用いて当該チップをＣＯＦテープに接続しておいても良い。
〈電子機器の構成例〉
上記の実施の形態で示した表示装置は、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、上記の実施の形態で示した表示装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図４０に示す。
図４０（Ａ）は表示装置であり、筐体３０１、表示部３０２、支持台３０３等を有する。上記の実施の形態で示した表示装置は、表示部３０２に用いることができる。なお、表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などのすべての情報表示用表示装置が含まれる。
図４０（Ｂ）は携帯情報端末であり、筐体３１１、表示部３１２、操作キー３１３等を有する。上記の実施の形態で示した表示装置は、表示部３１２に用いることができる。
図４０（Ｃ）は表示装置であり、曲面を有する筐体３４１、表示部３４２等を有する。上記の実施の形態で示した表示装置に可撓性を有する基板を用いることで、曲面を有する筐体３４１に支持された表示部３４２に、当該表示装置を用いることができ、フレキシブルかつ軽くて使い勝手の良い表示装置を提供することができる。
図４０（Ｄ）は携帯型ゲーム機であり、筐体３２１、筐体３２２、表示部３２３、表示部３２４、マイクロホン３２５、スピーカー３２６、操作キー３２７、スタイラス３２８等を有する。上記の実施の形態で示した表示装置は、表示部３２３または表示部３２４に用いることができる。表示部３２３または表示部３２４に上記の実施の形態で示した表示装置を用いることで、ユーザーの使用感に優れ、品質の低下が起こりにくい携帯型ゲーム機を提供することができる。なお、図４０（Ｄ）に示した携帯型ゲーム機は、２つの表示部３２３と表示部３２４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図４０（Ｅ）は電子書籍端末であり、筐体３３１、表示部３３２等を有する。上記の実施の形態で示した表示装置は、表示部３３２に用いることができる。そして、可撓性を有する基板を用いることで、表示装置に可撓性を持たせることができるので、フレキシブルかつ軽くて使い勝手の良い電子書籍端末を提供することができる。
図４０（Ｆ）は携帯電話であり、筐体３５１に、表示部３５２、マイク３５７、スピーカー３５４、カメラ３５３、外部接続部３５６、操作用のボタン３５５が設けられている。表示部３５２に、上記の実施の形態で示した表示装置を用いることできる。また、上記の実施の形態で示した表示装置を、可撓性を有する基板に形成した場合、図４０（Ｆ）に示すような曲面を有する表示部３５２に当該表示装置を適用することが可能である。
本実施の形態に示す電子機器に、先の実施の形態に示す表示装置を用いることで、表示動作に並行して外部補正を行うことができる。これにより、発光輝度のばらつきや表示ムラの少ない電子機器を実現できる。または、これにより、精細な表示を行うことができる電子機器を実現できる。
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（本明細書等の記載に関する付記）
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
〈実施の形態で述べた本発明の一態様に関する付記〉
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
また、各実施の形態において本発明の一態様を説明したが、本発明の一態様はこれらに限定されない。例えば、本発明の一態様として、先の実施の形態では表示素子の一例として発光素子を用いる構成について説明したが、本発明の一態様はこれに限定されない。状況に応じて、他の表示素子、例えば液晶素子などを用いる構成としてもよい。また、先の実施の形態ではブランキング期間中にしきい値電圧の情報を読み出す構成について説明したが、本発明の一態様はこれに限定されない。状況に応じて、例えばブランキング期間以外においてトランジスタの情報を読み出す構成としてもよい。また、先の実施の形態では主に画素の駆動用トランジスタの電流特性の情報を読み出す構成について説明したが、本発明の一態様はこれに限定されない。状況に応じて、例えば駆動用トランジスタ以外のトランジスタの電流特性の情報を読み出す構成としてもよい。または、場合によっては、または、状況に応じて、トランジスタの電流特性の情報を読み出さなくてもよい。または、場合によっては、または、状況に応じて、外部補正を行わなくてもよい。
〈図面を説明する記載に関する付記〉
本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
また、「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また、図面において、上面図（平面図、レイアウト図ともいう）や斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
〈言い換え可能な記載に関する付記〉
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
〈語句の定義に関する付記〉
以下では、上記実施の形態中で言及しなかった語句の定義について説明する。
［スイッチについて］
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
［チャネル長について］
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
［チャネル幅について］
本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
［画素について］
本明細書等において、画素とは、例えば、明るさを制御できる要素一つ分を示すものとする。よって、一例としては、一画素とは、一つの色要素を示すものとし、その色要素一つで明るさを表現する。従って、そのときは、Ｒ（赤）Ｇ（緑）Ｂ（青）の色要素からなるカラー表示装置の場合には、画像の最小単位は、Ｒの画素とＧの画素とＢの画素との三画素から構成されるものとする。
なお、色要素は、三色に限定されず、それ以上でもよく、例えば、ＲＧＢＷ（Ｗは白）や、ＲＧＢに、イエロー、シアン、マゼンタを追加したものなどがある。
１１ 駆動回路
１２ 駆動回路
１３ 回路部
１４ 出力制御回路
１５ 画素部
１６ 回路
１７ 回路
１９ａ スイッチ
１９ｂ スイッチ
２０ 画素
２１ トランジスタ
２２ トランジスタ
２３ トランジスタ
２４ 発光素子
２５ 容量素子
２６ スイッチ
３０ａ オペアンプ
３０ｂ オペアンプ
３０ｃ オペアンプ
３１ スイッチ
３２ 容量素子
３３ 抵抗素子
４１ スイッチ
４３ ラッチ回路
４４ スイッチ
４５ スイッチ
４６ スイッチ
４７ インバータ
４８ インバータ
４９ インバータ
７０ 画素
７１ トランジスタ
７２ トランジスタ
７３ トランジスタ
７４ 発光素子
７５ 容量素子
７６ スイッチ
８０ 表示装置
８１ 補正回路
８２ 画像処理回路
８３ ＣＰＵ
８５ パネル
８６ コントローラ
８７ 画像メモリ
８８ メモリ
８９ 画像データ
１００Ａ トランジスタ
１００Ｂ トランジスタ
１００Ｃ トランジスタ
１００Ｄ トランジスタ
１００Ｅ トランジスタ
１００Ｆ トランジスタ
１００Ｇ トランジスタ
１０１ 基板
１０２ 導電膜
１０３ 酸化物半導体膜
１０４ 導電膜
１０５ 導電膜
１０６ 絶縁膜
１０７ 導電膜
１１１ 絶縁膜
１１１ａ 窒化物絶縁膜
１１１ｂ 酸化物絶縁膜
１１２ 酸化物半導体膜
１１２ａ 領域
１１２ｂ 領域
１１２ｃ 領域
１１２ｄ 領域
１１２ｅ オフセット領域
１１３ａ 酸化物半導体膜
１１３ｂ 酸化物半導体膜
１１３ｃ 酸化物半導体膜
１１４ 導電膜
１１４ａ 導電膜
１１４ｂ 導電膜
１１４ｃ 導電膜
１１６ 導電膜
１１６ａ 導電膜
１１６ｂ 導電膜
１１６ｃ 導電膜
１１７ 絶縁膜
１１７ａ 絶縁膜
１１８ 導電膜
１１８ａ 導電膜
１１８ｂ 導電膜
１２０ 絶縁膜
１２１ 基板
１２２ 絶縁膜
１２３ 酸化物半導体膜
１２３ａ 領域
１２３ｂ 領域
１２３ｃ 領域
１２３ｄ 領域
１２４ 絶縁膜
１２５ 導電膜
１２６ 導電膜
１２７ 導電膜
１２８ 絶縁膜
１２９ 絶縁膜
１３０ａ 開口部
１３０ｂ 開口部
１３１ 基板
１３２ 絶縁膜
１３３ 酸化物半導体膜
１３３ｂ 領域
１３３ｃ 領域
１３３ｄ 領域
１３３ｅ オフセット領域
１３４ 絶縁膜
１３４ａ 絶縁膜
１３５ 導電膜
１３６ 導電膜
１３７ 導電膜
１３７ａ 導電膜
１３８ 絶縁膜
１３９ 絶縁膜
１４０ａ 開口部
１４０ｂ 開口部
２００ 基板
２０１ 導電膜
２０３ 導電膜
２０４ 半導体膜
２０５ 導電膜
２０６ 導電膜
２０７ 半導体膜
２０９ 導電膜
２１０ 導電膜
２１２ 導電膜
２１３ 導電膜
２１５ 絶縁膜
２１６ 絶縁膜
２１７ 絶縁膜
２１８ 絶縁膜
２１９ 絶縁膜
２２０ 絶縁膜
２２５ 絶縁膜
２２６ 絶縁膜
２２７ ＥＬ層
２２８ 導電膜
２３０ 基板
２３１ 遮蔽膜
２３２ 着色層
２５１ パネル
２５２ 回路基板
２５３ 接続部
２５４ 画素部
２５５ 駆動回路
２５６ 駆動回路
３０１ 筐体
３０２ 表示部
３０３ 支持台
３１１ 筐体
３１２ 表示部
３１３ 操作キー
３２１ 筐体
３２２ 筐体
３２３ 表示部
３２４ 表示部
３２５ マイクロホン
３２６ スピーカー
３２７ 操作キー
３２８ スタイラス
３３１ 筐体
３３２ 表示部
３４１ 筐体
３４２ 表示部
３５１ 筐体
３５２ 表示部
３５３ カメラ
３５４ スピーカー
３５５ ボタン
３５６ 外部接続部
３５７ マイク
４０１ 導電層
４０１ａ 導電層
４０１ｂ 導電層
４０２ 導電層
４０３ａ 導電層
４０３ｂ 導電層
４０３ｃ 導電層
４０４ 導電層
４０５ 導電層
４０６ 導電層
４０７ 導電層
４１１ 半導体層
４１２ 半導体層
４１３ 半導体層
５００ タッチパネル
５０１ 表示装置
５０２Ｒ 画素
５０２ｔ トランジスタ
５０３ｃ 容量素子
５０３ｇ ゲート線駆動回路
５０３ｔ トランジスタ
５０９ ＦＰＣ
５１０ 基板
５１０ａ 絶縁層
５１０ｂ 可撓性基板
５１０ｃ 接着層
５１１ 配線
５１９ 端子
５２０ 酸化物半導体層
５２１ 絶縁層
５２８ 隔壁
５５０Ｒ 発光素子
５６０ 封止層
５６７ＢＭ 遮光層
５６７ｐ 反射防止層
５６７Ｒ 着色層
５７０ 基板
５７０ａ 絶縁層
５７０ｂ 可撓性基板
５７０ｃ 接着層
５８０Ｒ 発光モジュール
５９０ 基板
５９１ 電極
５９２ 電極
５９３ 絶縁層
５９４ 配線
５９５ タッチセンサ
５９７ 接着層
５９８ 配線
５９９ 接続層
６００ タッチパネル

Claims (4)

  1. 第１の画素と、第２の画素と、第３の画素とを有し、
    前記第１の画素は、第１のトランジスタと、第１の発光素子と、を有し、
    前記第２の画素は、第２のトランジスタと、第２の発光素子と、を有し、
    前記第３の画素は、第３のトランジスタと、第３の発光素子と、を有し、
    前記第１の発光素子は、前記第１のトランジスタと電気的に接続され、
    前記第２の発光素子は、前記第２のトランジスタと電気的に接続され、
    前記第３の発光素子は、前記第３のトランジスタと電気的に接続され、
    前記第１の画素と前記第３の画素は、同一の選択線と電気的に接続され、
    前記第１の画素に前記第１のトランジスタの電流特性の情報を読み出すための信号を入力し、前記第３の画素に前記第３の画素を非表示とするための信号を入力する第１の動作を行う機能と、
    前記第１の動作の後、前記第１のトランジスタの電流特性の情報の読み出しと、前記第２の画素へのデータ信号の入力と、を行う第２の動作を行う機能と、を有し、
    前記第１のトランジスタと前記第３のトランジスタは、同一の配線と電気的に接続され、
    前記第１のトランジスタの電流特性の情報の読み出しは、前記配線を介して行われる機能を有する半導体装置。
  2. 請求項１において、
    前記第１のトランジスタの電流特性の情報の読み出しが行われている期間内に、前記第２の画素へのデータ信号の入力が行われる機能を有する半導体装置。
  3. 請求項１または２において、
    前記第１のトランジスタの電流特性の情報の読み出しは、前記第２の動作を行う期間から、次のフレーム期間において前記第１の画素が選択されるまで行われる機能を有する半導体装置。
  4. 請求項１乃至３のいずれか一項において、
    前記第１のトランジスタの電流特性の情報は、前記第１のトランジスタに流れる電流、又は前記第１のトランジスタのしきい値電圧である半導体装置。
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