以下では、本発明の実施形態について図を参照しつつ説明する。以下の実施形態では、本発明の電気光学装置の一例である駆動回路内蔵型のTFTアクティブマトリクス駆動方式の液晶装置を例にとる。
<第1実施形態>
第1実施形態に係る液晶装置について、図1から図12を参照して説明する。
先ず、図1及び図2を参照して、本実施形態に係る液晶装置の全体構成について、説明する。ここに図1は、液晶装置の全体構成を示す平面図であり、図2は、図1のH−H´線での断面図である。
図1及び図2において、液晶装置1は、対向配置されたTFTアレイ基板10と対向基板20とから構成されている。TFTアレイ基板10と対向基板20との間には液晶層50が封入されており、TFTアレイ基板10と対向基板20とは、本発明に係る「画素領域」の一例としての画像表示領域10aの周囲に位置するシール領域に設けられたシール材52sにより相互に接着されている。シール材52sは、両基板を貼り合わせるための、例えば紫外線硬化樹脂、熱硬化樹脂等からなり、製造プロセスにおいてTFTアレイ基板10上に塗布された後、紫外線照射、加熱等により硬化させられたものである。また、シール材52s中には、TFTアレイ基板10と対向基板20との間隔(基板間ギャップ)を所定値とするためのグラスファイバ或いはガラスビーズ等のギャップ材が散布されている。シール材52sが配置されたシール領域の内側に並行して、画像表示領域10aの額縁領域を規定する遮光性の額縁遮光膜53が、対向基板20側に設けられている。但し、このような額縁遮光膜53の一部又は全部は、TFTアレイ基板10側に内蔵遮光膜として設けられてもよい。
TFTアレイ基板10上における、画像表示領域10aの周辺に位置する周辺領域では、データ線駆動回路101及び外部回路接続端子102が、TFTアレイ基板10の一辺に沿って設けられている。また、走査線駆動回路104が、この一辺に隣接する2辺に沿い、且つ、額縁遮光膜53に覆われるようにして設けられている。更に、このように画像表示領域10aの両側に設けられた二つの走査線駆動回路104間をつなぐため、TFTアレイ基板10の残る一辺に沿い、且つ額縁遮光膜53に覆われるようにして後述する走査線駆動回路用電源配線及び走査線駆動回路用制御信号配線を含む複数の配線105が設けられている。また、TFTアレイ基板10及び対向基板20の間には、両基板間の電気的導通を確保するための上下導通端子106が配置されている。
図2において、TFTアレイ基板10上には、画素スイッチング用素子としてのTFTや各種配線等の上に画素電極9aが、更にその上から配向膜が形成されている。他方、対向基板20上の画像表示領域10aには、液晶層50を介して複数の画素電極9aと対向する対向電極21が形成されている。即ち、夫々に電圧が印加されることで、画素電極9aと対向電極21との間には液晶保持容量が形成される。この対向電極21上には、格子状又はストライプ状の遮光膜23が形成され、更にその上を配向膜が覆っている。液晶層50は、例えば一種又は数種類のネマティック液晶を混合した液晶からなり、これら一対の配向膜間で、所定の配向状態をとる。
尚、ここでは図示しないが、TFTアレイ基板10上には、データ線駆動回路101、走査線駆動回路104の他に、製造途中や出荷時の当該液晶装置の品質、欠陥等を検査するための検査回路等が形成されていてもよい。また、対向基板20の投射光が入射する側及びTFTアレイ基板10の出射光が出射する側には各々、例えば、TN(ツイステッドネマティック)モード、STN(スーパーTN)モード、D−STN(ダブル−STN)モード等の動作モードや、ノーマリーホワイトモード/ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の方向で配置される。
また、TFTアレイ基板10に単結晶シリコンなどの半導体基板を用いた場合には、画素スイッチング用素子や各種駆動回路を構成するスイッチング素子としてトランジスタを用いることができる。
次に、液晶装置1の主要な構成について図3から図5を参照して説明する。ここに、図3は、液晶装置の主要な回路構成を示す回路図である。図4は、図3に示した構成のうち転送信号の整形に関する回路系を示す回路図である。図5は、位相差補正回路の回路図である。
図3において、液晶装置1は、画素電極9a、走査線11a、データ線6a、走査線駆動回路104、画像信号供給回路107を備えている。画像信号供給回路107は、データ線駆動回路101及びサンプリング回路7を備えている。
液晶装置1は、例えば石英基板、ガラス基板或いはシリコン基板等からなるTFTアレイ基板10と対向基板20(ここでは図示せず)とが液晶層を介して対向配置され、画像表示領域10aにおいて区画配列された画素電極9aに印加する電圧を制御し、液晶層にかかる電界を画素毎に変調する構成となっている。これにより、両基板間の透過光量が制御され、画像が階調表示される。液晶装置1はTFTアクティブマトリクス駆動方式を採り、TFTアレイ基板10における画像表示領域10aには、マトリクス状に配置された複数の画素電極9aと、互いに交差して配列された複数の走査線11a及びデータ線6aとが形成され、画素に対応する画素部が構築されている。尚、ここでは図示しないが、後述するように、各画素電極9aとデータ線6aとの間には、走査線11aを介して夫々供給される走査信号に応じて導通、非導通が制御されるTFTや、画素電極9aに印加した電圧を維持するための蓄積容量が形成されている。また、画像表示領域10aの周辺領域には、データ線駆動回路101等の駆動回路が形成されている。
データ線駆動回路101は、シフトレジスタ51、論理回路52、及び位相差補正回路108を備えている。
シフトレジスタ51は、データ線駆動回路101内に入力される所定周期のX側クロック信号CLX(及びその反転信号CLXB)、シフトレジスタスタート信号DXに基づいて、各段から転送信号Pi(i=1、・・・、n)を順次出力するように構成されている。液晶装置1の動作時において、シフトレジスタ51には、電源VDDX1及び電源VDDX1より低電位の電源VSSX1が供給され、シフトレジスタ51を構成するトランジスタが駆動される。ここで、電源VDDX1は本発明に係る「高電位電源」の一例であり、電源VSSX1は本発明に係る「低電位電源」の一例である。より具体的には、電源VDDX1は、シフトレジスタ51を構成するトランジスタのドレインに供給される電源であり、電源VSSX1は、シフトレジスタ51を構成するトランジスタのソースに供給される電源である。尚、後述する電源VSSX及びVSSYは、本発明に係る「低電位電源」の一例であり、電源VDDX及びVDDYは、本発明に係る「高電位電源」の一例である。即ち、電源VSSX及びVSSYは、電源VDDX及びVDDYより低電位の電源である。
論理回路52は、パルス幅制限手段を含み、シフトレジスタ51から順次出力される転送信号Piを、イネーブル信号に基づいて整形し、それを基にして最終的にサンプリング回路駆動信号Siを出力する機能を有している。図4において、論理回路52には、パルス幅制御手段540に加えて、プリチャージ用回路521並びに反転回路523が含まれる。
図4において、パルス幅制御手段540は、シフトレジスタ51から出力された転送信号Piの波形を整形する論理回路を備えている。より具体的には、パルス幅制御手段540は、シフトレジスタ51の各段に対応して設けられた単位回路540Aにより構成され、単位回路540AはNAND回路により構成されている。
図4において、NAND回路540Aのゲートには、シフトレジスタ51の対応する段より出力される転送信号Piと、4本のイネーブル供給線81に供給されるイネーブル信号ENB1〜ENB4のうち一つとが入力される。NAND回路540Aには、NAND回路540Aの電源として、電源VDDX3及びVSSX3が図4中において不図示の配線を介して供給される。電源VDDX3は、NAND回路540Aを構成するトランジスタのドレインに入力される信号であり、電源VSSX3は、NAND回路540Aを構成するトランジスタのソースに入力される信号である。
NAND回路540Aは、入力された転送信号Pi及びイネーブル信号ENB1〜ENB4の論理積を演算することにより転送信号Piの整形を行う。これにより、NAND回路540Aは、転送信号Piに対して整形が施された信号である、整形信号Qaiを生成して出力する。尚、各単位回路540Aには、NAND回路の他、NAND回路に入力される転送信号Pi若しくはイネーブル信号ENB1〜ENB4、並びにNAND回路から出力される整形信号Qaiの論理を反転させる反転回路等が設けられてもよい。
転送信号Piの波形は、パルス幅制御手段540によってよりパルス幅の狭いイネーブル信号ENB1〜ENB4の波形に基づいてトリミングされ、最終的にはパルス幅やパルス周期等のパルス形状が制限される。
このように、パルス幅制御手段540は、論理回路が一体となって形成され、且つNAND回路540Aにより整形されるため、回路素子や配線の数を殆ど増加させないで、パルス幅制御手段540を簡易な構成とすることが可能となる。よって、TFTアレイ基板10上におけるスペースを殆ど拡大させること無しに、該スペースを小さくして、パルス幅制御手段540を形成することが可能となる。
論理回路52は、シフトレジスタ51の各段に対応して設けられたプリチャージ用回路521を備えている。単位回路521Aは、プリチャージ用信号供給線83に供給されるプリチャージ用選択信号NRGの論理を反転させる反転回路521aと、反転回路521aにおいて論理が反転されたプリチャージ用選択信号NRG及び整形信号Qaiがゲートに入力されるNAND回路521bとにより、実質的にNOR回路として形成されている。NOR回路521Aでは、整形信号Qai及びプリチャージ用選択信号NRGの論理和を演算して、整形信号Qai及びプリチャージ用選択信号NRGのいずれかを、出力信号Qbiとして出力する。このようにして出力された出力信号Qbiは、2つの反転回路523を介して、サンプリングパルスSiとして出力される。
このような論理回路52の回路構成によれば、プリチャージ用回路521を簡易な構成とすることが可能となり、回路素子又は配線の数を増加させないで、プリチャージ用回路521を形成することが可能となる。その結果、TFTアレイ基板10上において、プリチャージ用回路521を設置するためのスペースをより小さくすることが可能となる。
サンプリング回路7は、データ線6aに設けられたサンプリングスイッチ7sを複数含み、各サンプリングスイッチ7sは、図4に示す画像信号線6に供給される画像信号VIDを、サンプリングパルスSiに応じてサンプリングし、夫々をデータ信号としてデータ線6aに印加する。尚、サンプリングスイッチ7sは、例えばPチャネル型又はNチャネル型の片チャネル型TFT若しくは相補型のTFTにより構成されている。
本実施形態では、画像信号線6は一本とし、いずれのサンプリングスイッチ7sもこの画像信号線6から画像信号VIDを供給される場合について説明するが、画像信号は、シリアル−パラレル展開(即ち、相展開)されていてもよい。例えば、画像信号を画像信号VID1〜VID6の6相にシリアル−パラレル展開した場合、これらの画像信号は、6本の画像信号線を夫々介してサンプリング回路7に入力される。複数の画像信号線6に対し、シリアルな画像信号を変換して得たパラレルな画像信号を同時供給すると、データ線6aへの画像信号入力をグループ毎に行うことができ、駆動周波数を抑えることが可能である。
本実施形態では、論理回路52によって整形された転送信号PiをサンプリングパルスSiとして出力するが、イネーブル信号ENB1〜ENB4の系列誤差に起因するサンプリングパルスSiの波形の乱れを低減するために、NAND回路540Aの電源として、マスターイネーブル信号を供給してもよい。より具体的には、イネーブル信号ENB1〜ENB4の各々の波形が異なっている場合、即ちイネーブル信号ENB1〜ENB4に系列誤差が生じている場合、サンプリングパルスS1〜S4を介して、データ信号のパルス形状に、イネーブル信号ENB1〜ENB4の系列誤差が反映されて、該系列毎に異なる形状となる。データ信号は、各データ線6aから選択画素列の画素電極9aに印加され、また図示しない蓄積容量を充電又は放電して、データの書き込みを行う。この際、データ信号にイネーブル信号ENB1〜ENB4の系列誤差が反映されて、該データ信号のパルス形状が系列毎に異なっていると、表示面に縦筋状の輝度ムラが発生して、表示画像の品質が劣化する恐れがある。
これに対して、マスターイネーブル信号として一系列の信号をNAND回路540Aに供給することによって、サンプリング信号のパルス形状を揃えることができる。これにより、データ信号は、輝度を相対的な適正値とすることができ、表示像におけるパルス幅の差に基づく輝度斑の発生を低減或いは防止することができる。即ち、表示上の輝度は、画素電極9aに供給されるデータ信号の高さ、幅、そして立ち上がり時及び立ち下がり時の歪み具合等によって左右されるからである。このようなマスターイネーブル信号によれば、イネーブル信号ENB1〜ENB4の系列誤差に起因するサンプリングパルスSiの乱れを生じさせることなく、波形に乱れがなく且つ波形が揃ったサンプリング信号をサンプリング回路7に供給することもできる。
次に、図3及び図5を参照しながら位相差補正回路108の構成を詳細に説明する。位相差補正回路108は、クロック信号CLX及び反転クロック信号CLXBの夫々を供給する信号線の途中に配置されており、クロック信号CLX(言い換えれば、正転クロック信号)と反転クロック信号CLXBとの間のタイミングの調整は適切に行う。より具体的には、位相差補正回路108は、クロック信号CLXと反転クロック信号CLXBの位相を、相互に反転位相にする。
位相差補正回路108は、第1バッファ回路501と、双安定性回路502と、弟2バッファ回路503とから構成されている。第1バッファ回路はインバータ501a及び501bから、双安定性回路502はインバータ502a及び502bから、第2バッファ回路503はインバータ503a、503a´、503b及び503b´から夫々、構成されている。各インバータを構成する一方のトランジスタのソースには、電源VSSX2が供給される。また、他方のトランジスタのドレインは、電源VDDY2が供給される。尚、図5に示した位相差補正回路108の回路構成は、一例であり、他の回路構成を採用することは勿論可能である。
双安定性回路502は、反転クロック信号CLXBの位相及びクロック信号CLXの位相間に位相差が生じたとしても、この位相差が補正する。位相差補正回路108では、インバータ501a及び501bから構成されるバッファ回路501において、クロック信号CLXと反転クロック信号CLXBを供給する回路におけるトランジスタの駆動能力を補うと共に、双方向性回路502の一方のインバータ502aの出力を他方のインバータ502bの入力に、また他方のインバータ502bの出力を一方のインバータ502aの入力に夫々供給することによって、夫々のインバータ502a及び502bの入力信号に正帰還をかけて位相差を無くす構成となっている。
更に、双安定性回路502の後に、弟2バッファ回路503が設けてあり、この第2バッファ回路503の働きにより、双安定性回路502の駆動能力の低下を防止している。
より具体的は、第2バッファ回路503は、双安定性回路502の駆動能力の低下を防止し、例えば双安定性回路502からクロック信号CLX及び反転クロック信号CLXBを夫々供給した場合に、クロック信号CLX及び反転クロック信号CLXBの夫々を供給する信号線の容量により生じるクロック信号CLX及び反転クロック信号CLXBの劣化を低減する。
双安定性回路502の駆動能力の低下を防止するためには、第2バッファ回路503のインバータ503a、503a´、503b及び503b´のオン抵抗は、できる限り低い値に設定することが必要となる。同様に、第1バッファ回路501の駆動能力の低下を防止するためには、双安定性回路502のインバータ502a及び502bのオン抵抗を、できる限り低い値に設定することが必要となる。このため、本実施形態のように、複数のインバータがカスケード接続された構成においては、各インバータを構成するトランジスタのチャネル長は一定で、後段のインバータを構成するトランジスタほどより大きなゲート幅Wで設計することができる。図5に示すように、本実施形態では、例えば、インバータを構成するトランジスタのゲート幅Wは、前段から順に、100um、200um、500、1500umのように設計されている。このように特に、最終段でのトランジスタを大きく設計する。
走査線駆動回路104は、電源VDDY及びVSSYが供給されることによって駆動される。走査線駆動回路104は、マトリクス状に配置された複数の画素電極9aをデータ信号及び走査信号により走査線11aの配列方向に走査するために、走査信号印加の基準クロックであるY側クロック信号CLY(及びその反転信号CLY´)、シフトレジスタスタート信号DYに基づいて生成される走査信号を、複数の走査線11aに順次印加するように構成されている。その際には、図3において、各走査線11aには、両端から同時に電圧が印加される。尚、走査線駆動回路104には、走査信号を整形するためのイネーブル信号ENBYが供給される。
ここで、走査線駆動回路104から出力される走査信号の周波数と、データ線駆動回路101で処理、或いは出力される転送信号Pi及びサンプリングパルスSiの周波数とは互いに干渉しない程度に大きく異なっているため、走査線駆動回路104及び論理回路52間で電源VDDX3及びVSSX3と、電源VDDY及びVSSYとを共用することも可能である。より具体的には、例えば走査線駆動回路104に供給されるクロック信号CLYは数十kHz程度であり、データ線駆動回路101に供給されるクロック信号CLXは数MHzであり、これらクロック信号間では格段に周波数の大きさが異なる。
このような差を有するクロック信号に応じて動作する回路間では、電源を共用したとしても実使用上問題ない水準にクロックノイズによる波形の乱れの発生を低減できる。したがって、電源VDDY及びVSSYと、電源VDDX3及びVSSX3とを共用することによって、各回路に個別に電源を供給する場合に比べて電源の数を低減でき、回路構成を簡便にすることができる。加えて複数系列の電源を供給するためにこれら電源の系列数に応じた数の配線を設ける場合に比べて配線間の干渉による信号の乱れを低減することも可能である。
尚、クロック信号CLXやCLY等の各種タイミング信号は、図示しない外部回路に形成されたタイミングジェネレータにて生成され、TFTアレイ基板10上の各回路に外部回路接続端子を介して供給される。また、各駆動回路の駆動に必要な電源電圧等もまた外部回路から供給される。更に、上下導通端子106から引き出された信号線には、外部回路から対向電極電位LCCが供給される。対向電極電位LCCは、上下導通端子106を介して対向電極21に供給される。対向電極電位LCCは、画素電極9aとの電位差を適正に保持して液晶保持容量を形成するための対向電極21の基準電位となる。
本実施形態の液晶装置1では、複数系統の電源VDDX1、VSSX1、VDDX2、VSSX2、VDDX3、VSSX3によってデータ線駆動回路101に含まれる各回路、より具体的にはシフトレジスタ51、位相差補正回路108、及び論理回路52の夫々が駆動されている。したがって、後に図6を参照しながら説明するように、液晶装置1に含まれる回路のうちシフトレジスタ51を除く他の回路は、シフトレジスタ51に供給されるクロック信号CLX及び反転クロック信号CLXBの影響を受けることなく、夫々出力すべき信号を所定の波形及びタイミングで出力できる。
尚、本実施形態では、シフトレジスタ51及び位相差補正回路108は同じクロック信号CLXで動作することから、位相差補正回路108及びシフトレジスタ51間で伝播するクロックノイズの影響によって生じる波形の歪みに比べて、位相差補正回路108及び論理回路52間、或いはシフトレジスタ51及び論理回路52間で伝播するクロックノイズの影響によって生じる各種信号の波形の歪みを小さくできる。したがって、例えば電源VDDX1及びVSSX1と、電源VDDX2及びVSSX2とを共通の電源としても論理回路52から出力されるサンプリングパルスSiの歪みを相応に低減できる。これにより、画像信号が適切なタイミングで、且つ適切な波形で各画素部に供給されることになり、例えば画像表示領域におけるスジ状のムラ、或いは帯状のムラの発生を低減できる。これにより、電気光学装置による高品質の画像表示が可能になる。
次に、図6を参照しながら、データ線駆動回路101を構成する各回路を互いに異なる電源で駆動することによって得られる利点を詳細に説明する。ここに、図6は、液晶装置の動作を説明するためのタイミングチャートである。尚、図6では、説明を簡便にするために転送信号Pi、整形信号Qai、及び出力信号Qbiを夫々4つずつ示しているが、これら信号はシフトレジスタ51の段数分だけ出力されている。
図6において、タイミングt1においてスタートパルスDX及びクロック信号CLXが立ち上がる。このとき、反転クロック信号CLXBは、所定の電位から低い電位に立ち下がり、シフトレジスタ51から転送信号P1が出力される。次に、タイミングt2において、イネーブル信号ENB1がタイミングt1から若干送れて論理回路52に供給される。ここで、仮に、電源VDDX1及びVSSX1と、電源VDDX3及びVSSX3とが共通の電源であった場合には、図中点線で示すようにクロックノイズの影響によりイネーブル信号ENB1の立ち上がり時の波形に歪みが生じる場合がある。加えて、クロック信号CLXが立ち下がるタイミングt3より若干送れたタイミタイミングt4において立ち下がるイネーブル信号ENB2の波形にも、クロック信号CLX及び反転クロック信号CLXBに起因するクロックノイズにより、歪みが生じる場合がある。
また、イネーブル信号ENB3及びENB4にも同様に夫々対応するクロック信号CLX及び反転クロック信号の立ち上がり或いは立ち下がりに応じて波形に歪みが生じる場合がある。イネーブル信号の機能は、転送信号Piのパルス幅を制限することによって最終的にサンプリング回路7に出力されるサンプリングパルスSiを所定の間隔で、且つ波形に歪みのないパルス信号として出力させることである。従って、イネーブル信号の波形に歪みが生じている場合には、サンプリングパルスSiが出力される間隔及び波形に歪みが生じてしまい、液晶装置1の表示性能を低下させてしまうことになる。
本実施形態の液晶装置1では特に、データ線駆動回路101を構成する各回路を互いに異なる電源で駆動しているため、クロック信号CLX及び反転クロック信号CLXBに起因するクロックノイズが電源を介してデータ線駆動回路101内を伝播することを低減でき、図6に示すように整形信号Qai及び出力信号Qbiの歪みを低減するようにイネーブル信号ENB1〜4の夫々に応じて出力できる。したがって、本実施形態の液晶装置1によれば、クロックノイズに起因して発生するスジ状の輝度ムラ等の画像表示上の不具合を低減でき、液晶装置1の表示特性を高めることが可能である。
次に、図7及び図8を参照しながら、電源が供給される端子部のレイアウト、及びこれら端子部の電源を供給する、本発明の「外部電源」の一例であるFPCに設けられた電源供給部の形状を説明する。図7は、TFTアレイ基板10に設けられた端子部のレイアウト及びFPCに設けられた電源供給部のレイアウトを模式的に示したレイアウト図である。図8は、FPCに設けられた電源供給部の変形例を模式的に示した平面図である。
図7において、端子部150は、TFTアレイ基板10の縁に沿って設けられている。端子部150は、電源VDDX1〜VDD3、VSSX1〜VSSX3、VDDY、及びVSSYの夫々に応じて個別に設けられており、これら端子部に電気的に接続された不図示の電源供給線を介して各回路に電源が供給される。したがって、電源を供給する端子部150及び電源供給線の夫々が異なる電源間で互いに電気的に接続されていないため、端子部又は電源供給線を介してクロックノイズが回路間で伝播することを低減できる。
FPC200に設けられた電源供給部201は、電源の供給先である端子部150の配置に合わせてFPCに形成されている。FPC200は、電源の供給元とTFTアレイ基板10とを電気的に接続するコネクタである。本実施形態では、電源供給部201が予めFPC200側で電源毎に個別に設けられているため、FPC200を介してクロックノイズがデータ線駆動回路101に含まれる回路間で伝播することを低減できる。
図8において、電源供給部201a及び201bは、導電部203及び202を介して共通の電源に電気的に接続されている。FPC200及びTFTアレイ基板10を電気的に接続させた際には、電源供給部201a及び201bの夫々は互いに異なる端子部150に接続される。即ち、一系統の電源がFPC200に設けられた電源供給部201a及び201bの夫々に分岐され、この分岐された電源供給部201a及び201bに電気的に接続された端子部150の夫々に共通の電源が供給される。ここで、導電部202はS電源の供給路における電気抵抗を低減するように導電部203、電源供給部201a及び201bより、幅広となるように形成されている。このような電源供給部201a及び201bによれば、FPC200側の電気抵抗が大きいことによって生じる電源信号のノイズの低減でき、このノイズによって生じる表示特性の低下を抑制できる。
以上、説明したように本実施形態の電気光学装置によれば、電気光学装置を構成する各種回路において所定の波形で、且つタイミングで各種信号を出力でき、クロックノイズによって生じる画質の低下を抑制することが可能である。したがって、本実施形態の電気光学装置によれば、スジ状の輝度ムラ等の表示上の不具合を低減でき、表示特性を高めることが可能である。
次に、本実施形態に係る液晶装置の画素部における構成について、図9から図12を参照して説明する。ここに図9は、液晶装置の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路図である。図10及び図11は、TFTアレイ基板上の画素部に係る部分構成を表す平面図であり、夫々、後述する積層構造のうち下層部分(図10)と上層部分(図11)に相当する。図12は、図10及び図11を重ね合わせた場合のA−A´断面図である。尚、図12においては、各層・各部材を図面上で認識可能な程度の大きさとするため、該各層・各部材ごとに縮尺を異ならしめてある。
<画素部の原理的構成>
図9において、本実施形態に係る液晶装置の画像表示領域を構成するマトリクス状に形成された複数の画素には、それぞれ、画素電極9aと当該画素電極9aをスイッチング制御するためのTFT30とが形成されており、画像信号が供給されるデータ線6aが当該TFT30のソースに電気的に接続されている。データ線6aに書き込む画像信号VS1、VS2、・・・、VSnは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線6a同士に対して、グループ毎に供給するようにしてもよい。
また、TFT30のゲートに走査線11aが電気的に接続されており、所定のタイミングで、走査線11aにパルス的に走査信号G1、G2、・・・、Gmを、この順に線順次で印加するように構成されている。画素電極9aは、TFT30のドレインに電気的に接続されており、スイッチング素子であるTFT30を一定期間だけそのスイッチを閉じることにより、データ線6aから供給される画像信号VS1、VS2、・・・、VSnを所定のタイミングで書き込む。
画素電極9aを介して液晶に書き込まれた所定レベルの画像信号VS1、VS2、・・・、VSnは、対向基板に形成された対向電極との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能とする。ノーマリーホワイトモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が減少し、ノーマリーブラックモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が増加され、全体として液晶装置からは画像信号に応じたコントラストをもつ光が出射する。
ここで保持された画像信号がリークするのを防ぐために、画素電極9aと対向電極との間に形成される液晶容量と並列に蓄積容量70が付加されている。蓄積容量70の一方の電極は、画素電極9aと並列してTFT30のドレインに接続され、他方の電極は、定電位となるように、電位固定の容量配線400に接続されている。
<画素部の具体的構成>
次に、上述の動作を実現する画素部の具体的構成について、図10から図12を参照して説明する。
図10から図12では、上述した画素部の各回路要素が、パターン化され、積層された導電膜としてTFTアレイ基板10上に構築されている。TFTアレイ基板10は、例えば、ガラス基板、石英基板、SOI基板、半導体基板等からなり、例えばガラス基板や石英基板からなる対向基板20と対向配置されている。また、各回路要素は、下から順に、走査線11aを含む第1層、TFT30等を含む第2層、データ線6a等を含む第3層、蓄積容量70等を含む第4層、画素電極9a等を含む第5層からなる。また、第1層−第2層間には下地絶縁膜12、第2層−第3層間には第1層間絶縁膜41、第3層−第4層間には第2層間絶縁膜42、第4層−第5層間には第3層間絶縁膜43がそれぞれ設けられ、前述の各要素間が短絡することを防止している。尚、このうち、第1層から第3層が下層部分として図10に示され、第4層から第5層が上層部分として図11に示されている。
(第1層の構成―走査線等―)
第1層は、走査線11aで構成されている。走査線11aは、図10のX方向に沿って延びる本線部と、データ線6aが延在する図10のY方向に延びる突出部とからなる形状にパターニングされている。このような走査線11aは、例えば導電性ポリシリコンからなり、その他にもチタン(Ti)、クロム(Cr)、タングステン(W)、タンタル(Ta)、モリブデン(Mo)等の高融点金属のうちの少なくとも一つを含む金属単体、合金、金属シリサイド、ポリシリサイド又はこれらの積層体等により形成することができる。
走査線11aは、TFT30の下層側に、チャネル領域1a´に対向する領域を含むように配置されており、導電膜からなる。
(第2層の構成―TFT等―)
第2層は、TFT30で構成されている。TFT30は、例えばLDD(Lightly Doped Drain)構造とされ、ゲート電極3a、半導体層1a、ゲート電極3aと半導体層1aを絶縁するゲート絶縁膜を含んだ絶縁膜2を備えている。ゲート電極3aは、例えば導電性ポリシリコンで形成される。半導体層1aは、例えばポリシリコンからなり、チャネル領域1a´、低濃度ソース領域1b及び低濃度ドレイン領域1c、並びに高濃度ソース領域1d及び高濃度ドレイン領域1eからなる。尚、TFT30は、LDD構造を有することが好ましいが、低濃度ソース領域1b、低濃度ドレイン領域1cに不純物打ち込みを行わないオフセット構造であってもよいし、ゲート電極3aをマスクとして不純物を高濃度に打ち込んで高濃度ソース領域及び高濃度ドレイン領域を形成する自己整合型であってもよい。
TFT30のゲート電極3aは、その一部分3bにおいて、下地絶縁膜12に形成されたコンタクトホール12cvを介して走査線11aに電気的に接続されている。下地絶縁膜12は、例えばシリコン酸化膜等からなり、第1層と第2層の層間絶縁機能の他、TFTアレイ基板10の全面に形成されることで、基板表面の研磨による荒れや汚れ等が惹き起こすTFT30の素子特性の変化を防止する機能を有している。
尚、本実施形態に係るTFT30は、トップゲート型であるが、ボトムゲート型であってもよい。
(第3層の構成―データ線等―)
第3層は、データ線6a及び中継層600で構成されている。
データ線6aは、下から順にアルミニウム、窒化チタン、窒化シリコンの3層膜として形成されている。データ線6aは、TFT30のチャネル領域1a´を部分的に覆うように形成されている。このため、チャネル領域1a´に近接配置可能なデータ線6aによって、上層側からの入射光に対して、TFT30のチャネル領域1a´を遮光できる。また、データ線6aは、第1層間絶縁膜41を貫通するコンタクトホール81を介して、TFT30の高濃度ソース領域1dと電気的に接続されている。
尚、データ線6aにおけるチャネル領域1aに対向する側には、データ線6aの本体を構成するAl膜等の導電膜に比べて反射率が低い導電膜を形成してもよい。このようにすれば、データ線6aにおけるチャネル領域1aに対向する側の面、即ちデータ線6aの下層側の面で前述した戻り光が反射して、これから多重反射光や迷光等が発生することを防止できる。よって、チャネル領域1aに対する光の影響を低減することができる。このようなデータ線6aは、データ線6aにおけるチャネル領域1aに対向する側の面、即ち、データ線6aの下層側の面に、データ線6aの本体を構成するAl膜等よりも反射率が低い材質のメタル、或いは、バリアメタルを形成するとよい。尚、Al膜等よりも反射率の低い材質のメタル、或いは、バリアメタルとしては、クロム(Cr)、チタン(Ti)、窒化チタン(TiN)、タングステン(W)等を用いることができる。
中継層600は、データ線6aと同一膜として形成されている。中継層600とデータ線6aとは、図10に示したように、夫々が分断されるように形成されている。また、中継層600は、第1層間絶縁膜41を貫通するコンタクトホール83を介して、TFT30の高濃度ドレイン領域1eと電気的に接続されている。
第1層間絶縁膜41は、例えばNSG(ノンシリケートガラス)によって形成されている。その他、第1層間絶縁膜41には、PSG(リンシリケートガラス)、BSG(ボロンシリケートガラス)、BPSG(ボロンリンシリケートガラス)等のシリケートガラス、窒化シリコンや酸化シリコン等を用いることができる。
(第4層の構成―蓄積容量等―)
第4層は、蓄積容量70で構成されている。蓄積容量70は、本発明に係る「上側電極」の一例としての容量電極300と本発明に係る「下側電極」としての下部電極71とが本発明に係る「層間絶縁膜」の一例としての誘電体膜75を介して対向配置された構成となっている。
容量電極300の延在部は、第2層間絶縁膜42を貫通するコンタクトホール84を介して、中継層600と電気的に接続されている。
容量電極300又は下部電極71は、例えば、Ti、Cr、W、Ta、Mo等の高融点金属のうちの少なくとも一つを含む金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの、或いは好ましくはタングステンシリサイドからなる。
誘電体膜75は、図11に示すように、TFTアレイ基板10上で平面的に見て画素毎の開口領域の間隙に位置する非開口領域に形成されている、即ち、開口領域に殆ど形成されていない。誘電体膜75は、透過率を考慮せず、誘電率が高いシリコン窒化膜等から形成されている。尚、誘電体膜としては、シリコン窒化膜の他、例えば、酸化ハフニュウム(HfO2)、アルミナ(Al2O3)、酸化タンタル(Ta2O5)等の単層膜又は多層膜を用いてもよい。
第2層間絶縁膜42は、例えばNSGによって形成されている。その他、第2層間絶縁膜42には、PSG、BSG、BPSG等のシリケートガラス、窒化シリコンや酸化シリコン等を用いることができる。第2層間絶縁膜42の表面は、化学的研磨処理(Chemical Mechanical Polishing:CMP)や研磨処理、スピンコート処理、凹への埋め込み処理等の平坦化処理がなされている。よって、下層側のこれらの要素に起因した凹凸が除去され、第2層間絶縁層42の表面は平坦化されている。尚、このような平坦化処理は、他の層間絶縁膜の表面に対して行ってもよい。
(第5層の構成―画素電極等―)
第4層の全面には第3層間絶縁膜43が形成され、更にその上に、第5層として画素電極9aが形成されている。第3層間絶縁膜43は、例えばNSGによって形成されている。その他、第3層間絶縁膜43には、PSG、BSG、BPSG等のシリケートガラス、窒化シリコンや酸化シリコン等を用いることができる。第3層間絶縁膜43の表面は、第2層間絶縁膜42と同様にCMP等の平坦化処理がなされている。
画素電極9a(図11中、破線9a´で輪郭が示されている)は、縦横に区画配列された画素領域の各々に配置され、その境界にデータ線6a及び走査線11aが格子状に配列するように形成されている(図10及び図11参照)。また、画素電極9aは、例えばITO(Indium Tin Oxide)等の透明導電膜からなる。
画素電極9aは、層間絶縁膜43を貫通するコンタクトホール85を介して、容量電極300の延在部と電気的に接続されている(図12参照)。よって、画素電極9aの直ぐ下の導電膜である容量電極300の電位は、画素電位となっている。従って、液晶装置の動作時に、画素電極9aとその下層の導電膜との間の寄生容量により、画素電位が悪影響を受けることはない。
更に上述したように、容量電極300の延在部と中継層600と、及び、中継層600とTFT30の高濃度ドレイン領域1eとは、夫々コンタクトホール84及び83を介して、電気的に接続されている。即ち、画素電極9aとTFT30の高濃度ドレイン領域1eとは、中継層600及び容量電極300の延在部を中継して中継接続されている。
画素電極9aの上側には、ラビング処理等の所定の配向処理が施された配向膜16が設けられている。
以上が、TFTアレイ基板10側の画素部の構成である。
他方、対向基板20には、その対向面の全面に対向電極21が設けられており、更にその上(図12では対向電極21の下側)に配向膜22が設けられている。対向電極21は、画素電極9aと同様、例えばITO膜等の透明導電性膜からなる。尚、対向基板20と対向電極21の間には、TFT30における光リーク電流の発生等を防止するため、少なくともTFT30と正対する領域を覆うように遮光膜23が設けられている。
このように構成されたTFTアレイ基板10と対向基板20の間には、液晶層50が設けられている。液晶層50は、基板10及び20の周縁部をシール材により封止して形成した空間に液晶を封入して形成される。液晶層50は、画素電極9aと対向電極21との間に電界が印加されていない状態において、ラビング処理等の配向処理が施された配向膜16及び配向膜22によって、所定の配向状態をとるようになっている。
以上に説明した画素部の構成は、図10及び図11に示すように、各画素部に共通である。前述の画像表示領域10a(図1を参照)には、かかる画素部が周期的に形成されていることになる。
次に、図3、及び図12から図14を参照して、本実施形態の液晶装置の電源配線について詳細に説明する。ここに図13は、位相差補正回路及び論理回路の各々に電源を供給する電源配線が、基板上で平面的に見て互いに重なる部分における積層構造を示す断面図である。図14は、シフトレジスタへの高電位電源配線及び低電位電源配線が、基板上で平面的に見て互いに重なる部分における積層構造を示す断面図である。
図3において、本実施形態の液晶装置では特に、上述したように、データ線駆動回路101には、複数系統の電源が供給されている。データ線駆動回路101は、シフトレジスタ51、論理回路52、及び位相差補正回路108を備えており、これらの回路には夫々別系統の電源が供給されている。即ち、シフトレジスタ51には、電源VDDX1及びVSSX1が夫々、電源配線61d及び61sを介して供給されている。論理回路52には、電源VDDX3及びVSSX3が夫々、電源配線63d及び63sを介して供給されている。位相差補正回路108には、電源VDDX2及びVSSX2が夫々、電源配線63d及び63sを介して供給されている。
図13に示すように、本実施形態の液晶装置では特に、電源配線63s及び62sは、第2層間絶縁膜42を介して別層に位置する導電膜から夫々形成されている。また、図示しないが、同様に、電源配線63d及び62dも第2層間絶縁膜42を介して別層に位置する導電膜から夫々形成されている。よって、電源配線63s及び62s或いは電源配線63d及び62dを一の導電膜から形成する場合と比較して、レイアウト或いは配線する際の設計自由度が高い。更に、再び図3に示すように、電源配線63s及び62s或いは電源配線63d及び62dは、TFTアレイ基板10上で平面的に見て、部分的に重なっている。よって、電源配線63s及び62s或いは電源配線63d及び62dを配線するのに必要なTFTアレイ基板10上の面積を小さくすることができる。従って、TFTアレイ基板10のサイズを小さくすることができる、即ち、液晶装置1を小型化することができる。或いは、配線に必要なTFTアレイ基板10上の面積が小さくなった分だけ、配線のための面積を確保できるため、電源配線63s及び62s或いは電源配線63d及び62dの配線幅を広くすることもできる。よって、電源配線63s及び62s或いは電源配線63d及び62dの低抵抗化も可能となる。
図12及び図13において、本実施形態の液晶装置では特に、電源配線63sは、画素部におけるデータ線6a(図12参照)と同一膜、即ち、製造工程における同一機会に成膜される同一種類の導電膜から形成されており、電源配線62sは、画素部における下部電極71と同一膜から形成されている。また、図示しないが、同様に、電源配線63dは、画素部におけるデータ線6a(図12参照)と同一膜、即ち、製造工程における同一機会に成膜される同一種類の導電膜から形成されており、電源配線62dは、画素部における下部電極71と同一膜から形成されている。よって、電源配線63s及び63dは、データ線6aの形成と同一機会に形成することができ、電源配線62s及び62dは、下部電極71の形成と同一機会に形成することができる。即ち、製造工程の複雑化を招くことなく、電源配線63s及び62s或いは電源配線63d及び62dを互いに異なる導電膜から形成することができる。
尚、電源配線62d、62s、63d及び63sは夫々、データ線6aを形成する導電膜、下部電極71を形成する導電膜或いは容量電極300を形成する導電膜のうちいずれの導電膜と同一膜から形成してもよい。
図14において、本実施形態の液晶装置では特に、データ線駆動回路101に電源VDDX1を供給するための電源配線61dと電源VSSX1を供給するための電源配線61sは、第2層間絶縁膜42を介して別層に位置する導電膜から夫々形成されている。よって、電源配線61d及び電源配線61sをレイアウト或いは配線する際の設計自由度が高まる。更に、再び図3に示すように、電源配線61d及び電源配線61sは、TFTアレイ基板10上で平面的に見て、部分的に重なっている。よって、電源配線61d及び電源配線61sを配線するのに必要なTFTアレイ基板10上の面積を小さくすることができる。従って、TFTアレイ基板10のサイズを小さくすることができる、即ち、液晶装置1を小型化することができる。或いは、配線に必要なTFTアレイ基板10上の面積が小さくなった分だけ、配線のための面積を確保できるため、電源配線61s及び61dの配線幅を広くすることもできる。よって、電源配線61s及び61dの低抵抗化も可能となる。
図12及び図14において、本実施形態の液晶装置では特に、電源配線61dは、画素部におけるデータ線6a(図12参照)と同一膜から形成されており、電源配線61sは、画素部における下部電極71と同一膜から形成されている。よって、電源配線61d及び61sは夫々、データ線6a及び下部電極71の形成と同一機会に形成することができる。即ち、製造工程の複雑化を招くことなく、電源配線61d及び61sを互いに異なる導電膜から形成することができる。
尚、電源配線61d及び61sは、データ線6aを形成する導電膜、下部電極71を形成する導電膜或いは容量電極300を形成する導電膜のいずれの導電膜と同一膜から形成してもよい。
また、走査線駆動回路104に電源VDDYを供給する電源配線65dと電源VSSYを供給する電源配線65sとについても、図14に示した構成のように、第2層間絶縁膜42を介して別層に位置する導電膜から夫々形成されるようにしてもよい。この場合にも、上述した電源配線61d及び電源配線61sを別層に位置するように形成したときと同様の効果が得られる。
<第1実施形態の変形例>
次に本実施形態の変形例について図15を参照して説明する。ここに図15は、変形例における図12と同趣旨の図である。尚、図15において、図12に示した第1実施形態に係る液晶装置と同様の構成要素に同一の参照符号を付し、それらの説明は適宜省略する。
図15において、本実施形態の変形例における各回路要素は、下から順に、走査線11aを含む第1層、ゲート電極3aを含む第2層、蓄積容量70を含む第3層、データ線6a等を含む第4層、容量配線400等を含む第5層、画素電極9a等を含む第6層からなる。
第1層及び第2層の構成は、上述した第1実施形態における画素部の構成と概ね同様である。
(第3層の構成―蓄積容量等―)
図15において、第3層は、蓄積容量70で構成されている。このうち、容量電極300は、容量配線400に電気的に接続されている。下部電極71は、TFT30の高濃度ドレイン領域1e及び画素電極9aの夫々に電気的に接続されている。尚、容量配線400は、本発明に係る「上側電極」の一例である。
下部電極71と高濃度ドレイン領域1eとは、第1層間絶縁膜41に開口されたコンタクトホール83を介して接続されている。また、下部電極71と画素電極9aとは、コンタクトホール881、882、804及び89が、中継電極719、第2中継電極6a2、第3中継電極402の各層を中継して構成した経路によって、電気的に接続されている。
このような容量電極300には、例えば、Ti、Cr、W、Ta、Mo等の高融点金属のうちの少なくとも一つを含む金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの、或いは好ましくはタングステンシリサイドからなる。また、下部電極71には、例えば導電性のポリシリコンが用いられる。
(第4層の構成―データ線等―)
図15において、第4層は、データ線6aで構成されている。データ線6aは、下から順にアルミニウム、窒化チタン、窒化シリコンの3層膜として形成されている。窒化シリコン層は、その下層のアルミニウム層と窒化チタン層を覆うように少し大きなサイズにパターニングされている。また、第4層には、データ線6aと同一膜として、第2中継電極6a2が形成されている。
このうち、データ線6aは、第1層間絶縁膜41及び第2層間絶縁膜42を貫通するコンタクトホール81を介して、TFT30の高濃度ソース領域1dと電気的に接続されている。また、第2中継電極6a2は、前述したように、第1層間絶縁膜41及び第2層間絶縁膜42を貫通するコンタクトホール882を介して中継電極719に電気的に接続されている。
(第5層の構成―容量配線等―)
図15において、第5層は、容量配線400及び第3中継電極402により構成されている。容量配線400は、例えばアルミニウム、窒化チタンを積層した二層構造となっている。容量配線400と容量電極300とはコンタクトホール801を介して接続する構造となっている。また、容量配線400と同一膜として、第3中継電極402が形成されている。第3中継電極402は、前述のように、コンタクトホール804及びコンタクトホール89を介して、第2中継電極6a2−画素電極9a間を中継している。
(第6層の構成―画素電極等―)
図15において、第4層間絶縁膜44には、画素電極9a−第3中継電極402間を電気的に接続するためのコンタクトホール89が開口されている。
以上が、本実施形態の変形例の画素部の構造である。
上述したように、本実施形態の変形例の画素部においては、導電性の比較的高い導電膜は、データ線6aを形成する導電膜及び容量線400を形成する導電膜である。よって、電源配線61d、61s、62d、62s、63d及び63sはこれら2つの導電膜のいずれかと同一膜から形成してもよい。そのようにすれば、第1実施形態の液晶装置と同様に、製造工程の複雑化を招くことなく、電源配線63s及び62s、電源配線63d及び62d或いは電源配線61d及び61sの夫々を互いに異なる導電膜から形成することができる。従って、電源配線63s及び62s、電源配線63d及び62d或いは電源配線61d及び61sを配線するのに必要なTFTアレイ基板10上の面積を小さくすることができる。
以上説明したように、本実施形態及びその変形例の液晶装置によれば、画像信号をサンプリングするためにサンプリング回路7に供給されるサンプリング信号の波形の乱れを低減できる。更に、電源配線の設計自由度が高く、液晶装置の小型化も可能である。
<第2実施形態>
第2実施形態に係る液晶装置について、図16及び図17を参照して説明する。ここに図16は、第2実施形態における図3と同趣旨の回路図である。図17は、第2実施形態における電源配線の積層構造を示す断面図である。尚、図16及び図17において、図1から図15に示した第1実施形態に係る構成要素と同様の構成要素に同一の参照符合を付し、それらの説明は適宜省略する。
図16において、本実施形態の液晶装置では、第1実施形態の液晶装置と同様に、データ線駆動回路101には、複数系統の電源が供給されている。データ線駆動回路101は、シフトレジスタ51、論理回路52、及び位相差補正回路108を備えており、これらの回路には夫々別系統の電源が供給されている。即ち、シフトレジスタ51には、電源VDDX1及びVSSX1が夫々、電源配線61d及び61sを介して供給されている。論理回路52には、電源VDDX3及びVSSX3が夫々、電源配線63d及び63sを介して供給されている。位相差補正回路108には、電源VDDX2及びVSSX2が夫々、電源配線63d及び63sを介して供給されている。
図17に示すように、本実施形態の液晶装置では特に、電源配線61s、62s及び63sは、第2層間絶縁膜42或いは誘電体膜75を介して別層に位置する導電膜から夫々形成されている。また、図示しないが、同様に、電源配線61d、62d及び63dは、第2層間絶縁膜42或いは誘電体膜75を介して別層に位置する導電膜から夫々形成されている。
よって、電源配線61s、62s及び63s或いは電源配線61d、62d及び63dをレイアウト或いは配線する際の設計自由度が高い。更に、再び図16に示すように、電源配線61s、62s及び63s或いは電源配線61d、62d及び63dは、TFTアレイ基板10上で平面的に見て、部分的に重なっている。よって、電源配線61s、62s及び63s或いは電源配線61d、62d及び63dを配線するのに必要なTFTアレイ基板上の面積を小さくすることができる。従って、TFTアレイ基板10のサイズを小さくすることができる、即ち、液晶装置1を小型化することができる。更に、電源配線61s、62s及び63s或いは電源配線61d、62d及び63dがTFTアレイ基板10上で平面的に見て、部分的に重なっている分だけ、TFTアレイ基板10上に配線のためのスペースを確保することができる。よって、電源配線61s、62s及び63s並びに電源配線61d、62d及び63dを、データ線駆動回路101に対して同じ側(図16中、左側)から引き回して配線することができる。即ち、電源配線61d、61s、62d、62s、63d及び63sのいずれについても、比較的周波数の高いクロック信号CLXやイネーブル信号ENB1〜ENB4を供給する配線とは離して配線することができ、配線間の干渉による信号の乱れを確実に低減することが可能である。
<第3実施形態>
第3実施形態に係る液晶装置について、図18及び図19を参照して説明する。ここに図18は、第3実施形態における図3と同趣旨の回路図である。図19は、第3実施形態における電源配線の積層構造を示す回路図である。尚、図18及び図19において、図1から図14に示した第1実施形態に係る構成要素と同様の構成要素に同一の参照符合を付し、それらの説明は適宜省略する。
図18において、本実施形態の液晶装置では、第1実施形態の液晶装置と同様に、データ線駆動回路101には、複数系統の電源が供給されている。データ線駆動回路101は、シフトレジスタ51、論理回路52、及び位相差補正回路108を備えており、これらの回路には夫々別系統の電源が供給されている。即ち、シフトレジスタ51には、電源VDDX1及びVSSX1が夫々、電源配線61d及び61sを介して供給されている。論理回路52には、電源VDDX3及びVSSX3が夫々、電源配線63d及び63sを介して供給されている。位相差補正回路108には、電源VDDX2及びVSSX2が夫々、電源配線63d及び63sを介して供給されている。
図19に示すように、本実施形態の液晶装置では特に、データ線駆動回路101に電源VDDX1を供給するための電源配線61dは、第2層間絶縁膜42を介して別層に位置する2つの導電膜から夫々形成された部分配線61da及び61dbからなる。そしてこれら部分配線61da及び61dbは、第2層間絶縁膜42に開孔された、少なくとも一つ以上のコンタクトホール150によって互いに電気的に接続されている。即ち、部分配線61da及び61dbは、互いに冗長配線として機能している。よって、電源配線61dが、一の導電膜のみから形成された場合と比較して、安定してデータ線駆動回路101に電源VDDX1を供給することができる。
尚、電源配線61s、62d、62s、63d及び63sについても同様に別層に位置する2つの導電膜から夫々形成された部分配線からなる冗長配線としてもよい。また、部分配線は、データ線6aを形成する導電膜、下部電極71を形成する導電膜及び容量電極300を形成する導電膜のいずれの導電膜から形成してもよい。
<第4実施形態>
第4実施形態に係る液晶装置について、図20及び図21を参照して説明する。ここに図20は、第4実施形態における図3と同趣旨の回路図である。図21は、第4実施形態における走査線駆動回路用の配線の積層構造を示す断面図である。尚、図20及び図21において、図1から図14に示した第1実施形態に係る構成要素と同様の構成要素に同一の参照符合を付し、それらの説明は適宜省略する。
図20において、本実施形態の液晶装置では、第1実施形態の液晶装置と同様に、走査線駆動回路104には、電源VDDY及びVSSYが電源配線65d及び65sを介して供給されている。また、走査線駆動回路104には、更に、走査線駆動回路用制御信号であるクロック信号CLY、シフトレジスタスタート信号DY及びイネーブル信号ENBYが夫々、走査線駆動回路用制御信号配線67c、67d及び67eを介して供給されている。
図21に示すように、本実施形態の液晶装置では特に、走査線駆動回路104に電源VSSYを供給するための電源配線65s及びシフトレジスタスタート信号DYを供給するための走査線駆動回路用制御信号配線67dは、層間絶縁膜42を介して別層に位置する導電膜から夫々形成されている。よって、電源配線65s及び走査線駆動回路用制御信号配線67dをレイアウト或いは配線する際の設計自由度が高い。更に、再び図20に示すように、電源配線65s及び走査線駆動回路用制御信号配線67dは、TFTアレイ基板10上で平面的に見て、部分的に重なっている。よって、電源配線65s及び走査線駆動回路用制御信号配線67dを配線するのに必要なTFTアレイ基板上の面積を小さくすることができる。従って、TFTアレイ基板10のサイズを小さくすることができる、即ち、液晶装置1を小型化することができる。或いは、電源配線65s及び走査線駆動回路用制御信号配線67dがTFTアレイ基板10上で平面的に見て、部分的に重なっている分だけ、TFTアレイ基板10上に配線のためのスペースを確保することができる。よって、他の配線の設計自由度も高い。
電源配線65sとデータ線駆動回路101にクロック信号を供給する配線とはTFTアレイ基板10上で平面的に見て互いに重ならない。また、走査線駆動回路用制御信号であるクロック信号CLY、シフトレジスタスタート信号DY及びイネーブル信号ENBYの周波数は高くとも数十kHz程度であり、データ線駆動回路101に供給されるクロック信号CLXの周波数である数MHzに比べて低い。よって、クロックノイズが走査線駆動回路104を駆動する電源を介して走査線駆動回路104に含まれる各種回路に伝達されることによって生じる走査線駆動回路104の動作の不具合は殆ど或いは全く生じない。
尚、電源配線65sと走査線駆動回路用制御信号配線67d、67c及び67eのいずれかとをTFTアレイ基板10上で平面的に見て、少なくとも部分的に互いに重なるようにしてもよいし、電源配線65dと走査線駆動回路用制御信号配線67d、67c及び67eのいずれかとをTFTアレイ基板10上で平面的に見て、少なくとも部分的に互いに重なるようにしてもよい。
また、データ線駆動回路101に電源を供給する配線61s或いは61dなどのうちいずれかと、クロック信号CLXを供給する配線とに対して、図21のように互いに別層に位置する導電膜でそれぞれを形成する積層構造を適用する場合には、絶縁層42の膜厚を局所的に充分厚くするか、導電膜同士の間にシールド層を形成することが望ましい。
これは、クロック信号CLXを供給する配線を電源配線に積層すると、両者の容量結合により、クロック信号CLXの電位変動が電源VSSX1或いはVDDX1の電位を変動させてしまうが、クロック信号CLXは他の制御信号に比べて高周波数の信号であるので、電源電位の変動も高周波数となり、駆動回路の動作に支障をきたすためである。
そこで、上述のように絶縁層42の膜厚を他の箇所に比べて局所的に厚くしたり、シールド配線を設けたりすることで、クロック信号CLXを供給する配線と電源配線とが容量結合するのを防ぎ、上記の不具合を解消することができる。
(電子機器)
次に、上述した電気光学装置である液晶装置を各種の電子機器に適用する場合について説明する。
まず、この液晶装置をライトバルブとして用いたプロジェクタについて説明する。図22は、プロジェクタの構成例を示す平面図である。この図22に示されるように、プロジェクタ1100内部には、ハロゲンランプ等の白色光源からなるランプユニット1102が設けられている。このランプユニット1102から射出された投射光は、ライトガイド1104内に配置された4枚のミラー1106および2枚のダイクロイックミラー1108によってRGBの3原色に分離され、各原色に対応するライトバルブとしての液晶パネル1110R、1110Bおよび1110Gに入射される。
液晶パネル1110R、1110Bおよび1110Gの構成は、上述した液晶装置と同等であり、画像信号処理回路から供給されるR、G、Bの原色信号でそれぞれ駆動されるものである。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム1112に3方向から入射される。このダイクロイックプリズム1112においては、RおよびBの光が90度に屈折する一方、Gの光が直進する。従って、各色の画像が合成される結果、投射レンズ1114を介して、スクリーン等にカラー画像が投写されることとなる。
ここで、各液晶パネル1110R、1110Bおよび1110Gによる表示像について着目すると、液晶パネル1110Gによる表示像は、液晶パネル1110R、1110Bによる表示像に対して左右反転することが必要となる。
なお、液晶パネル1110R、1110Bおよび1110Gには、ダイクロイックミラー1108によって、R、G、Bの各原色に対応する光が入射するので、カラーフィルタを設ける必要はない。
次に、液晶装置を、モバイル型のパーソナルコンピュータに適用した例について説明する。図23は、このパーソナルコンピュータの構成を示す斜視図である。図23において、コンピュータ1200は、キーボード1202を備えた本体部1204と、液晶表示ユニット1206とから構成されている。この液晶表示ユニット1206は、先に述べた液晶装置1005の背面にバックライトを付加することにより構成されている。
さらに、液晶装置を、携帯電話に適用した例について説明する。図24は、この携帯電話の構成を示す斜視図である。図24において、携帯電話1300は、複数の操作ボタン1302とともに、反射型の液晶装置1005を備えるものである。この反射型の液晶装置1005にあっては、必要に応じてその前面にフロントライトが設けられる。
尚、図22から図24を参照して説明した電子機器の他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、タッチパネルを備えた装置等などが挙げられる。そして、これらの各種電子機器に適用可能なのは言うまでもない。
また本発明は、上述の実施形態で説明した液晶装置以外にも、シリコン基板上に素子を形成する反射型液晶装置(LCOS)、プラズマディスプレイ(PDP)、電界放出型ディスプレイ(FED、SED)、有機ELディスプレイ、デジタルマイクロミラーデバイス(DMD)、電気泳動装置等にも適用可能である。
本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う電気光学装置、及び該電気光学装置を備えてなる電子機器もまた本発明の技術的範囲に含まれるものである。
1・・・液晶装置、6a・・・データ線、6・・・画像信号線、7・・・サンプリング回路、11a・・・走査線、10・・・TFTアレイ基板、10a・・・画像表示領域、20・・・対向基板、21・・・対向電極、23・・・遮光膜、41、42、43、44・・・層間絶縁膜、50・・・液晶層、51・・・シフトレジスタ、52s・・・シール材、53・・・額縁遮光膜、61、62、63・・・電源配線、65・・・走査線駆動回路用電源配線、67・・・走査線駆動回路用制御信号配線、101・・・データ線駆動回路、102・・・外部回路接続端子、104・・・走査線駆動回路、106・・・上下導通端子、107・・・画像信号供給回路、108・・・位相差補正回路