KR102475495B1 - 반도체 장치 - Google Patents

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Abstract

본 발명은 반도체 장치를 제공한다. 상기 반도체 장치는 중앙 영역과 중앙 영역을 둘러싸는 주변 영역을 포함하는 기판, 중앙 영역에 형성되는 반도체 집적 회로, 및 제1 방향으로 확장되고, 중앙 영역을 둘러싸도록 주변 영역에 형성되는 3차원 크랙 검출 구조물(three-dimensional crack detection structure)을 포함하고, 3차원 크랙 검출 구조물은 제1 방향으로 연장되고, 서로 이격되는 제1 패턴 및 제2 패턴과, 제1 패턴 및 제2 패턴을 연결하고 기판의 상면과 나란한 제3 패턴을 포함하고, 제3 패턴은 제1 방향과 교차하고, 기판의 상면과 나란한 제2 방향으로 연장되는 제1 부분과, 제1 방향 및 제2 방향과 교차하고, 기판의 상면과 나란한 제3 방향으로 연장되는 제2 부분을 포함한다.

Description

반도체 장치{A SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다. 구체적으로는, 크랙 검출 구조물을 포함하는 반도체 장치에 관한 것이다.
일반적으로 반도체 집적 회로는 반도체 물질의 웨이퍼에 반복적인 패턴으로 형성된다. 상기 웨이퍼는 많은 수의 개별적인 반도체 장치로 절단되고, 절단된 반도체 장치들은 각각 반도체 칩으로 패키징(packaging)된다. 이러한 절단 및 패키징 공정을 수행하는 동안 반도체 장치에 크랙이 발생될 수 있다. 이러한 크랙을 정밀하게 검출하여, 불량 제품의 출하를 방지하는 것이 필요하다.
본 발명이 해결하고자 하는 기술적 과제는 크랙이 침투하였는지 여부를 검출하기 위한 반도체 구조를 포함하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 크랙이 침투하였는지 여부를 검출하되, 검출력이 향상된 반도체 구조를 포함하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 중앙 영역과 중앙 영역을 둘러싸는 주변 영역을 포함하는 기판, 중앙 영역에 형성되는 반도체 집적 회로, 및 제1 방향으로 확장되고, 중앙 영역을 둘러싸도록 주변 영역에 형성되는 3차원 크랙 검출 구조물(three-dimensional crack detection structure)을 포함하고, 3차원 크랙 검출 구조물은 제1 방향으로 연장되고, 서로 이격되는 제1 패턴 및 제2 패턴과, 제1 패턴 및 제2 패턴을 연결하고 기판의 상면과 나란한 제3 패턴을 포함하고, 제3 패턴은 제1 방향과 교차하고, 기판의 상면과 나란한 제2 방향으로 연장되는 제1 부분과, 제1 방향 및 제2 방향과 교차하고, 기판의 상면과 나란한 제3 방향으로 연장되는 제2 부분을 포함한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 영역과 제1 영역을 둘러싸는 제2 영역을 포함하는 기판, 제1 영역에 형성되는 제1 반도체 구조, 및 제2 영역에 형성되는 제2 반도체 구조를 포함하되, 제2 반도체 구조는 제1 방향으로 확장되는 크랙 검출 구조물(CDS: Crack Detection Structure)을 포함하고, 크랙 검출 구조물은, 양단이 각각 제1 입력 단자 및 제1 출력 단자와 연결되는 네트(net) 패턴을 포함하고, 네트 패턴은, 서로 나란한 복수의 수직 패턴과, 복수의 수직 패턴의 상부를 연결하고 제1 상부 패턴을 포함하는 복수의 상부 패턴과, 복수의 수직 패턴의 하부를 연결하고 제2 하부 패턴을 포함하는 복수의 하부 패턴을 포함하되, 제1 상부 패턴의 길이는 제1 하부 패턴의 길이보다 작다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 중앙 영역과 중앙 영역을 둘러싸는 주변 영역을 포함하는 기판, 중앙 영역에 형성되는 반도체 집적 회로, 및 제1 방향으로 확장되고, 중앙 영역을 둘러싸도록 주변 영역에 형성되는 3차원 크랙 검출 구조물(three-dimensional crack detection structure)을 포함하고, 3차원 크랙 검출 구조물은 제1 방향으로 연장되고, 서로 이격되는 제1 및 제2 수직 패턴과, 제1 및 제2 수직 패턴을 연결하고 기판의 상면과 나란한 제1 수평 패턴을 포함하고, 제1 및 제2 수직 패턴은 중앙 영역을 둘러싸는 제1 라인을 따라 배치되고, 제1 수평 패턴의 적어도 일부는 제1 라인 외부에 배치된다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 사시도이다.
도 2는 도 1의 A-A'를 따라서 절단한 단면도이다.
도 3은 도 1의 반도체 장치를 Z 방향에서 바라본 투시 평면도이다.
도 4은 몇몇 실시예에 따른 크랙 방어 구조물을 설명하기 위한 예시적인 사시도이다.
도 5는 몇몇 실시예에 따른 크랙 검출 구조물을 설명하기 위한 예시적인 사시도이다.
도 6은 몇몇 실시예에 따라, 외부에서 크랙이 발생하고, 외부에서 발생된 크랙이 크랙 검출 구조물 내부로 침투되고, 크랙 검출 구조물 내부에 침투된 크랙을 검출하는 것을 설명하기 위한 예시적인 도면이다.
도 7은 몇몇 실시예에 따라, 외부에서 나노 크랙(nano crack)이 발생하고, 외부에서 발생된 나노 크랙이 크랙 검출 구조물 내부로 침투되고, 크랙 검출 구조물 내부에 침투된 나노 크랙을 검출하는 것을 설명하기 위한 예시적인 도면이다.
도 8은 몇몇 실시예에 따른 크랙 검출 구조물(CDS)에 특정 방향에서 침투되는 크랙을 설명하기 위한 예시적인 도면이다.
도 9 내지 도 12는 몇몇 실시예에 따른 크랙 검출 구조물(CDS)을 설명하기 위한 전면도이다.
도 13은 몇몇 실시예에 따른 크랙 검출 구조물을 설명하기 위한 예시적인 투시 사시도이다.
도 14a 내지 도 14f는 몇몇 실시예에 따른 하부 수평 패턴이 갖는 형상을 설명하기 위한 예시적인 도면이다.
도 15는 몇몇 실시예에 따른 수직 패턴과 하부 수평 패턴의 연결관계를 설명하기 위한 예시적인 평면도이다.
도 16 내지 도 18은 다른 몇몇 실시예에 따른 크랙 검출 구조물을 설명하기 위한 예시적인 투시 사시도이다.
도 19는 몇몇 실시예에 따른 크랙 검출 구조물을 설명하기 위한 예시적인 사시도이다.
도 20 내지 도 23은 몇몇 실시예에 따른 크랙 검출 구조물(CDS)을 설명하기 위한 전면도이다.
도 24 내지 도 27은 몇몇 실시예에 따른 크랙 검출 구조물을 설명하기 위한 예시적인 투시 사시도이다.
도 28 내지 도 30은 몇몇 실시예에 따른 크랙 검출 방법을 설명하기 위한 예시적인 도면이다.
도 1은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 사시도이다. 도 2는 도 1의 A-A'를 따라서 절단한 단면도이다.
도 1 및 도 2를 참조하면, 몇몇 실시예에 따른 반도체 장치(100)는 중앙 영역(110) 및 주변 영역(120)을 포함할 수 있다. 반도체 장치(100)의 주변 영역(120)은 중앙 영역(110)을 둘러싸도록 배치될 수 있다.
몇몇 실시예에 따르면, 반도체 집적 회로(IC)는 중앙 영역(110)에 형성될 수 있다. 반도체 집적 회로(IC)는 반도체 장치(100)의 주요 기능을 수행하도록 구성되는 반도체 구조일 수 있다. 예를 들어, 반도체 장치(100)는 메모리 장치일 수 있다. 이때, 반도체 집적 회로(IC)는, 예를 들어, 메모리 셀 어레이(memory cell array), 컬럼 디코더(column decoder), 및 로우 디코더(row decoder)를 포함하는 메모리 집적 회로일 수 있다. 그러나, 실시예들이 이에 제한되지 않는다. 예를 들어, 몇몇 실시예에서 반도체 장치(100)는 CPU(Central Processing Unit)일 수 있다.
몇몇 실시예에 따르면, 주변 영역(120)은 크랙 검출 영역(122)과 크랙 방어 영역(124)을 포함할 수 있다. 크랙 검출 영역(122)은 크랙 검출 구조물(CDS: Crack Detection Structure)을 포함할 수 있다. 예를 들어, 크랙 검출 구조물(CDS)은 3차원(3D: 3-Dimension) 공간에 형성될 수 있다.
몇몇 실시예에서 크랙 방어 영역(124)은 크랙 방어 구조물(GR)을 포함할 수 있다. 예를 들어, 크랙 방어 구조물(GR)은 가드 링(guard ring)일 수 있다. 도 3을 참조하여 설명한다.
도 3은 도 1의 반도체 장치를 Z 방향에서 바라본 투시 평면도이다.
도 3을 참조하면, 몇몇 실시예에 따른 크랙 검출 구조물(CDS)은 크랙 검출 영역(122)에 형성될 수 있다. 평면도 상에서, 크랙 검출 구조물(CDS)은 크랙 검출 영역(122)을 따라서 절단된 고리(ring)형으로 형성될 수 있다. 다시 말해서, 크랙 검출 구조물(CDS)은 입력 단자(IN)에서 출력 단자(OUT)까지, 반도체 장치(100)의 중앙 영역(110)을 둘러싸도록 형성될 수 있다. 몇몇 실시예에서 크랙 검출 구조물(CDS)의 양 끝단은 분리되어 있을 수 있다. 크랙 검출 구조물(CDS)의 양 끝단은 입력 단자(IN) 및 출력 단자(OUT)를 포함할 수 있다. 몇몇 실시예에서, 입력 단자(IN) 및 출력 단자(OUT)는 후술할 테스터기가 연결될 수 있다.
몇몇 실시예에서, 크랙 방어 구조물(GR)은 크랙 방어 영역(124)에 형성될 수 있다. 크랙 방어 구조물(GR)은 크랙 방어 영역(124)를 따라서 고리(ring)형으로 형성될 수 있다. 다시 말해서, 크랙 방어 구조물(GR)은 크랙 검출 구조물(CDS)을 둘러싸도록 형성될 수 있다. 크랙 방어 구조물(GR)의 양 끝단은 연결되어 있을 수 있다. 크랙 검출 구조물(CDS)와는 달리, 크랙 방어 구조물(GR)은 입/출력 단자를 포함하지 않을 수 있다. 도 4를 참조하여, 크랙 방어 구조물(GR)을 상세히 설명한다.
도 4은 몇몇 실시예에 따른 크랙 방어 구조물을 설명하기 위한 예시적인 사시도이다. 도 4는 반도체 장치(100)의 구성요소 중 크랙 방어 구조물(GR)만 따로 떼어내 도시한다.
크랙 방어 구조물(GR)의 안쪽에는 반도체 집적 회로(IC)와 크랙 검출 구조물(CDS)이 배치될 수 있다. 다시 말해서, 크랙 방어 구조물(GR)은 반도체 집적 회로(IC)와 크랙 검출 구조물(CDS)을 둘러싸도록 형성될 수 있다.
몇몇 실시예에서, 웨이퍼를 절단하고(sawing), 웨이퍼를 패키징(packaging)하여 반도체 장치(100)를 형성할 수 있다. 예를 들어, 웨이퍼를 절단할 때, 반도체 장치(100)의 외부로부터 반도체 장치(100) 내부를 향하여 물리적인 스트레스(STRESS)가 가해질 수 있다. 이때, 크랙 방어 구조물(GR)은 외부로부터 전달되는 물리적인 스트레스(STRESS)를 일부 차단할 수 있다. 다시 말해서, 크랙 방어 구조물(GR)은 외부로부터 스트레스(STRESS)를 차단하여, 크랙이 형성되는 것을 방지할 수 있다. 다만, 웨이퍼를 절단하는 과정에서 물리적인 스트레스(STRESS)가 발생되는 것은 예시적인 설명이며, 실시예들이 이에 제한되는 것은 아니다. 예를 들어, 패키징(packaging) 공정에 의해서도 물리적인 스트레스(STRESS)가 발생될 수 있다.
몇몇 실시예에서, 크랙 방어 구조물(GR)이 물리적인 스트레스(STRESS)를 차단하지 못한 경우, 크랙(crack)이 형성될 수 있다. 형성된 크랙은 외부로부터 크랙 검출 영역(122)을 향해 침투될 수 있다. 크랙 검출 구조물(CDS)은 크랙 검출 영역(122)에 침투된 크랙을 검출할 수 있다. 크랙 검출 구조물(CDS)을 더 구체적으로 설명하기 위해 도 5를 참조하여 설명한다.
도 5는 몇몇 실시예에 따른 크랙 검출 구조물을 설명하기 위한 예시적인 사시도이다. 도 5는 반도체 장치(100)의 구성요소 중 크랙 검출 구조물(CDS)만 따로 떼어내 도시한다.
도 5를 참조하면, 크랙 검출 구조물(CDS)의 안쪽에는 반도체 집적 회로(IC)가 배치될 수 있다. 또한, 크랙 검출 구조물(CDS)의 바깥쪽에는 크랙 방어 구조물(GR)이 배치될 수 있다. 다시 말해서, 크랙 검출 구조물(CDS)은 반도체 집적 회로(IC)를 둘러싸도록 형성될 수 있다. 또한, 크랙 검출 구조물(CDS)은 크랙 방어 구조물(GR)과 반도체 집적 회로(ID) 사이에 배치되도록 형성될 수 있다.
몇몇 실시예에서, 도 5에 도시된 바와 같이, 크랙 검출 구조물(CDS)은 네트(net)형 패턴(600)으로 형성될 수 있다. 몇몇 실시예에서, 네트형 패턴(600)은 복수의 상부 수평 패턴(610), 복수의 수직 패턴(620), 및 복수의 하부 수평 패턴(630)을 포함할 수 있다.
도 5에 도시된 것처럼, 복수의 상부 수평 패턴(610), 복수의 수직 패턴(620), 및 복수의 하부 수평 패턴(630)이 그리스 문자 파이(Π, pi)의 형태로 연속적으로 배치된 패턴을 네트형 패턴(600)이라 지칭한다.
몇몇 실시예에서 복수의 수직 패턴(620)은 서로 이격되고, 제1 방향(예를 들어, Z 방향)으로 연장되어 형성될 수 있다. 복수의 상부 수평 패턴(610)은 서로 이격되고, 제1 방향과 교차하는 제2 방향(예를 들어, X 방향) 또는 제3 방향(예를 들어, Y 방향)으로 연장되어 형성될 수 있다.
몇몇 실시예에서, 복수의 수직 패턴(620)은 복수의 상부 수평 패턴(610)과 복수의 하부 수평 패턴(630)에 의해 서로 연결될 수 있다. 몇몇 실시예에서, 복수의 상부 수평 패턴(610)과 복수의 하부 수평 패턴(630)은 복수의 수직 패턴(620)을 교대로 연결할 수 있다. 구체적으로, 두 개의 수직 패턴(620)은 상부 수평 패턴(610)에 의해 연결될 수 있다. 그리고, 상부 수평 패턴(610)에 의해 서로 연결된 수직 패턴(620)은, 하부 수평 패턴(630)에 의해 이웃하는 다른 수직 패턴(620)과 연결될 수 있다. 다시 말해서, 네트형 패턴(600)은 수직 패턴(620), 상부 수평 패턴(610), 수직 패턴(620), 및 하부 수평 패턴(630)의 순서대로 반복적으로 연결되어 형성될 수 있다.
몇몇 실시예에서, 네트형 패턴(600)의 양 끝단은 입력 단자(IN)와 출력 단자(OUT)가 배치될 수 있다. 네트형 패턴(600)은 입력 단자(IN) 기점으로 하고, 출력 단자(OUT) 종점으로, 중앙 영역(도 1의 110)을 둘러싸는 형상일 수 있다. 다시 말해서, 크랙 검출 구조물(CDS)은 입력 단자(IN)와 출력 단자(OUT)를 양 끝단으로 하여, 반도체 집적 회로(IC)를 둘러싸도록 형성될 수 있다. 이하에서는, 크랙 검출 구조물(CDS)을 더욱 상세히 설명하기 위해, 크랙 검출 구조물(CDS)의 일부 영역(B)를 위주로 설명한다.
도 6은 몇몇 실시예에 따라, 외부에서 크랙이 발생하고, 외부에서 발생된 크랙이 크랙 검출 구조물 내부로 침투되고, 크랙 검출 구조물 내부에 침투된 크랙을 검출하는 것을 설명하기 위한 예시적인 도면이다. 도 7은 몇몇 실시예에 따라, 외부에서 나노 크랙(nano crack)이 발생하고, 외부에서 발생된 나노 크랙이 크랙 검출 구조물 내부로 침투되고, 크랙 검출 구조물 내부에 침투된 나노 크랙을 검출하는 것을 설명하기 위한 예시적인 도면이다. 도 8은 몇몇 실시예에 따른 크랙 검출 구조물(CDS)에 특정 방향에서 침투되는 크랙을 설명하기 위한 예시적인 도면이다. 도 6 내지 도 8은 설명의 편의를 위해, 크랙 검출 구조물(CDS)의 특정 영역(B)만 따로 도시한다. 또한 도 6 내지 8은 설명의 편의를 위해, 정면에서 특정 영역(B)을 바라본 정면도로 도시한다. 도 6 내지 도 8에 도시된 크랙 및 나노 크랙은 특정 위치, 특정 방향, 특정 각도, 및 특정 크기로 도시될 것이나, 이는 예시적인 것일 뿐이며, 실시예들이 이에 제한되지 않음은 물론이다.
도 6은, 외부에서 발생된 크랙(710)이 크랙 검출 구조물(CDS) 내부로 침투된 경우를 도시한다. 도 6을 참조하면, 외부로부터 발생된 크랙(710)이 상부 수평 패턴(610)에 침투되는 경우, 상부 수평 패턴(610)의 적어도 일부는 파괴될 수 있다. 다시 말해서, 크랙(710) 형성시에 발생된 에너지의 크기는 상부 수평 패턴(610)을 파괴하기 위한 에너지의 크기보다 클 수 있다. 몇몇 실시예에서 크랙(710) 형성시에 발생된 에너지가 상부 수평 패턴(610)에 전달될 수 있다. 이때, 상부 수평 패턴(610)의 적어도 일부는 파괴될 수 있다. 몇몇 실시예에서, 상부 수평 패턴(610)의 적어도 일부가 파괴되는 경우, 테스터기에 제공되는 출력 전류는 지연되거나 흐르지 않을 수 있다. 다시 말해서, 출력 전류가 지연되거나 흐르지 않는 경우, 반도체 장치(100)는 크랙이 발생된 것으로 판단될 수 있다. 크랙을 검출하는 방법에 대한 구체적인 설명은 후술한다.
마찬가지로, 외부로부터 발생된 크랙(710)이 수직 패턴(620)에 침투되는 경우, 수직 패턴(620)의 적어도 일부는 파괴될 수 있다. 다시 말해서, 크랙(710) 형성시에 발생된 에너지의 크기는 수직 패턴(620)을 파괴하기 위한 에너지의 크기보다 클 수 있다. 몇몇 실시예에서 크랙(710) 형성시에 발생된 에너지가 수직 패턴(620)에 전달될 수 있다. 이때, 수직 패턴(620)의 적어도 일부는 파괴될 수 있다. 몇몇 실시예에서, 수직 패턴(620)의 적어도 일부가 파괴되는 경우, 테스터기에 제공되는 출력 전류는 지연되거나 흐르지 않을 수 있다. 구체적인 설명은 후술한다.
마찬가지로, 외부로부터 발생된 크랙(710)이 하부 수평 패턴(630)에 침투되는 경우, 하부 수평 패턴(630)의 적어도 일부는 파괴될 수 있다. 다시 말해서, 크랙(710) 형성시에 발생된 에너지의 크기는 하부 수평 패턴(630)을 파괴하기 위한 에너지의 크기보다 클 수 있다. 몇몇 실시예에서 크랙(710) 형성시에 발생된 에너지가 하부 수평 패턴(630)에 전달될 수 있다. 이때, 하부 수평 패턴(630)의 적어도 일부는 파괴될 수 있다. 몇몇 실시예에서, 하부 수평 패턴(630)의 적어도 일부가 파괴되는 경우, 테스터기에 제공되는 출력 전류는 지연되거나 흐르지 않을 수 있다. 구체적인 설명은 후술한다.
도 7은, 외부에서 발생된 나노 크랙(810, nano crack)이 크랙 검출 구조물(CDS) 내부로 침투된 경우를 도시한다. 몇몇 실시예에서, 나노 크랙(810)은 도 6에서 설명한 크랙(710) 보다 미세한 크랙일 수 있다. 미세한 크랙이란, 크랙이 형성되면서 발생하는 에너지가 상대적으로 작은 크랙을 의미할 수 있다. 다시 말해서, 나노 크랙(810)이 형성될 때 발생하는 에너지는 크랙(710)이 형성될 때 발생하는 에너지보다 작을 수 있다. 몇몇 실시예에서 상부 수평 패턴(610) 및 수직 패턴(620)은 나노 크랙(810)이 침투되더라도, 파괴되지 않을 수 있다. 다시 말해서, 나노 크랙(810) 형성시에 발생된 에너지의 크기는 상부 수평 패턴(610) 및 수직 패턴(620)을 파괴하기 위한 에너지의 크기보다 작을 수 있다. 따라서, 나노 크랙(810)이 외부로부터 상부 수평 패턴(610) 및 수직 패턴(620)을 향해 형성되더라도, 상부 수평 패턴(610) 및 수직 패턴(620)은 파괴되지 않을 수 있다.
예를 들어, 상부 수평 패턴(610) 및 수직 패턴(620)을 형성하는 물질은 상대적으로 연성(ductility)이 큰 물질일 수 있다. 상부 수평 패턴(610) 및 수직 패턴(620)은 상대적으로 연성이 크기 때문에, 나노 크랙(810)이 침투되더라도 파괴되지 않을 수 있다.
또한 예를 들어, 상부 수평 패턴(610) 및 수직 패턴(620)은 상대적으로 두껍게 형성될 수 있다. 상부 수평 패턴(610) 및 수직 패턴(620)은 상대적으로 두껍기 때문에, 나노 크랙(810)이 침투되더라도 파괴되지 않을 수 있다.
몇몇 실시예에서 하부 수평 패턴(630)은 나노 크랙(810)이 침투되는 경우 파괴될 수 있다. 다시 말해서, 나노 크랙(810) 형성시에 발생된 에너지의 크기는 하부 수평 패턴(630)을 파괴하기 위한 에너지의 크기보다 클 수 있다. 따라서, 외부에서 발생한 나노 크랙(810)이 하부 수평 패턴(630)에 형성되는 경우, 하부 수평 패턴(630)은 파괴될 수 있다.
예를 들어, 하부 수평 패턴(630)을 형성하는 물질은 상대적으로 취성(brittleness)이 큰 물질일 수 있다. 하부 수평 패턴(630)은 상대적으로 취성이 크기 때문에, 나노 크랙(810)이 침투되면 파괴될 수 있다.
또한, 예를 들어, 하부 수평 패턴(630)은 상대적으로 얇게 형성될 수 있다. 하부 수평 패턴(630)은 상대적으로 얇기 때문에, 나노 크랙(810)이 침투되면 파괴될 수 있다.
도 8을 참조하면, 발생된 크랙(710)이 특정 방향으로 형성되는 경우, 크랙 검출 구조물(CDS)의 상부 수평 패턴(610), 수직 패턴(620), 및 하부 수평 패턴(630)은 파괴되지 않을 수 있다. 예를 들어, 발생된 크랙(710)이 상부 수평 패턴(610)을 지나지 않으면서 수직 패턴(620) 사이로 침투되는 경우, 상부 수평 패턴(610), 수직 패턴(620), 및 하부 수평 패턴(630)은 파괴되지 않을 수 있다. 이때, 실제로는 반도체 장치(100)에 크랙이 발생하였으나, 크랙 검출 구조물(CDS)의 구조에는 변화가 없을 수 있다.
몇몇 실시예에서, 상부 수평 패턴(610), 수직 패턴(620) 및/또는 하부 수평 패턴(630)이 "파괴된다"고 함은, 상부 수평 패턴(610), 수직 패턴(620) 및/또는 하부 수평 패턴(630)이 전기적으로 개방(open)되는 것을 의미한다.
몇몇 실시예에서, 상부 수평 패턴(610), 수직 패턴(620) 및/또는 하부 수평 패턴(630)이 "일부 파괴된다"고 함은, 상부 수평 패턴(610), 수직 패턴(620) 및/또는 하부 수평 패턴(630)이 전기적으로는 연결되어 있되, 상부 수평 패턴(610), 수직 패턴(620) 및/또는 하부 수평 패턴(630)의 저항에 변화가 있음을 의미한다. 몇몇 실시예에서, 상부 수평 패턴(610), 수직 패턴(620) 및/또는 하부 수평 패턴(630)이 "일부 파괴되는" 경우, 크랙 검출 구조물(CDS)을 통과하는 전류의 지연시간이 증가될 수 있다.
몇몇 실시예에서, 상부 수평 패턴(610), 수직 패턴(620) 및/또는 하부 수평 패턴(630)이 "파괴되지 않는다"고 함은, 상부 수평 패턴(610), 수직 패턴(620) 및/또는 하부 수평 패턴(630)이 전기적으로 개방(open)되지 않는 것을 의미한다. 만약, 상부 수평 패턴(610), 수직 패턴(620) 및/또는 하부 수평 패턴(630)이 물리적으로 일부 파괴되었더라도, 전기적으로 연결되어 있는 경우 본 명세서에서는 "파괴되지 않은 것"일 수 있다.
후술하는 바와 같이, 몇몇 실시예에 따른 크랙 검출 방법을 이용하는 경우, 상부 수평 패턴(610), 수직 패턴(620) 및/또는 하부 수평 패턴(630)의 적어도 일부가 파괴되는 경우에만 크랙(710) 또는 나노 크랙(810)을 검출할 수 있다.
몇몇 실시예에서, 나노 크랙(810)이 발생하였지만, 나노 크랙(810)이 하부 수평 패턴(630)에 침투되지 않은 경우, 후술할 크랙 검출 방법을 이용하더라도, 크랙이 발생되지 않은 것으로 판단될 수 있다. 즉, 실제로는 크랙이 발생하여 반도체 장치(100)가 불량임에도 불구하고, 발생된 크랙이 나노 크랙(810)에 불과한 경우 반도체 장치(100)는 양품의 장치로 판별될 수 있다.
다른 몇몇 실시예에서, 크랙(710)이 발생하였지만, 크랙(710)이 특정 방향으로 침투된 경우, 후술할 크랙 검출 방법을 이용하더라도, 크랙이 발생되지 않은 것으로 판단될 수 있다. 즉, 실제로는 크랙이 발생하여 반도체 장치(100)가 불량임에도 불구하고, 발생된 크랙(710)이 특정 방향으로 반도체 장치(100) 내부로 침투되는 경우, 반도체 장치(100)는 양품의 장치로 판별될 수 있다.
결국, 몇몇 실시예에 따른 크랙 검출 구조물(CDS)을 포함하는 반도체 장치(100)는 불량임에도 불구하고 시장에 제공될 수 있다. 이하에서, 몇몇 실시예에 따라 크랙의 검출력이 향상된 크랙 검출 구조물을 포함하는 반도체 장치에 대해서 설명한다.
도 9 내지 도 12는 몇몇 실시예에 따른 크랙 검출 구조물(CDS)을 설명하기 위한 전면도이다. 도 9 내지 도 12는 설명의 편의를 위해, 크랙 검출 구조물(CDS)의 특정 영역(B)에 대한 투시 전면도만 도시한다. 또한, 도 9 내지 도 12에서 서로 중복되는 내용은 생략하거나 간단히 설명한다.
도 9를 참조하면, 크랙 검출 구조물(CDS)은 제1 폴리 패턴(1010), 제2 폴리 패턴(1020), 제1 금속 패턴(1030), 제2 금속 패턴(1040), 및 제1 내지 제3 수직 콘택(1015, 1025, 1035)을 포함할 수 있다. 몇몇 실시예에서, 제1 폴리 패턴(1010), 제2 폴리 패턴(1020), 제1 금속 패턴(1030), 제2 금속 패턴(1040), 및 제1 내지 제3 수직 콘택(1015, 1025, 1035)는 도전성 물질로 형성될 수 있다.
몇몇 실시예에서, 기판(S) 상에 폴리층 영역(P)이 배치될 수 있다. 몇몇 실시예에서 폴리층 영역(P) 상에 비아 영역(V)이 배치될 수 있다. 몇몇 실시예에서, 비아 영역(V) 상에 금속층 영역(M)이 배치될 수 있다. 그러나 실시예들이 이에 제한되지 않는다. 예를 들어, 비아 영역(V)은 기판(S) 내에 배치되고, 폴리층 영역(P)은 기판(S) 하부에 배치될 수 있다.
몇몇 실시예에서, 제1 폴리 패턴(1010) 및 제2 폴리 패턴(1020)은 폴리층 영역(P)에 형성될 수 있다. 제2 폴리 패턴(1020)은 제1 폴리 패턴(1010) 상에 형성될 수 있다. 제1 폴리 패턴(1010) 및 제2 폴리 패턴(1020)은 제1 수직 콘택(1015)에 의해 연결될 수 있다.
예를 들어, 제1 폴리 패턴(1010)은 중앙 영역(도 1의 110)의 반도체 집적 회로(IC)에 포함된 게이트 폴리층과 대응될 수 있다. 예를 들어, 제2 폴리 패턴(1020)은 중앙 영역(도 1의 110)의 반도체 집적 회로(IC)에 포함된 비트라인 폴리층과 대응될 수 있다. 도 10은 크랙 검출 구조물(CDS)의 정면도를 도시하여, 제1 폴리 패턴(1010)이 일자(ㅡ)로 형성되는 것처럼 도시되었지만, 실시예들이 이에 한정되지 않는다. 구체적인 설명은 후술한다.
몇몇 실시예에서, 제1 금속 패턴(1030) 및 제2 금속 패턴(1040)은 금속층 영역(M)에 형성될 수 있다. 제2 금속 패턴(1040)은 제1 금속 패턴(1030) 상에 형성될 수 있다. 제1 금속 패턴(1030) 및 제2 금속 패턴(1040)은 제3 수직 콘택(1035)에 의해 연결될 수 있다. 예를 들어, 제1 금속 패턴(1030) 및 제2 금속 패턴(1040)은 중앙 영역(도 1의 110)의 반도체 집적 회로(IC)에 포함된 금속 배선층과 대응될 수 있다.
몇몇 실시예에서, 제2 수직 콘택(1025)은 비아 영역(V)에 형성될 수 있다. 제2 수직 콘택(1025)은 금속층 영역(M)의 제1 금속 패턴(1030)과 제2 폴리 패턴(1020)을 연결할 수 있다.
몇몇 실시예에서, 제1 금속 패턴(1030)의 두께(W2) 및 제2 금속 패턴(1040)의 두께(W1)는 상대적으로 제1 폴리 패턴(1010)의 두께(W4) 및 제2 폴리 패턴(1020)의 두께(W3)에 비해 두꺼울 수 있다. 다시 말해서, 제1 폴리 패턴(1010) 및 제2 폴리 패턴(1020)은 제1 금속 패턴(1030) 및 제2 금속 패턴(1040)에 비해 상대적으로 얇게 형성될 수 있다.
몇몇 실시예에서, 상부 수평 패턴(도 5의 610)은 제2 금속 패턴(1040)과 대응될 수 있다. 몇몇 실시예에서, 수직 패턴(도 5의 620)은 제1 내지 제3 수직 콘택(1015, 1025, 1035), 제1 금속 패턴(1030), 및 제2 폴리 패턴(1020)과 대응될 수 있다. 몇몇 실시예에서, 하부 수평 패턴(도 5의 630)은 제1 폴리 패턴(1010)과 대응될 수 있다.
도 10을 참조하면, 몇몇 실시예에서, 크랙 검출 구조물(CDS)은 제2 폴리 패턴(1020), 제1 금속 패턴(1030), 제2 금속 패턴(1040), 및 제2 및 제3 수직 콘택(1025, 1035)을 포함할 수 있다. 다시 말해서, 몇몇 실시예에 따르면, 도 10의 크랙 검출 구조물(CDS)에서 제1 폴리 패턴(1010) 및 제1 수직 콘택(1015)은 생략될 수 있다.
몇몇 실시예에서, 상부 수평 패턴(도 5의 610)은 제2 금속 패턴(1040)과 대응될 수 있다. 몇몇 실시예에서, 수직 패턴(도 5의 620)은 제2 및 제3 수직 콘택(1025, 1035), 및 제1 금속 패턴(1030)과 대응될 수 있다. 몇몇 실시예에서, 하부 수평 패턴(도 5의 630)은 제2 폴리 패턴(1020)과 대응될 수 있다. 도 10은 크랙 검출 구조물(CDS)의 정면도를 도시하여, 제2 폴리 패턴(1020)이 일자(ㅡ)로 형성되는 것처럼 도시되었지만, 실시예들이 이에 한정되지 않는다. 구체적인 설명은 후술한다.
도 11을 참조하면, 몇몇 실시예에서, 크랙 검출 구조물(CDS)은 제1 폴리 패턴(1010), 제2 폴리 패턴(1020), 제1 금속 패턴(1030), 제2 금속 패턴(1040), 및 제1 내지 제3 수직 콘택(1015, 1025, 1035)을 포함할 수 있다.
몇몇 실시예에서, 제1 폴리 패턴(1010)의 길이(D1)는 제2 금속 패턴(1040)의 길이(D2)보다 길 수 있다. 비록 도 11은 정면도를 도시하여, 제1 폴리 패턴(1010)의 길이(D1)가 제1 폴리 패턴(1010)의 양 끝점이 형성하는 최단 거리인 것처럼 도시되었으나, 제1 폴리 패턴(1010)의 길이라 함은 제1 폴리 패턴(1010)이 형성되는 경로의 길이를 의미한다.
도 12를 참조하면, 몇몇 실시예에서, 크랙 검출 구조물(CDS)은 제2 폴리 패턴(1020), 제1 금속 패턴(1030), 제2 금속 패턴(1040), 및 제2 및 제3 수직 콘택(1025, 1035)을 포함할 수 있다. 다시 말해서, 몇몇 실시예에 따르면, 도 11의 크랙 검출 구조물(CDS)에서 제1 폴리 패턴(1010) 및 제1 수직 콘택(1015)은 생략될 수 있다.
몇몇 실시예에서, 제2 폴리 패턴(1020)의 길이(D3)는 제2 금속 패턴(1040)의 길이(D2)보다 길 수 있다. 비록 도 12는 정면도를 도시하여, 제2 폴리 패턴(1020)의 길이(D3)가 제2 폴리 패턴(1020)의 양 끝점이 형성하는 최단 거리인 것처럼 도시되었으나, 제2 폴리 패턴(1020)의 길이라 함은 제2 폴리 패턴(1020)이 형성되는 경로의 길이를 의미한다.
이상 도 9 내지 도 12를 이용하여, 몇몇 실시예에 따른 크랙 검출 구조물(CDS)의 상부 수평 패턴(610), 수직 패턴(620), 하부 수평 패턴(630)의 구성에 대해 설명하였으나, 실시예들이 이에 제한되지는 않는다. 다른 몇몇 실시예에서, 각각의 영역에는 도시되지 않은 다른 패턴들이 더 형성될 수 있다. 예를 들어, 제1 및 제2 금속 패턴(1030, 1040) 사이에 다른 금속 패턴들이 형성될 수 있다.
다른 몇몇 실시예에서, 각 구성요소들은 생략될 수 있다. 예를 들어, 몇몇 실시예에서 제1 금속 패턴(1030)은 생략될 수 있다. 또한, 실시예들이 각각의 구성요소들이 도시된 위치에 제한되지 않는다. 예를 들어, 비아 영역(V)은 기판(S) 내에 배치될 수 있다. 본 발명의 기술 분야에서 통상의 지식을 가진 자는, 본 명세서에 개시되는 몇몇 실시예들을 조합하거나 단순한 설계 변경을 통하여 다양한 실시예들을 조합할 수 있을 것이다.
도 13은 몇몇 실시예에 따른 크랙 검출 구조물을 설명하기 위한 예시적인 투시 사시도이다. 도 14a 내지 도 14f는 몇몇 실시예에 따른 하부 수평 패턴이 갖는 형상을 설명하기 위한 예시적인 도면이다. 이하에서는, 설명의 편의를 위해 중복되는 내용을 생략하거나 간단히 설명한다.
도 5 및 도 13을 참조하면, 제1 폴리 패턴(1010)은 하부 수평 패턴(630)에 대응될 수 있다. 몇몇 실시예에서, 하부 수평 패턴(630) 전부가 스네이크(snake) 패턴으로 형성될 수 있다. 본 명세서에서 스네이크(snake) 패턴은 두 점을 최단 거리로 잇는 직선을 제외한, 두 점을 잇는 하나의 선을 의미한다. 즉, 스네이크(snake) 패턴은 두 점을 연결하는, 분기되지 않는 하나의 선(line)이되, 두 점을 직접(direct) 연결하는 직선을 제외한 모든 선(line)일 수 있다. 예시적인 설명을 위해 도 14a 내지 도 14f를 참조한다.
도 14a 내지 도 14f는 몇몇 실시예에 따른 스네이크(snake) 패턴을 도시한다. 다시 말해서, 도 14a 내지 도 14f에 도시된 패턴은 제1 폴리 패턴(1010)이 갖는 형상일 수 있다. 예를 들어, 도 13에 도시된 제1 폴리 패턴(1010)은 도 14a에 도시된 스네이크(snake) 패턴의 형상을 가질 수 있다.
도 14a를 참조하면, 스네이크(snake) 패턴은 제1 방향(예를 들어, Y 방향)으로 연장되는 제1 부분(1410)과, 제1 방향과 교차하는 제2 방향(예를 들어, X 방향)으로 연장되는 제2 부분(1420)을 포함할 수 있다.
도 14b를 참조하면, 스네이크(snake) 패턴은 제1 방향(예를 들어, X 방향)으로 연장되는 제1 부분(1411)과, 제1 방향과 교차하는 제2 방향(예를 들어, Y 방향)으로 연장되는 제2 부분(1421)을 포함할 수 있다.
도 14c를 참조하면, 스네이크(snake) 패턴은 제1 방향(예를 들어, X 방향)으로 연장되는 제1 부분(1412)과, 제1 방향과 교차하는 제2 방향(예를 들어, Y 방향)으로 연장되는 제2 부분(1422)을 포함할 수 있다.
도 14d를 참조하면, 스네이크(snake) 패턴은 제1 방향(예를 들어, Y 방향)으로 연장되는 제1 부분(1413)과, 제1 방향과 교차하는 제2 방향(예를 들어, X 방향)으로 연장되는 제2 부분(1423)을 포함할 수 있다.
도 14e를 참조하면, 스네이크(snake) 패턴은 제1 방향(예를 들어, Y 방향)으로 연장되는 제1 부분(1414)과, 제1 방향과 교차하는 제2 방향(예를 들어, X 방향)으로 연장되는 제2 부분(1424)을 포함할 수 있다.
도 14f를 참조하면, 스네이크(snake) 패턴은 제1 방향(예를 들어, Y 방향)으로 연장되는 제1 부분(1415)과, 제1 방향과 교차하는 제2 방향(예를 들어, X 방향)으로 연장되는 제2 부분(1425)을 포함할 수 있다.
다시 말해서, 스네이크(snake) 패턴은 여러 방향으로 연장되고, 다른 선(line)으로 분기되지 않는, 하나의 선(line)일 수 있다.
도 14a 내지 도 14f에서 스네이크(snake) 패턴의 여러 형태를 도시하였으나, 이는 설명의 편의를 위해 예시적으로 도시된 것일 뿐 실시예들이 이에 제한되지 않음은 물론이다.
도 15는 몇몇 실시예에 따른 수직 패턴과 하부 수평 패턴의 연결관계를 설명하기 위한 예시적인 평면도이다.
도 15를 참고하여, 하부 수평 패턴(도 5의 630)의 형상을 추가적으로 설명한다. 전술한 바와 같이, 크랙 검출 구조(CDS)는 크랙 검출 영역(122) 내에 배치될 수 있다. 크랙 검출 구조(CDS)의 수직 패턴(도 5의 620)은 수직 패턴 배치 라인(VL)을 따라서 배치될 수 있다. 수직 패턴 배치 라인(VL)은 설명의 편의를 위해, 가상으로 설정한 라인이다.
예를 들어, 제1 수직 패턴(P1)과 제2 수직 패턴(P2)은 수직 패턴 배치 라인(VL)을 따라 배치될 수 있다. 제1 수직 패턴(P1)과 제2 수직 패턴(P2)은 제1 하부 수평 패턴(P3)에 의해 연결될 수 있다. 몇몇 실시예에서, 제1 하부 수평 패턴(P3)의 적어도 일부는 수직 패턴 배치 라인(VL) 외부에 형성될 수 있다. 다시 말해서, 제1 하부 수평 패턴(P3)은 제1 수직 패턴(P1)과 제2 수직 패턴(P2)을 연결하되, 수직 패턴 배치 라인(VL)을 따르지 않을 수 있다. 즉, 제1 하부 수평 패턴(P3)은 제1 수직 패턴(P1)과 제2 수직 패턴(P2)의 최단 거리를 연결하지 않을 수 있다. 다시 말해서, 제1 하부 수평 패턴(P3)은 스네이크(snake) 패턴을 이용하여, 제1 수직 패턴(P1)과 제2 수직 패턴(P2)을 연결할 수 있다.
비록 도 15에는 제1 하부 수평 패턴(P3)이 제1 수직 패턴(P1)과 제2 수직 패턴(P2) 보다 안쪽으로(즉, 중앙 영역(110)과 가깝게) 배치된 것으로 도시하였으나, 실시예들이 이에 제한되지는 않는다. 도 14a 내지 도 14f에서 충분히 설명한 바와 같이, 하부 수평 패턴(도 5의 630)은 다양한 패턴으로 형성될 수 있다.
도 16 내지 도 18은 다른 몇몇 실시예에 따른 크랙 검출 구조물을 설명하기 위한 예시적인 투시 사시도이다.
도 5 및 도 16을 참조하면, 제1 폴리 패턴(1010)은 하부 수평 패턴(630)에 대응될 수 있다. 몇몇 실시예에서, 하부 수평 패턴(630)의 일부는 스네이크(snake) 패턴으로 형성될 수 있다. 도 16에 도시된 바와 같이, 제1 폴리 패턴(1010)의 일부는 제1 수직 콘택(1015)들 사이를 최단 거리로 연결할 수 있다. 다시 말해서, 제1 폴리 패턴(1010)의 일부는 제1 수직 콘택(1015)들을 일자(ㅡ)형 패턴으로 연결할 수 있다. 제1 폴리 패턴(1010)의 다른 일부는 제1 수직 콘택(1015)들을 스네이크 패턴으로 연결할 수 있다.
도 5 및 도 17을 참조하면, 제2 폴리 패턴(1020)은 하부 수평 패턴(630)에 대응될 수 있다. 몇몇 실시예에서, 하부 수평 패턴(630) 전부가 스네이크(snake) 패턴으로 형성될 수 있다.
도 5 및 도 18을 참조하면, 제2 폴리 패턴(1020)은 하부 수평 패턴(630)에 대응될 수 있다. 몇몇 실시예에서, 하부 수평 패턴(630)의 일부는 스네이크(snake) 패턴으로 형성될 수 있다.
도 19는 몇몇 실시예에 따른 크랙 검출 구조물을 설명하기 위한 예시적인 사시도이다. 도 19는 반도체 장치(100)의 구성요소 중 크랙 검출 구조물(CDS)만 따로 떼어내 도시한다.
도 19를 참조하면, 크랙 검출 구조물(CDS)의 안쪽에는 반도체 집적 회로(IC)가 배치될 수 있다. 또한, 크랙 검출 구조물(CDS)의 바깥쪽에는 크랙 방어 구조물(GR)이 배치될 수 있다. 다시 말해서, 크랙 검출 구조물(CDS)은 반도체 집적 회로(IC)를 둘러싸도록 형성될 수 있다. 또한, 크랙 검출 구조물(CDS)은 크랙 방어 구조물(GR)과 반도체 집적 회로(ID) 사이에 배치되도록 형성될 수 있다.
몇몇 실시예에서, 도 19에 도시된 바와 같이, 크랙 검출 구조물(CDS)은 네트(net)형 패턴(600)과 고리(ring)형 패턴(1900)을 포함할 수 있다.
몇몇 실시예에서, 네트형 패턴(600)의 양 끝단은 제1 입력 단자(IN1)와 제1 출력 단자(OUT1)를 포함할 수 있다. 네트형 패턴(600)은 제1 입력 단자(IN1) 기점으로 하고, 제1 출력 단자(OUT1) 종점으로, 중앙 영역(도 1의 110)을 둘러싸는 형상일 수 있다.
몇몇 실시예에서, 고리형 패턴(1900)의 양 끝단은 제2 입력 단자(IN2)와 제2 출력 단자(OUT2)를 포함할 수 있다. 고리형 패턴(1900)은 제2 입력 단자(IN2) 기점으로 하고, 제2 출력 단자(OUT2) 종점으로, 중앙 영역(도 1의 110)을 둘러싸는 형상일 수 있다.
다시 말해서, 크랙 검출 구조물(CDS)은 제1 입력 단자(IN1)와 제1 출력 단자(OUT1)를 양 끝단으로 하는 네트형 패턴(600)과, 제2 입력 단자(IN2)와 제2 출력 단자(OUT2)를 양 끝단으로 하는 고리형 패턴(1900)을 포함할 수 있다.
몇몇 실시예에서, 크랙 검출 구조물(CDS)에 네트형 패턴(600)뿐만 아니라, 고리형 패턴(1900)을 포함함으로써, 다양한 방향에서 발생되는 크랙에 대한 검출력을 더 향상시킬 수 있다.
도 20 내지 도 23은 몇몇 실시예에 따른 크랙 검출 구조물(CDS)을 설명하기 위한 전면도이다. 도 20 내지 도 23은 설명의 편의를 위해, 크랙 검출 구조물(CDS)의 특정 영역(B)에 대한 투시 전면도만 도시한다.
도 20을 참조하면, 몇몇 실시예에 따른 크랙 검출 구조물(CDS)은 제1 폴리 패턴(1010), 제2 폴리 패턴(1020), 제1 금속 패턴(1030), 제2 금속 패턴(1040), 제3 금속 패턴(1910), 및 제1 내지 제3 수직 콘택(1015, 1025, 1035)을 포함할 수 있다. 다시 말해서, 도 20에 도시된 크랙 검출 구조물(CDS)은 도 9의 크랙 검출 구조물(CDS)에 제3 금속 패턴(1910)을 더 포함한 것일 수 있다.
몇몇 실시예에서, 제3 금속 패턴(1910)은 금속층 영역(M) 내에서, 제2 금속 패턴(1040) 상에 형성될 수 있다. 제3 금속 패턴(1910)은 크랙 검출 영역(122)을 따라서 형성될 수 있다. 다시 말해서, 제3 금속 패턴(1910)은 크랙 검출 영역(122) 내에서, 중앙 영역(110)을 둘러싸는 형상으로 형성될 수 있다. 제3 금속 패턴(1910)의 양 끝단은 제2 입력 단자(IN2) 및 제2 출력 단자(OUT2)가 연결될 수 있다.
도 21을 참조하면, 몇몇 실시예에 따른 크랙 검출 구조물(CDS)은 제2 폴리 패턴(1020), 제1 금속 패턴(1030), 제2 금속 패턴(1040), 제3 금속 패턴(1910), 및 제2 및 제3 수직 콘택(1025, 1035)을 포함할 수 있다. 다시 말해서, 도 21에 도시된 크랙 검출 구조물(CDS)은 도 10의 크랙 검출 구조물(CDS)에 제3 금속 패턴(1910)을 더 포함한 것일 수 있다.
도 22를 참조하면, 몇몇 실시예에 따른 크랙 검출 구조물(CDS)은 제1 폴리 패턴(1010), 제2 폴리 패턴(1020), 제1 금속 패턴(1030), 제2 금속 패턴(1040), 제3 금속 패턴(1910), 및 제1 내지 제3 수직 콘택(1015, 1025, 1035)을 포함할 수 있다. 다시 말해서, 도 22에 도시된 크랙 검출 구조물(CDS)은 도 11의 크랙 검출 구조물(CDS)에 제3 금속 패턴(1910)을 더 포함한 것일 수 있다.
도 23을 참조하면, 몇몇 실시예에 따른 크랙 검출 구조물(CDS)은 제2 폴리 패턴(1020), 제1 금속 패턴(1030), 제2 금속 패턴(1040), 제3 금속 패턴(1910), 및 제2 및 제3 수직 콘택(1025, 1035)을 포함할 수 있다. 다시 말해서, 도 23에 도시된 크랙 검출 구조물(CDS)은 도 12의 크랙 검출 구조물(CDS)에 제3 금속 패턴(1910)을 더 포함한 것일 수 있다.
도 24 내지 도 27은 몇몇 실시예에 따른 크랙 검출 구조물을 설명하기 위한 예시적인 투시 사시도이다.
도 24를 참조하면, 몇몇 실시예에 따른 크랙 검출 구조물(CDS)은 제3 금속 패턴(1910)을 포함할 수 있다. 제1 폴리 패턴(1010)은 하부 수평 패턴(630)에 대응될 수 있다. 몇몇 실시예에서, 하부 수평 패턴(630) 전부가 스네이크(snake) 패턴으로 형성될 수 있다.
도 25를 참조하면, 몇몇 실시예에 따른 크랙 검출 구조물(CDS)은 제3 금속 패턴(1910)을 포함할 수 있다. 제1 폴리 패턴(1010)은 하부 수평 패턴(630)에 대응될 수 있다. 몇몇 실시예에서, 하부 수평 패턴(630)의 일부는 스네이크(snake) 패턴으로 형성될 수 있다. 하부 수평 패턴(630)의 다른 일부는 일자형(ㅡ) 패턴으로 형성될 수 있다.
도 26을 참조하면, 몇몇 실시예에 따른 크랙 검출 구조물(CDS)은 제3 금속 패턴(1910)을 포함할 수 있다. 제2 폴리 패턴(1020)은 하부 수평 패턴(630)에 대응될 수 있다. 몇몇 실시예에서, 하부 수평 패턴(630) 전부가 스네이크(snake) 패턴으로 형성될 수 있다.
도 27을 참조하면, 몇몇 실시예에 따른 크랙 검출 구조물(CDS)은 제3 금속 패턴(1910)을 포함할 수 있다. 제2 폴리 패턴(1020)은 하부 수평 패턴(630)에 대응될 수 있다. 몇몇 실시예에서, 하부 수평 패턴(630)의 일부는 스네이크(snake) 패턴으로 형성될 수 있다. 하부 수평 패턴(630)의 다른 일부는 일자형(ㅡ) 패턴으로 형성될 수 있다.
다시 말해서, 도 24 내지 도 27의 크랙 검출 구조물(CDS)는 각각 도 13, 도 16 내지 도 18의 크랙 검출 구조물(CDS)에 제3 금속 패턴(1910)이 포함된 고리형 패턴(1900)을 더 포함하는 구조일 수 있다.
몇몇 도면에서, 크랙 검출 구조물(CDS)이 사각형 또는 직육면체의 형상을 갖는 것으로 도시하였으나, 실시예들이 이에 제한되지는 않는다. 본 발명의 기술 분야에서 통상의 지식을 가진 자는, 다양한 형상의 크랙 검출 구조물(CDS)을 구현할 수 있을 것이다.
도 28 내지 도 30은 몇몇 실시예에 따른 크랙 검출 방법을 설명하기 위한 예시적인 도면이다.
도 28 내지 도 30을 참조하면, 반도체 장치(100)에 크랙이 형성되었는지 여부를 검출하기 위해, 반도체 장치(100)에 테스터(2810)를 연결할 수 있다. 구체적으로, 테스터(2810)는 반도체 장치(100)에 포함된 크랙 검출 구조물(CDS)의 입력 단자(IN) 및 출력 단자(OUT)에 연결될 수 있다(S3000). 이때, 크랙 검출 구조물(CDS)의 입력 단자(IN) 및 출력 단자(OUT)는 앞서 설명한 네트형 패턴(600) 및/또는 고리형 패턴(1900)의 입/출력 단자일 수 있다.
테스터(2810)는 크랙 검출 구조물(CDS)의 입력 단자(IN)에 입력 전류(IIN)를 제공할 수 있다(S3010).
테스터(2810)는 수신되는 출력 전류(IOUT)를 기초로, 반도체 장치(100)에 크랙이 형성되었는지 여부를 판단한다. 구체적으로, 테스터(2810)는 크랙 검출 구조물(CDS)의 출력 단자(OUT)에서 제공되는 출력 전류(IOUT)의 출력 여부를 판단한다(S3020).
테스터(2810)가 크랙 검출 구조물(CDS)의 출력 단자(OUT)로부터 출력 전류(IOUT)를 제공받은 경우, 테스터(2810)는 입력 전류(IIN)에 비하여, 출력 전류(IOUT)가 얼마나 지연되었는지를 판단할 수 있다. 예를 들어, 도 29에 도시된 바와 같이, 입력 전류(IIN)가 상승한 시간 t1과, 출력 전류(IOUT)가 상승한 시간 t2를 이용하여, 출력 지연 시간(tR)을 결정할 수 있다. 테스터(2810)는 출력 지연 시간(tR)이 미리 정한 문턱 시간(tTH)보다 작은지 여부를 결정한다(S3030). 다시 말해서, 테스터(2810)는 입력 전류(IIN)가 제공된 후, 출력 전류(IOUT)가 미리 정한 문턱 시간(tTH) 내에 도달하는지 여부를 결정할 수 있다.
출력 지연 시간(tR)이 미리 정한 문턱 시간(tTH)보다 작은 경우, 다시 말해서, 출력 전류(IOUT)가 미리 정한 문턱 시간(tTH) 내에 도달하는 경우, 테스터(2810)는 반도체 장치(100)에 크랙이 발생하지 않은 것으로 결정할 수 있다(S3040).
테스터(2810)가 크랙 검출 구조물(CDS)의 출력 단자(OUT)로부터 출력 전류(IOUT)를 제공받지 못한 경우, 테스터(2810)는 반도체 장치(100)에 크랙이 발생한 것으로 결정할 수 있다. 또한, 출력 지연 시간(tR)이 미리 정한 문턱 시간(tTH)보다 큰 경우, 테스터(2810)는 반도체 장치(100)에 크랙이 발생한 것으로 결정할 수 있다(S3050).
도 19를 참조하면, 네트형 패턴(600)은 제1 입력 단자(IN1)에서부터 제1 출력 단자(OUT1)까지 끊어짐 없이 하나의 선으로 연결될 수 있다. 마찬가지로, 고리형 패턴(1900) 역시, 제2 입력 단자(IN2)에서부터 제2 출력 단자(OUT2)까지 끊어짐 없이 하나의 선으로 연결될 수 있다.
몇몇 실시예에서, 크랙으로 인해, 네트형 패턴(600)에 포함된 상부 수평 패턴(610), 수직 패턴(620), 및/또는 하부 수평 패턴(630)의 일부가 파괴되면, 상부 수평 패턴(610), 수직 패턴(620), 및/또는 하부 수평 패턴(630)의 저항이 증가하여, 출력 지연 시간(tR)이 증가될 수 있다. 따라서, 출력 지연 시간(tR)이 미리 정한 문턱 시간(tTH) 보다 큰 경우, 반도체 장치(100)는 불량으로 판정될 수 있다.
몇몇 실시예에서, 크랙으로 인해, 고리형 패턴(1900)에 포함된 제3 금속 패턴(1910)의 일부가 파괴되면, 제3 금속 패턴(1910)의 저항이 증가하여, 출력 지연 시간(tR)이 증가될 수 있다. 따라서, 출력 지연 시간(tR)이 미리 정한 문턱 시간(tTH) 보다 큰 경우, 반도체 장치(100)는 불량으로 판정될 수 있다.
몇몇 실시예에서, 크랙으로 인해, 네트형 패턴(600)에 포함된 상부 수평 패턴(610), 수직 패턴(620), 및/또는 하부 수평 패턴(630)이 파괴되면, 상부 수평 패턴(610), 수직 패턴(620), 및/또는 하부 수평 패턴(630)은 전기적으로 연결이 끊어질 수 있다. 다시 말해서, 크랙이 반도체 장치(100) 내부에 침투되는 경우, 네트형 패턴(600)은 개방(open) 상태가 될 수 있다. 이러한 경우, 테스터(2810)에 수신되는 출력 전류(IOUT)가 존재하지 않을 수 있다(도 29b 참조). 따라서, 테스터(2810)에 수신되는 출력 전류(IOUT)가 존재하지 않는 경우, 반도체 장치(100)는 불량으로 판정될 수 있다.
몇몇 실시예에서, 크랙으로 인해, 고리형 패턴(1900)에 포함된 제3 금속 패턴(1910)이 파괴되면, 제3 금속 패턴(1910)은 전기적으로 연결이 끊어질 수 있다. 다시 말해서, 크랙이 반도체 장치(100) 내부에 침투되는 경우, 고리형 패턴(1900)은 개방(open) 상태가 될 수 있다. 이러한 경우, 테스터(2810)에 수신되는 출력 전류(IOUT)가 존재하지 않을 수 있다(도 29b 참조). 따라서, 테스터(2810)에 수신되는 출력 전류(IOUT)가 존재하지 않는 경우, 반도체 장치(100)는 불량으로 판정될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
600: 네트형 패턴
610: 상부 수평 패턴
620: 수직 패턴
630: 하부 수평 패턴

Claims (10)

  1. 중앙 영역과 상기 중앙 영역을 둘러싸는 주변 영역을 포함하는 기판;
    상기 중앙 영역에 형성되는 반도체 집적 회로; 및
    제1 방향으로 확장되고, 상기 중앙 영역을 둘러싸도록 상기 주변 영역에 형성되는 3차원 크랙 검출 구조물(three-dimensional crack detection structure)을 포함하고,
    상기 3차원 크랙 검출 구조물은 상기 제1 방향으로 연장되고, 서로 이격되는 제1 패턴 및 제2 패턴과, 상기 제1 패턴 및 제2 패턴을 연결하고 상기 기판의 상면과 나란한 제3 패턴을 포함하고,
    상기 제3 패턴은 상기 제1 방향과 교차하며 상기 기판의 상면과 나란한 제2 방향으로 연장되는 제1 부분과, 상기 제1 방향 및 상기 제2 방향과 교차하며 상기 기판의 상면과 나란한 제3 방향으로 연장되는 제2 부분과, 상기 제2 방향으로 연장되며 상기 제1 부분과 대향하는 제3 부분과, 상기 제3 방향으로 연장되며 상기 제2 부분과 대향하는 제4 부분을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제3 패턴의 제1 부분은 상기 제3 패턴의 제2 부분과 상기 제1 패턴 사이에 배치되고,
    상기 제3 패턴의 제4 부분은 상기 제3 패턴의 제3 부분과 상기 제2 패턴 사이에 배치되는 반도체 장치.
  3. 제 1항에 있어서,
    상기 주변 영역에 형성되는 크랙 방어 구조물을 더 포함하되, 상기 3차원 크랙 검출 구조물은 상기 크랙 방어 구조물과 상기 반도체 집적 회로 사이에 배치되는 반도체 장치.
  4. 제 1항에 있어서,
    상기 3차원 크랙 검출 구조물은 상기 제1 내지 제3 패턴 상에 형성되고, 상기 기판의 상면과 나란한 제4 패턴을 더 포함하고, 상기 제4 패턴의 일단에는 입력 단자가 연결되고, 상기 제4 패턴의 타단에는 출력 단자가 연결되는 반도체 장치.
  5. 제 1항에 있어서,
    상기 3차원 크랙 검출 구조물은 상기 제1 방향으로 연장되고, 상기 제1 및 제2 패턴과 이격되는 제4 패턴과, 상기 제2 및 제4 패턴을 최단거리로 연결하는 제5 패턴을 더 포함하는 반도체 장치.
  6. 제 1항에 있어서,
    나노 크랙(nano crack)이 상기 제3 패턴에 침투되는 경우,
    상기 제3 패턴의 적어도 일부는 상기 나노 크랙에 의해 파괴되는 반도체 장치.
  7. 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 포함하는 기판;
    상기 제1 영역에 형성되는 제1 반도체 구조; 및
    상기 제2 영역에 형성되는 제2 반도체 구조를 포함하되,
    상기 제2 반도체 구조는 제1 방향으로 확장되는 크랙 검출 구조물(CDS: Crack Detection Structure)을 포함하고,
    상기 크랙 검출 구조물은, 양단이 각각 제1 입력 단자 및 제1 출력 단자와 연결되는 네트(net) 패턴을 포함하고,
    상기 네트 패턴은, 서로 나란한 복수의 수직 패턴과, 상기 복수의 수직 패턴의 상부를 연결하고 제1 상부 패턴을 포함하는 복수의 상부 패턴과, 상기 복수의 수직 패턴의 하부를 연결하고 제1 하부 패턴을 포함하는 복수의 하부 패턴을 포함하되,
    상기 제1 하부 패턴은, 상기 기판의 상면과 나란한 제1 방향으로 연장되는 제1 부분과, 상기 제1 방향과 교차하며 상기 기판의 상면과 나란한 제2 방향으로 연장되는 제2 부분과, 상기 제1 방향으로 연장되며 상기 제1 부분과 대향하는 제3 부분과, 상기 제2 방향으로 연장되며 상기 제2 부분과 대향하는 제4 부분을 포함하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 크랙 검출 구조물은, 상기 네트 패턴 상에 형성되고, 양단이 각각 제2 입력 단자 및 제2 출력 단자와 연결되는 고리형(ring) 패턴을 더 포함하는 반도체 장치.
  9. 중앙 영역과 상기 중앙 영역을 둘러싸는 주변 영역을 포함하는 기판;
    상기 중앙 영역에 형성되는 반도체 집적 회로; 및
    제1 방향으로 확장되고, 상기 중앙 영역을 둘러싸도록 상기 주변 영역에 형성되는 3차원 크랙 검출 구조물(three-dimensional crack detection structure)을 포함하고,
    상기 3차원 크랙 검출 구조물은 상기 제1 방향으로 연장되고, 서로 이격되는 제1 및 제2 수직 패턴과, 상기 제1 및 제2 수직 패턴을 연결하고 상기 기판의 상면과 나란한 제1 수평 패턴을 포함하고,
    상기 제1 및 제2 수직 패턴은 상기 중앙 영역을 둘러싸는 제1 라인을 따라 배치되고,
    상기 제1 수평 패턴의 적어도 일부는 상기 제1 라인 외부에 배치되는 반도체 장치.
  10. 제 9항에 있어서,
    상기 제1 수평 패턴의 적어도 일부는 스네이크(snake) 형상으로 형성되는 반도체 장치.
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