CN103325742B - 半导体封装基板以及半导体封装结构 - Google Patents

半导体封装基板以及半导体封装结构 Download PDF

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Abstract

本发明揭露一种半导体封装基板，其具有可挠性基材、多个测试垫以及多个引脚。可挠性基材的第一表面上设置有使用区与测试垫区，其中使用区用以供芯片设置于其上，测试垫区则邻接使用区。测试垫设置于测试垫区中，并排列成至少三排。引脚至少形成于使用区之中，用来电性连接芯片与测试垫。连接中间排测试垫的引脚包含自芯片延伸至测试垫区的第一区段，以及设置于可挠性基材的第二表面上的第二区段，其中第二区段一端贯穿可挠性基材连接第一区段并且另一端贯穿可挠性基材连接中间排测试垫。藉此，可增大测试垫的尺寸。本发明还涉及了一种半导体封装机构。

Description

半导体封装基板以及半导体封装结构
技术领域
本发明关于一种半导体封装基板及半导体封装结构，并且特别地，关于一种具有较大的测试垫尺寸，使探针能确实接触测试垫以避免测试失败的半导体封装基板及半导体封装结构。
背景技术
由于光电产业的快速发展，并基于目前电子装置薄型化的潮流，现今的电子装置所使用的显示器均具有厚度薄、大面积及高解析度等优点，如液晶显示器(LiquidCrystalDisplay,LCD)或等离子体显示器(PlasmaDisplayPanel,PDP)等。上述的薄型显示器的驱动芯片，一般以卷带承载封装(TapeCarrierPackage,TCP)或薄膜覆晶封装(ChiponFilm,COF)方式对其进行封装。
于目前的TCP/COF封装工艺中，芯片设置于布有引脚的可挠性基板(例如：卷带)上，藉由引脚使芯片与外部电子装置电性连接，以驱动电子装置(如液晶显示器)。于封装后，芯片封装结构需经过测试以确认其功能是否正常，并于测试后才将芯片封装结构自可挠性基板裁切出来。可挠性基板上通常设置有多个连接引脚的测试垫，测试仪器(例如：探针卡)可通过接触这些测试垫来测试芯片的电性功能。
因应现今电子装置轻、薄、短小及多功能的需求，芯片亦必须于缩小尺寸的同时仍具有高集成密度，相应地，可挠性基板上的测试垫数量也必须大幅增加，然而，可挠性基板上的可布线空间有限，为使高密度的测试垫排列于有限的空间中，测试垫通常排列成多排阶梯状。请参阅图1，图1绘示先前技术的TCP/COF芯片封装结构1的示意图，如图1所示，TCP/COF芯片封装结构1的可挠性基材10上可设置芯片16、测试垫12以及连接芯片16与测试垫12的引脚14。于先前技术中，通常输出端测试垫(亦即，图1的右侧测试垫区中的测试垫12)的数量非常多，但测试垫区的空间有限，测试垫12因此排列成多排阶梯状，于此种排列方式，因连接测试垫12的引脚14亦占据测试垫区的部分空间，因此越接近使用区100，测试垫12的尺寸则必须越缩小。
再者，TCP/COF的芯片封装结构通常是以悬臂式探针卡来进行测试。悬臂式探针卡的探针一般呈斜向配置，当探针卡向下加压使探针接触测试垫时，由于探针斜向接触测试垫，因此易发生滑针的情况，亦即，探针的针尖因压力而于测试垫上滑移并偏离原本预定接触的位置。在较大的测试垫上，例如图1测试垫区中最右排的测试垫12(即最外排测试垫)，即便滑针情况发生，探针仍可位于测试垫内，并不影响其电性接触。然而，当测试垫缩小尺寸时，如同图1测试垫区中最内排的测试垫12，在滑针情况发生时探针很容易即滑出测试垫的范围，导致测试结果错误而影响测试的准确性。
发明内容
因此，本发明的一范畴在于提供一种半导体封装基板及半导体封装结构，以解决先前技术的问题。
根据一具体实施例，本发明的半导体封装基板包含可挠性基材、测试垫以及引脚。可挠性基材包含互相相对的第一表面与第二表面，其中第一表面上设置有供芯片承载于其上的使用区以及邻接使用区的测试垫区，半导体封装基板及承载于其上的芯片共同形成一半导体封装结构。测试垫设置于测试垫区中，并排列成至少三排。引脚至少形成于使用区上，其一端电性连接设置于使用区中的芯片，且另一端朝向测试垫区延伸并电性连接相对应的测试垫。
于本具体实施例中，连接芯片与位于中间排的测试垫的第一引脚包含第一区段以及第二区段。第一区段具有连接芯片的第一端以及延伸至测试垫区中的第二端，第二区段位于第二表面上，并且其一端连接第一区段的第二端，第二区段另一端则连接到中间排测试垫。藉此，第一表面的测试垫区中可布设空间将会增大，因此可增大位于最内排与中间排的测试垫的尺寸。在进行电性功能的测试时，增大尺寸的测试垫使探针不易滑出测试垫的范围，进而防止测试结果出错而保证测试的准确性。
关于本发明的优点与精神可以藉由以下的发明详述及所附附图得到进一步的了解。
附图说明
图1绘示先前技术的TCP/COF芯片封装结构的示意图。
图2A绘示根据本发明的一具体实施例的半导体封装结构的示意图。
图2B绘示图2A的半导体封装结构的剖面示意图。
图2C绘示图2A的半导体封装基板的测试垫区的放大示意图。
图3绘示先前技术的卷带式半导体封装结构被裁切出来并电性连接到玻璃基板与印刷电路板的示意图。
图4A绘示根据本发明的另一具体实施例的半导体封装结构的示意图。
图4B绘示图4A的半导体封装基板的测试垫区的放大示意图。
【主要元件符号说明】
1：TCP/COF芯片封装结构
C1、C2、3：半导体封装结构
2、4：半导体封装基板
10、20、30、40：可挠性基材
12、22、42：测试垫
14、24、34、44：引脚
24’、44’：第一引脚
34’：外引脚
16、50、60：芯片
26：凸块
100、202、402：使用区
204、404：测试垫区
200、300、400：第一表面
206：第二表面
240：第一区段
242：第二区段
2420：第一导电插梢
2422：第二导电插梢
D：玻璃基板
P：印刷电路板
2020、4020：切割线
220、420：最内排
222、422：中间排
224、424：最外排
具体实施方式
请参阅图2A，图2A绘示根据本发明的一具体实施例的半导体封装结构C1的示意图。如图2A所示，半导体封装结构C1具有半导体封装基板2以及芯片50，其中半导体封装基板2进一步包含可挠性基材20、多个测试垫22以及多个引脚24。于实务中，可挠性基材是以可弯曲的材质所构成，例如，聚亚酰胺(polyimide,PI)。
可挠性基材20具有第一表面200，并且第一表面200上定义出使用区202与测试垫区204，其中，测试垫区204邻接使用区202。芯片50设置于第一表面200上的使用区202之中，各测试垫22则设置于测试垫区204中。于本具体实施例中，上述半导体封装基板2与设置于其上的芯片50共同形成半导体封装结构C1。引脚24设置于第一表面200上且至少形成于使用区202中，并朝向测试垫区204延伸。
于本具体实施例中，使用区202两侧均邻接有测试垫区204，其中一侧的测试垫区204可为输入端测试垫区(如图2A左侧)，另一侧可为输出端测试垫区(如图2A右侧)。一般而言，输出端测试垫数量较输入端测试垫多出许多，由于输出端测试垫数量非常多，因此测试垫22通常会被排列成多个排的配置方式以有效利用测试垫区204的空间。如同图2A所示，位于右侧测试垫区204中的测试垫22依其接近使用区202的距离，依序排列为最内排220、至少一中间排222以及最外排224，请注意，至少一中间排222的排数依测试垫数量而定，并非仅限于本具体实施例中的两排。于其他实施例中，输入端测试垫22亦可根据其数量与测试垫区204的空间限制作多排配置。
引脚24连接芯片50与相对应的测试垫22，令使用者可利用探针卡设备，通过探针接触测试垫22来测试芯片50的电性功能。请同时参阅图2B，图2B绘示图2A的半导体封装结构C1的剖面示意图。一般而言，引脚24的一端电性连接芯片50，再经由使用区202延伸到测试垫区204中，使其另一端直接连接对应的测试垫22。于本具体实施例中，连接到左侧测试垫区204的测试垫22以及右侧测试垫区204中最内排220及最外排224的测试垫22的引脚24即为此种设置方式。另一方面，引脚24中包含了第一引脚24’，其一部分设置于第一表面200上且一部分设置于相对可挠性基材20的第一表面200的第二表面206上，这些第一引脚24’可连接到排列于中间排222的测试垫22。芯片50以凸块26电性连接引脚24、24’的一端，其中凸块26例如是电镀凸块，其材质可选自下列群组：金、银、铜、锡、铟、镍/金、镍/钯/金、铜/镍/金、铜/金、铝及其组合。
如图2B所示，可挠性基材20包含相对于第一表面200的第二表面206，连接到中间排222的测试垫22的第一引脚24’进一步包含了第一区段240以及第二区段242。第一区段240设置于第一表面200上，其具有电性连接芯片50的凸块26的第一端，以及朝向测试垫区204延伸的第二端。第二区段242位于第二表面206上，并且包含有贯穿可挠性基材20的第一导电插梢2420与第二导电插梢2422。第二区段242通过第一导电插梢2420连接到第一区段240的第二端，并通过第二导电插梢2422连接到位于中间排222的测试垫22。
请再参阅图2C以及图2B，图2C绘示图2A的半导体封装基板2的测试垫区204的放大示意图。如图2C以及图2B所示，位于中间排222的测试垫22与第一引脚24’位于第二表面206的第二区段242电性连接，详言之，这些第一引脚24’的第二区段242设置于测试垫区204投影至第二表面206的范围内，而不占用第一表面200上测试垫区204的空间。如图2C所示，由于第一引脚24’不会穿越第一表面200上的测试垫区204，测试垫区204中可布设测试垫22的尺寸增大，相较于先前技术的设计，位于中间排222以及最内排220的测试垫22获得了较大的可布设空间，故可加大测试垫22的尺寸，使得探针产生滑针或偏移时不致于滑出测试垫22的范围。请注意，图2C所标示的虚线部分根据先前技术所设计的测试垫及引脚的范围，由此可知本发明中位于中间排222与最内排220的测试垫22的尺寸增大。
请再参阅图2A，于本具体实施例中，使用区202是由切割线2020所定义，即切割线2020为使用区202与测试垫区204的边界。换言之，于实务中，当测试结束后可将使用区202沿切割线2020裁切出来而形成单个的半导体封装结构，例如：卷带式驱动元件，以进行后续的应用。于实务上，引脚24连接芯片50的一端惯称为内引脚，而引脚24远离芯片50的一端惯称为外引脚，外引脚作为后续连接外部元件之用。请参阅图3，图3绘示先前技术的卷带式半导体封装结构3应用于液晶显示器的局部示意图。如图3所示，卷带式半导体封装结构3的芯片60及引脚34均设置于可挠性基材30的第一表面300之上，当上板时，卷带式半导体封装结构3会被弯折，而分别以位于第一表面300上的输入端及输出端外引脚34’电性连接玻璃基板D及印刷电路板P。若有外引脚同时位于可挠性基材30的二相对表面的情况，将会对后续应用的电性连接造成困难。
于本具体实施例中，第一引脚24’的第一区段240延伸进入测试垫区204，亦即，第一区段240的第二端位于测试垫区204中，而第二区段242则全部位于测试垫区204投影至第二表面206的范围内。请注意，为了要获得较大的测试垫可布设空间，第一区段240的第二端可终止于切割线2020与最内排220的测试垫22之间，以避免占用过多的测试垫区204面积而影响到最内排220的测试垫22的可布设空间。如图2B所示，基于上述第一引脚24’的配置，于裁切形成单分的半导体封装结构C1后，半导体封装结构C1的引脚24(包含外引脚)均位于第一表面200上，而不会造成上板(亦即，卷带式半导体封装结构连接至玻璃基板与印刷电路板)时的不便。
请参阅图4A，图4A绘示根据本发明的另一具体实施例的半导体封装结构C2的示意图。如图4A所示，本具体实施例的半导体封装结构C2包含半导体封装基板4以及芯片50，其中半导体封装基板4进一步包含可挠性基材40、测试垫42、引脚44，其中测试垫42、引脚44以及芯片50均设置于可挠性基材40之上。本具体实施例与上述具体实施例不同处，在于本具体实施例的测试垫42排列于测试垫区404的排列方式不同。本具体实施例的其他单元，与上述具体实施例大体上相同，故于此不再赘述。
请一并参阅图4B以及图2B，图4B绘示图4A的半导体封装结构C2的测试垫区404的放大示意图。于图4B中，引脚44包含连接位于中间排422的测试垫42的第一引脚44’，第一引脚44’同样可包含第一区段与第二区段，如同图2B所示。第二区段设置于可挠性基材40的第二表面上，故其并不占用测试垫区404的布设空间。同样地，位于中间排422及最内排420的测试垫42可增大其尺寸，以避免测试装置的探针产生滑针或偏移而滑出测试垫42的范围。
与上述具体实施例相同地，为了要能获得较大的测试垫尺寸并且让裁切下来的半导体封装结构C2便于上板，电性连接位于中间排422的测试垫42的第一引脚44’，其第一区段的第二端终止于切割线4020与最内排420的测试垫42之间，以避免影响最内排420的测试垫42的可布设空间，同时令半导体封装结构C2上的引脚42均位于第一表面。
相较于先前技术，本发明的半导体封装基板上连接中间排测试垫的引脚部分设置于测试垫所位于的测试垫区的相对表面上，使测试垫区中的测试垫所能布设的空间增大，进而可增大测试垫尺寸，以避免探针发生滑针或偏移时超出测试垫的范围而导致测试失败。此外，各引脚于使用区中的区段完全位于半导体封装基板的同一表面上，因此当使用区自可挠性基材上裁切出来进行电性连接外部元件的作业时，引脚可直接连接玻璃基板及印刷电路板而不会造成上板时的困难。
藉由以上较佳具体实施例的详述，是希望能更加清楚描述本发明的特征与精神，而并非以上述所揭露的较佳具体实施例来对本发明的范畴加以限制。相反地，其目的是希望能涵盖各种改变及具相等性的安排于本发明所欲申请的权利要求的范畴内。因此，本发明所申请的权利要求的范畴应该根据上述的说明作最宽广的解释，以致使其涵盖所有可能的改变以及具相等性的安排。

Claims (8)

1.一种半导体封装基板，包含：
一可挠性基材，具有一第一表面以及相对于该第一表面的一第二表面，该第一表面上设置一使用区以及一测试垫区，该使用区用以供一芯片设置于其中，该测试垫区邻接该使用区；
多个测试垫，设置于该测试垫区中，所述多个测试垫排列于至少三排，其依照与该使用区的距离由近至远包含一最内排、至少一中间排及一最外排；以及
多个引脚，至少形成于该使用区上，各所述多个引脚的一端电性连接该芯片，另一端向该测试垫区延伸并对应连接各所述多个测试垫，所述多个引脚中的至少一第一引脚包含：
一第一区段，设置于该第一表面上，该第一区段的一第一端电性连接该芯片，而该第一区段的相对该第一端的一第二端延伸入该测试垫区；以及
一第二区段，设置于该第二表面上並完全位于该测试垫区投影至该第二表面的范围内，该第二区段的一端贯穿该可挠性基材而连接该第一区段的该第二端，并且另一端贯穿该可挠性基材而连接对应的该测试垫，其中该测试垫排列于该至少一中间排。
2.如权利要求1所述的半导体封装基板，其特征在于，该使用区由一切割线所定义，且该切割线为该使用区与该测试垫区的边界。
3.如权利要求2所述的半导体封装基板，其特征在于，该至少一第一引脚的该第一区段的该第二端终止于该切割线与排列于该最内排的所述多个测试垫之间。
4.如权利要求1所述的半导体封装基板，其特征在于，该至少一第一引脚的该第二区段包含二贯穿该可挠性基材的导电插梢，所述二个导电插梢分别将该第二区段连接至该第一区段的该第二端及该测试垫。
5.一种半导体封装结构，包含：
一芯片；以及
一半导体封装基板，包含：
一可挠性基材，具有一第一表面以及相对于该第一表面的一第二表面，该第一表面上设置一使用区以及一测试垫区，该测试垫区邻接该使用区，而该芯片设置于该使用区之中；
多个测试垫，设置于该测试垫区中，所述多个测试垫排列于至少三排，其依照与该使用区的距离由近至远包含一最内排、至少一中间排及一最外排；以及
多个引脚，至少形成于该使用区上，各所述多个引脚的一端电性连接该芯片，另一端向该测试垫区延伸并对应连接各所述多个测试垫，所述多个引脚中的至少一第一引脚包含：
一第一区段，设置于该第一表面上，该第一区段的一第一端电性连接该芯片，而相对该第一端的一第二端延伸入该测试垫区；以及
一第二区段，设置于该第二表面上並完全位于该测试垫区投影至该第二表面的范围内，该第二区段的一端贯穿该可挠性基材而连接该第一区段的该第二端，并且另一端贯穿该可挠性基材而连接对应的该测试垫，其中该测试垫排列于该至少一中间排。
6.如权利要求5所述的半导体封装结构，其特征在于，该使用区由一切割线所定义，且该切割线为该使用区与该测试垫区的边界。
7.如权利要求6所述的半导体封装结构，其特征在于，该至少一第一引脚的该第一区段的该第二端终止于该切割线与排列于该最内排的所述多个测试垫之间。
8.如权利要求5所述的半导体封装结构，其特征在于，该至少一第一引脚的该第二区段包含二贯穿该可挠性基材的导电插梢，所述二个导电插梢分别将该第二区段连接至该第一区段的该第二端及该测试垫。
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