CN1822359A - Tab带子及tab带子的制造方法 - Google Patents

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Abstract

一种TAB带子及其制造方法，通过将邻接的图形区域的输入测试小块(20a)配置在输出测试小块(10)的配置区域(组21)的空区域，从而可使检查时所使用的测试小块的配置区域最佳化，可获得半导体组件的小型化。

Description

TAB带子及TAB带子的制造方法
技术领域
本发明涉及搭载半导体集成电路装置的输送式带子包装或单片薄膜等的半导体组件所使用的TAB带子及TAB带子的制造方法。
背景技术
由于TAB(带子自动连接)利用带子组合方式同时将IC的小块和带子的导向部予以全销子连接，故多销子IC的连接效率很高。TAB包装称为TCP(带子输送包装)，以小型、薄型和轻量为特点、用于TAB的带子称为输送式带子(输送式薄膜)。另外，带子的链轮孔及附带规格是以美国电影规格为基础。3层带子的制造工序最初从350μm、间距40销(计算器)开始，逐年推进精细化，1983年上市了热控头，加快推进了细栅距化。今天，由LCD驱动器引领细栅距化。
对于以往的输送式薄膜的制造方法，用图15～19进行说明。
图15是表示以往的输送式带子中孔形成工序的示图，图16是表示以往的输送式带子中光致抗蚀剂涂布工序的示图，图17是表示以往的输送式带子中的导向部形成工序的示图，图18是表示以往的输送式带子中的包装工序，图19是表示以往的输送式带子的示图。
首先，图15中，在母材的薄膜1(聚酰亚胺、含有玻璃的环氧树脂等)上用模具冲出工艺孔3和链轮孔2。接着在图16中，用热滚轮压接方式将铜箔4贴附在图15中形成了工艺孔3和链轮孔2的薄膜1上，并在两面涂布光致抗蚀剂。接着，在图17中，通过进行在薄膜1上形成配线图形的掩模曝光、显像和蚀刻，从而形成从图15所形成的薄膜1的工艺孔3上突出的导向部6。除去不需要的抗蚀剂，在导向部表面进行锌、铜(镀底层)、镀焊锡(底层镀镍)处理，输送式薄膜工序结束。
输送式薄膜的长度为20～60m的长条形，输送式薄膜工序在长条形薄膜的状态下连续进行，当全部工序结束，通过隔板卷绕在卷轴上，被送到下一个工序。另外，突部的形成工序主要有二种，有在芯片上形成突部的方式和在导向部侧形成突部的复制突部方式。通常的突部形成方法更多使用的是，在半导体芯片的小块上形成势垒金属，在其上用电镀法形成突部。在图18所示的包装工序种，ILB(内部导向部连接，Inner Lead Bonding)工序是，通过突部将导向部6和半导体芯片7的电极连接之后，进行树脂涂布封止。然后，利用形成于带子上的测定端子对电气特性进行测定，最后，切断成产品领域8的规定尺寸。
TCP的内部导向部间距离的精细化最初从350μm、间距40销(计算器)开始，逐年推进精细化，上市了热控头，加快推进了细栅距化。今天，由LCD驱动器引领细栅距化。近年来，LCD面板向大型化发展，LCD驱动器也向多输出端子化发展。LCD驱动器分成图像的数字数据和电源、控制信号等的输入侧与向面板输出的输出侧。因近年来的多输出化，输出信号也多销化，输出端子称为细栅距。
图19表示图18中形成的以往的输送式带子包装用TAB带子的1个半导体组件，导向部构成为60是输入端子配线，61、62、63、64是输出端子配线。另外，各个端子配线被连接在检查产品电气特性用的输入测试小块60Tp、输出测试小块61Tp、62Tp、63Tp、64Tp上。电气检查是将探针与测试小块接触进行的。在从细栅距化的输入输出端子连接配线的场合，由于测试小块大于配线，故不能将测试小块排列成1排。为了避免这种情况，输出测试小块61Tp、62Tp、63Tp、64Tp被配置成数排，确保测试小块区域。这样，通过细栅距化，测试小块区域占有较多的TCP面积，包装成本增大。
作为解决该问题的对策，如日本专利特开平8-24586号公报所示那样，由于TCP包装的输入侧的测试小块数目较少，故如图20的以往的省却端子区域的输送式带子的示图所示那样，将带子的输入测试小块67靠近最小间隙的上下的任一方，接着将2个半导体芯片65、66的输入端子配置成面对面，从而在带子上共有2个芯片的输入测试小块67、78配置区域，将1个TCP做成小型化。
但是，在前述的以往技术中，为了在带子上搭载IC芯片，在ILB工序中必须使半导体芯片的方向旋转180度进行搭载，另外，半导体芯片与导向部的结合精度在标准结合的场合和使其旋转180度的场合，必须准备2种位置识别精度，必须高精度地进行位置对准，必须改造装置。另外，在输送式带子制造中也必须准备2种掩模。在检查工序中，因为LSI产品的方向为180度，故必须使每次测试的检查端子的探针卡的方向旋转180度，或2个芯片同时进行测定。为了同时测定2个芯片，由于测试器的ch数相对于增大的测试端子来说不足，故这也要改造装置。
发明内容
为了解决上述问题，本发明的TAB带子及TAB带子的制造方法，目的是不改变半导体芯片的方向，获得测试小块区域的缩小化、和输送式带子包装等半导体组件的小型化。
为实现上述目的，本发明的TAB带子，通过使图像区域邻接形成多个而形成多个半导体组件的TAB带子，而图像区域具有：半导体芯片的安装区域；将用于检查所述半导体芯片的多个输出测试小块邻接地设置在所述半导体芯片的安装区域一侧的输出测试小块区域；以及将用于检查所述半导体芯片的1个或多个输入测试小块邻接地设置在所述半导体芯片的安装区域另一侧的输入测试小块区域，该TAB带子的特点是，在邻接的所述图像区域之间的所述输出测试小块区域和所述输入测试小块区域具有重叠区域，且与所述重叠区域邻接的图形区域之间的所述输出测试小块和所述输入测试小块混合在一起。
另外特点是，所述多个输出测试小块呈一定的行列，所述输入测试小块形成在所述行列上。
另外，本发明的TAB带子的制造方法的特点是，用具有掩模图形的掩模来制造TAB带子，而所述具有掩模图形的掩膜形成以下构件：用于检查所述半导体芯片的多个输出测试小块；在所述输出测试小块上连接所述半导体芯片对应的输出端子的输出端子配线；配置在所述重叠区域内并用于检查邻接的图形区域的半导体芯片的1个或多个输入测试小块；在形成于邻接的图形区域的输入测试小块上连接所述半导体芯片对应的输入端子的输入端子配线。
另外特点是，所述输入测试小块的掩模图形和所述输入端子配线的掩模图形是互相重叠的掩模图形。
又一特点是，用具有掩模图形的掩模来制造TAB带子，而所述具有掩模图形的压模形成以下构件：构成用于检查所述半导体芯片的多个第1输出测试小块的一部分；在构成所述第1输出测试小块的一部分上连接所述半导体芯片对应的输出端子的输出端子配线；构成用于对与所述半导体芯片一侧邻接的图形区域的半导体芯片进行检查的多个第2输出测试小块的一部分；配置在所述重叠区域、且形成在与所述半导体芯片另一侧邻接的图形区域内、用于检查所述半导体芯片的1个或多个第1输入测试小块一部分；构成配置在与所述半导体芯片一侧邻接的图形区域的重叠区域内的1个或多个第2输入测试小块的一部分；以及在构成所述第2输入测试小块的一部分上连接所述半导体芯片对应的输入端子的输入端子配线。
又一特点是，用具有掩模图形的掩模来制造TAB带子，而所述具有掩模图形的掩膜形成以下构件：构成用于检查所述半导体芯片的多个第1输出测试小块的一半；在构成所述第1输出测试小块的一半上连接所述半导体芯片对应的输出端子的输出端子配线；构成用于对与所述半导体芯片一侧邻接的图形区域的半导体芯片进行检查的多个第2输出测试小块的一半；配置在所述重叠区域内、形成在与所述半导体芯片另一侧邻接的图形区域、用于检查所述半导体芯片的1个或多个第1输入测试小块一半；构成配置在与所述半导体芯片一侧邻接的图形区域的重叠区域内的1个或多个第2输入测试小块的一半；以及在构成所述第2入测试小块的一半上连接所述半导体芯片对应的输入端子的输入端子配线。
再一特点是，所述第1输出测试小块和所述第2输出测试小块的长度是即使在合成时掩模产生规格范围内的错位也具有重叠部分的长度，所述第1输入测试小块和所述第2输入测试小块的长度是即使在合成时掩模产生规格范围内的错位也具有重叠部分的长度。
还有的特点是，所述测试小块的掩模图形的角被去掉了。
进一步的特点是，所述TAB带子，所述测试小块对应于接触测试小块的探针针迹的面积来决定测试小块的长度。
附图说明
图1是本发明的TAB带子的结构图。
图2是用来说明本发明TAB带子中测试小块区域的主要部分放大图。
图3是表示本发明TAB带子中1个TCP的示图。
图4是用来说明本发明TAB中4列6行测试小块区域的主要部分放大图。
图5是用来说明以往的TAB带子中测试小块区域的主要部分放大图。
图6是用来说明本发明TAB带子制造方法所使用的掩模的示图。
图7是表示利用本发明TAB带子制造方法所形成的输入测试小块的示图。
图8是说明本发明TAB带子制造方法中通过合成所形成的测试小块的示图。
图9是说明本发明TAB带子的检查结构的示图。
图10是说明本发明TAB带子的检查方法的示图。
图11是表示本发明的去掉角的测试小块的结构示图。
图12是表示探针卡的探针与测试小块连接关系的示图。
图13是表示与测试小块接触时探针的针迹的示图。
图14是表示针迹长度例子的示图。
图15是表示以往的输送式带子中的孔形成工序的示图。
图16是表示以往的输送式带子中的光致抗蚀剂涂布工序的示图。
图17是表示以往的输送式带子中的导向部形成工序的示图。
图18是表示以往的输送式带子中的包装工序的示图。
图19是表示以往的输送式带子的示图。
图20是表示以往的省却端子区域输送式带子的示图。
具体实施方式
下面用具体例子来说明本发明的实施例。
首先，用图1、图2、图3来说明本发明的TAB带子的结构。
图1是表示本发明的TAB带子的结构图，图2是用来说明本发明TAB带子中的测试小块区域的主要部分放大图，是将图1的输出测试小块区域TPA1中输入输出测试小块的配置予以放大表示的俯视图。图3是表示本发明TAB带子中的1个TCP的示图。
在图2及图1中，本发明的TCP用TAB带子11具有将铜箔在聚酰亚胺类基膜上形成图形而形成配线图形的结构。将图形区域作为1个单元，TAB带子11通过连续的图形区域的连接而成，而所述图形区域由半导体组件的形成区域即封装区域PA1和以封装区域PA1为中心形成于两端的输入输出测试小块区域TPA1构成，即分别具有各1个的封装区域PA1和输入输出测试小块区域TPA1，该输入输出测试小块区域TPA1大致是以往的形成输出测试小块的区域，在形成输出测试小块的空区域形成输入测试小块，具有将以往的输出测试小块区域与输入测试小块区域重叠的形状。
另外，TAB带子11用卷轴形式提供，以可同时制造多个TCP。如仅表示带子11的1个TCP部分的图3所示，成为产品的封装区域PA1包含：安装半导体芯片的芯片安装区域15；以芯片安装区域15为中心向一侧延伸的输入端子配线17；以及向另一侧延伸的输出端子配线18。在芯片安装区域15上形成有贯通带子11的窗口16，以可使半导体芯片被内部导向部连接(ILB)并安装。另外，在输入测试小块区域ITPA1上配置有连接输入端子配线17的输入测试小块20。而在输出测试小块区域OTPA1上配置有分别与输出端子配线18连接的输出测试小块10。此时，输出测试小块10的宽度形成得比输出端子配线18的宽度宽，以便测试器的测试头通过操纵台可容易地与从探针卡伸出的探针连接。
另外，沿带子11两侧的端缘隔开规定间隔形成有链轮孔19。链轮孔19进行封装区域PA1的位置修正和TAB带子11的移动，以使使用了TCP用TAB带子11的TCP的制造工序连续。位置修正用位置对准标记33进行。尤其本发明的TAB的测试小块区域即输入测试小块区域ITPA1是与相邻的包装的输出测试小块区域OTPA2相同的区域，输入测试小块20和邻接的包装的输出测试小块10e在相同列的区域上形成，并且，输出测试小块区域OTPA1是与邻接在输出侧的包装的输入测试小块区域ITPA3相同的区域，输出测试小块10d和相邻的包装的输入测试小块20在相同列的区域上形成。
以往的TAB带子如图19所示，由于将输入测试小块60TP和输出测试小块61TP、62TP、63TP、64TP配置在不同的列上，因此，通过将本发明所述的输入测试小块的区域包含在邻接的图形区域的输出测试小块区域中，输入输出测试小块区域可将以往的测试小块区域的面积减少1/2。
这样，在输出测试小块区域OTPA1中包含邻接的包装的输入测试小块区域ITPA3、且输入测试小块区域ITPA1包含在另一方的邻接的图形区域的输出测试小块区域OTPA2中，从而可缩小测试小块区域，以下对其理由用图2进行详细说明。
在图2中，测试小块区域TPA1中，各输出端子配线18上连接有输出测试小块10a、10b、10c、10d。另外，输入端子配线17与输入测试小块20a连接。例如，4个输出测试小块10a～10d构成1个组21，且该组连续配置。在输出测试小块的组中，配置成4行4列的行列，且配置成1列4行(10a)、2列3行(10b)、3列2行(10c)、4列1行(10d)。与输出测试小块10a、10b、10c、10d配线连接的输出端子配线18需要遵守TAB带子的设计规则，配线宽度22与配线间距离23必须是规格的最小长度。在测试小块中，小块尺寸(Tpadx，Tpady)被规格化，以可与测试器的测试端子电气接触。对于测试小块组21的输出测试小块第4行的区域，测试小快区域的宽度除了测试小块10a的宽度Tpadx以外，还需要10b、10c、10d的3根配线宽度22和4根配线间距离23。同样，在输出测试小块第3行的区域宽度中，除了测试小块10b的宽度Tpadx以外，还需要10c、10d的2根配线宽度22和3根配线间距离23。同样，在输出测试小块第2行的区域，要有测试小块10c的宽度Tpadx、连接在测试小块10d上的配线宽度22和配线间距离23。同样，在输出测试小块第1行中，要有输出测试小块10d的测试小块宽度Tpadx和配线间距离23。但是，在输出测试小块第1行中，输出测试小块仅是一个输出测试小块10d，空间往往充裕，可在输出测试小块第1行配置邻接的图形区域的输入测试小块20。
如上所述，在输出测试小块配置区域的空区域配置邻接的半导体组件的输入测试小块，通过交替形成封装区域PA1和输入输出测试小块区域TPA1，就可将测试小块的配置区域大致削减掉以往的输入测试小块的区域量，不改变半导体芯片的方向，将测试小块区域缩小，获得半导体组件的小型化。
图4是用来说明本发明TAB带子中4列6行的测试小块区域的主要部分放大图，是表示在图2的TCP用TAB带子上配置4列6行的输入输出测试小块的例子。
在图4中，输入输出测试小块除了图2中的4行4列配置的输出测试小块10a、10b、10c、10d和输入测试小块20外，还配置4列5行的输出测试小块10e和3列6行的测试小块10f。通过这种配置，由于可将邻接的半导体组件的输入测试小块配置在输出测试小块配置区域的空区域内，故不会改变半导体芯片的方向，可将测试小块区域缩小，获得半导体组件的小型化。
下面用图5说明本发明的TAB带子的制造方法。
图5是用来说明以往的TAB带子中测试小块区域的主要部分放大图，表示以往的TCP用TAB包装的测试小块区域TPA2。
如图5所示，测试小块区域TPA2包含输出测试小块40a、40b、40c、40d和邻接的图形区域的输入测试小块50。在以往的测试小块区域中，由于用输送式带子包装的1个单位制作掩模，不需要掩模的位置对准精度，故邻接图形区域与测试小块间距离42是输入测试小块50与输出测试小块40d的小块间距离。该测试小块间的距离42大于同一图形区域内的测试小块间的距离41。因此，要将图2中的邻接间的图形区域的小块间距离26做大。
下面，用图6、图7说明将测试小块的邻接间距离保持为最小并共有邻接图形区域和测试小块的方法。
图6是用来说明本发明的TAB带子制造方法所使用的掩模的示图，表示实现图2的TCP用TAB带子的配线掩模的一部分。图7是表示通过本发明TAB带子制造方法所形成的输入测试小块的示图，表示用图6的配线掩模曝光后的输入测试小块与输入端子配线进行的重合。
在图6中，TAB带子配线掩模包括：输出端子配线掩模图形24a；与输出端子配线掩模图形24a连接的输出测试小块掩模图形24；输入端子配线掩模图形25a和输入测试小块掩模图形25。TAB带子，将输出端子和输入端子与半导体芯片连接，从输出端子通过配线形成输出测试小块，从输入端子通过配线形成输入测试小块，采用本发明，在掩模上，输入测试小块掩模25不与输入端子配线掩模图形25a连接，配置在多个输出测试小块掩模24间。
在图7中，输入端子配线30和输入测试小块28设计成，输入端子和输入测试小块在X方向上的长度大于邻接的图形区域的错位，输入端子配线30和输入测试小块28的重叠长度27x比X方向错开的量长。Y方向，掩模错开量是小于输入测试小块宽度27y的规格，连接在同一小块内。在掩模工序中，通过连续对邻接的TCP进行处理，输入端子配线30在邻接的TCP处理时与输入测试小块28重叠，且可与小块合成以可进行电气连接。通过掩模对输出测试小块和邻接的输入小块同时进行曝光，可将输入测试小块28与输出测试小块29间的距离形成得最小，可按最小间距配置。如上所述，通过邻接的TCP的曝光处理，从而分别曝光输入测试小块28和输入端子配线30，通过将它们合成，从而形成输入测试小块。
下面，用图8、图9说明在邻接的TCP曝光时合成形成测试小块的TAB带子的制造方法。
图8是说明本发明TAB带子的制造方法中合成形成的测试小块的示图，图9是说明本发明的TAB带子的检查结构的示图，是将在卷轴上对TCP用TAB带子包装44进行检查时的卷轴的一部分和用连接在检查装置上的检查用的探针进行检查的状态予以模式化的投影图。
在图8中，输入测试小块28和输出测试小块29并排邻接。测试小块的掩模形成用实线表示的输入测试小块的一部分35和输出测试小块的一部分37，在端子的相反侧同样形成输入测试小块的一部分34和输出测试小块的一部分36。输入测试小块28如此形成：使所述输入测试小块的一部分35与对邻接的TCP进行掩模曝光时形成的输入测试小块的一部分34重合。
另外，输出测试小块29同样形成为：使输出测试小块的一部分37与对邻接的TCP进行掩模曝光时形成的输出测试小块的一部分36重合。
在图9中，在安装在TAB带子上的LSI45上，通过LSI45的端子而连接有输入端子配线46和输出端子配线47，输入端子配线46与输入测试小块28连接，输出端子配线47与输出测试小块29连接。在检查用探针上装备有输入端子用探针53和输出端子用探针43。
该检查用探针与TCP用TAB包装的测试小块接触进行检查。输出端子探针43与输出测试小块29电气接触、输入端子探针53与输入测试小块28电气接触进行检查。使用该检查用探针的电气检查是，通过将探针压在带子面上、将探针在测试小块上进行滑动，而将测试小块表面上的绝缘物即氧化膜除去，就能以导电物进行接触，且能以小的接触电阻进行检查。
现用图10来说明本发明的TAB带子中的检查方法。
图10是说明本发明TAB带子中的检查方法的示图，表示本发明中的TCP用TAB带子的测试小块和检查用探针位置。
在图10中，测试小块的配置与图8相同，若按1个芯片的TCP用TAB组件来看，输入小块是输入测试小块的一部分34、35，输出测试小块由输出测试小块的一部分36、37构成。另外，有TCP用TAB包装的位置对准用的基准标记33。检查用探针具有输入端子探针53和输出端子探针43。检查时，由于将负荷作用于探针上并在测试小块上滑动以使探针与测试小块电气接触，因此，探针从探针与TCP用TAB带子的接触开始位置的虚线圆39、40内移动到检查时的探针与测试小块的接触开始位置的实线圆38、51内。本发明的测试小块在与邻接图形区域的掩模的位置对准发生偏差时，除了图8的小块图以外，是图10所示那样的小块具有台阶的结构。由于输入测试小块的一部分34、输出测试小块的一部分37的基准位置标记33是相同的掩模，故无掩模重合所发生的偏差。另外，检查用探针的输入端子的位置对准，是识别基准位置标记33进行位置修正。即，在输入端子用探针的检查开始位置40和输出带子用探针的检查开始位置39中，由于通过邻接图形区域的掩模曝光对测试小块决定位置，故产生位置偏差。但是，进行电气检查时的输入端子用探针的检查位置38和输出端子用探针的检查位置51因在相同的曝光工序中形成，故可不受邻接芯片的掩模错位的影响地进行接触。
合成的测试小块做成去掉角的形状是有效的。现用图11说明。
图11是表示本发明去掉角的测试小块的结构的示图，表示图10的测试小块一部分的图面。
在图11中，测试小块构成各一半，由本体的测试小块48和在对相邻图形区域进行掩模时所生成的测试小块49构成。2个小块重叠的边被去掉角，角部的X方向的长度是PCX，Y方向的长度是PCY。
掩模对准时的偏差量被规范为，以2个小块的交叉点52为中心，X方向的偏差量为小于等于PCX，Y方向的偏差量为小于等于PCY，因此，即使偏差成最大限度，小块也被连接。小块通常在无偏差时如图11所示，在去掉角的一半位置处重合。图10表示邻接图形区域的掩模曝光在邻接间X方向、Y方向产生最大偏差时的小块的配置。由于小块间的距离55、56在同一掩模曝光工序中生成，故能按最小尺寸的距离进行掩模。小块间距离57是邻接的掩模的距离，即使偏差了最大尺寸，通过去掉小块间拐角，尽管有邻接掩模的偏差，也能以最小规则进行配线。
下面，用图12、图13和图14来说明检查装置的探针装置。
图12是表示探针卡的探针和测试小块的连接关系的示图，图13是表示与测试小块接触时探针针迹的示图，图14是例示针迹长度的示图。
在图12中，测试小块70a、70b、70c、70d按4行4列形成1个组，并连续配置。70a配置成1行4列，70b配置成2行3列，70c配置成3行2列，70d配置成4行1列。在电气检查时，从检查装置与测试小块接触的探针71a、71b、71c、71d与所对应的测试小块70a～70d接触。探针71a～71d由于针尾比与测试小块70a～70d接触的针头粗，故针尾纵向层叠。这里，表示了探针71a与测试小块70a连接，探针71b与测试小块70c连接、探针71c与测试小块70b连接、探针71d与测试小块70d连接的例子。该测试小块与探针的连接的组合，是被最佳化的程序，以在各探针与测试小块接触时使探针之间不接触。
图13表示探针71a～71d与测试小块70a～70d接触时的探针的针迹。探针71a与测试小块70a接触时的针迹是Pd1，探针71b与测试小块70c接触时的针迹是Pd2，探针71c与测试小块70b接触时的针迹是Pd3，探针71d与测试小块70d接触时的针迹是Pd4。
测试小块Pd1～Pd4的针迹长度与针尾纵向层叠高度的顺序对应，针迹的长度大小如图14所示，为Pd1＞Pd2＞Pd3＞Pd4。通过将测试小块的长度与针迹长度对应地做成最佳的长度，从而能以最小的面积构成测试小块的面积。即，根据探针的纵向层叠的顺序，可使测试小块的长度做成最佳，可将测试小块区域的面积做成最小，因此，可将测试小块区域缩小，获得输送式带子包装等的半导体组件的小型化。
在上述的说明中，以输送式带子包装(TCP)为例作了说明，但对于芯片薄膜等其他的半导体组件也同样适用。

Claims (9)

1.一种TAB带子，通过使图像区域邻接地形成多个而形成多个半导体组件，而所述图像区域具有：半导体芯片的安装区域；将用于检查所述半导体芯片的多个输出测试小块邻接地设置在所述半导体芯片的安装区域一侧的输出测试小块区域；以及将用于检查所述半导体芯片的1个或多个输入测试小块邻接地设置在所述半导体芯片的安装区域另一侧的输入测试小块区域，该TAB带子的特征在于，
在邻接的所述图像区域之间的所述输出测试小块区域和所述输入测试小块区域具有重叠区域，且与所述重叠区域邻接的图形区域之间的所述输出测试小块和所述输入测试小块混合在一起。
2.如权利要求1所述的TAB带子，其特征在于，所述多个输出测试小块构成一定的行列，所述输入测试小块形成在所述行列上。
3.一种TAB带子的制造方法，其特征在于，用具有掩模图形的掩模来制造权利要求1所述的TAB带子，而所述具有掩模图形的掩模形成以下部分：
用于检查所述半导体芯片的多个输出测试小块；
在所述输出测试小块上连接所述半导体芯片对应的输出端子的输出端子配线；
配置在所述重叠区域并用于检查邻接的图形区域的半导体芯片的1个或多个输入测试小块；
在形成于邻接的图形区域的输入测试小块上连接所述半导体芯片对应的输入端子的输入端子配线。
4.如权利要求3所述的TAB带子的制造方法，其特征在于，所述输入测试小块的掩模图形与所述输入端子配线的掩模图形是互相重叠的掩模图形。
5.一种TAB带子的制造方法，其特征在于，用具有掩模图形的掩模来制造TAB带子，而所述具有掩模图形的掩膜形成：
构成多个第1输出测试小块的部分，该多个第1输出测试小块用于对所述半导体芯片进行检查；
输出端子配线，该输出端子配线在构成所述第1输出测试小块的部分上连接所述半导体芯片对应的输出端子；
构成多个第2输出测试小块的部分，该多个第2输出测试小块用于对与所述半导体芯片一侧邻接的图形区域的半导体芯片进行检查；
1个或多个第1输入测试小块部分，该1个或多个第1输入测试小块部分配置在所述重叠区域，且形成在与所述半导体芯片另一侧邻接的图形区域内，用于检查所述半导体芯片；
构成1个或多个第2输入测试小块的部分，该1个或多个第2输入测试小块配置在与所述半导体芯片一侧邻接的图形区域的重叠区域；以及
输入端子配线，该输入端子配线在构成所述第2输入测试小块的部分上连接所述半导体芯片对应的输入端子。
6.一种TAB带子的制造方法，其特征在于，用具有掩模图形的掩模来制造权利要求1所述的TAB带子，而所述具有掩模图形的掩膜形成：
构成多个第1输出测试小块的一半部分，该多个第1输出测试小块用于检查所述半导体芯片；
输出端子配线，该输出端子配线在构成所述第1输出测试小块的一半部分上连接所述半导体芯片对应的输出端子；
构成多个第2输出测试小块的一半部分，该多个第2输出测试小块对与所述半导体芯片一侧邻接的图形区域的半导体芯片进行检查；
1个或多个第1输入测试小块一半部分，该1个或多个第1输入测试小块一半部分配置在所述重叠区域，形成于与所述半导体芯片另一侧邻接的图形区域内，用于检查所述半导体芯片；
构成1个或多个第2输入测试小块的一半部分，该1个或多个第2输入测试小块配置在与所述半导体芯片一侧邻接的图形区域的重叠区域内的；以及
输入端子配线，该输入端子配线在构成所述第2入测试小块的一半部分上连接所述半导体芯片对应的输入端子的。
7.如权利要求5所述的TAB带子的制造方法，其特征在于，所述第1输出测试小块和所述第2输出测试小块的长度，是即使掩模在合成时产生规格内的位置偏差也具有重叠部分的长度，所述第1输入测试小块和所述第2输入测试小块的长度，是即使掩模在合成时产生规格内的位置偏差也具有重叠部分的长度。
8.如权利要求7所述的TAB带子的制造方法，其特征在于，所述测试小块的掩模图形的角被去掉。
9.如权利要求1所述的TAB带子，其特征在于，所述测试小块对应于与测试小块接触的探针的针迹的面积来决定测试小块的长度。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101969032A (zh) * 2010-09-04 2011-02-09 江苏长电科技股份有限公司 双面图形芯片正装先镀后刻模组封装方法
CN102005429A (zh) * 2009-09-02 2011-04-06 瑞萨电子株式会社 Tcp型半导体器件
CN102005428A (zh) * 2009-08-26 2011-04-06 瑞萨电子株式会社 Tcp型半导体器件
CN101236949B (zh) * 2007-01-31 2011-10-26 日东电工株式会社 配线电路基板及其制造方法
CN103325742A (zh) * 2012-03-23 2013-09-25 南茂科技股份有限公司 半导体封装基板以及半导体封装结构
TWI659680B (zh) * 2016-08-18 2019-05-11 斯天克有限公司 軟性印刷電路板

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8588511B2 (en) * 2002-05-22 2013-11-19 Cognex Corporation Method and apparatus for automatic measurement of pad geometry and inspection thereof
KR100809704B1 (ko) * 2006-09-22 2008-03-06 삼성전자주식회사 조립 정확도가 개선된 반도체 패키지
KR100785975B1 (ko) 2006-12-22 2007-12-14 스테코 주식회사 테스트용 배선이 연결된 테이프 배선 기판 및 그 검사방법
JP2009117563A (ja) * 2007-11-06 2009-05-28 Oki Semiconductor Co Ltd 半導体装置
KR101445117B1 (ko) * 2008-06-25 2014-10-01 삼성전자주식회사 테스트 패드 구조물, 반도체 칩 검사용 패드 구조물 및이를 포함하는 테이프 패키지용 배선기판
JP4770884B2 (ja) * 2008-06-26 2011-09-14 住友金属鉱山株式会社 Ｃｏｆ基板及びその製造方法
JP2010206027A (ja) * 2009-03-04 2010-09-16 Renesas Electronics Corp Ｔｃｐ型半導体装置
TWI412109B (zh) * 2009-05-20 2013-10-11 Innolux Corp 晶片封裝結構
TWI382508B (zh) * 2009-06-09 2013-01-11 Novatek Microelectronics Corp 積體電路的封裝基板
KR20110049067A (ko) * 2009-11-04 2011-05-12 삼성전자주식회사 패키지 기판, 패키지 기판을 갖는 반도체 패키지, 및 반도체 패키지의 제조 방법
EP2451258A1 (fr) * 2010-11-05 2012-05-09 The Swatch Group Research and Development Ltd. Ensemble formé d'au moins deux dispositifs électroniques à couches actives superposés et moyens pour la connexion électrique de ces deux dispositifs à un circuit électronique de commande
KR101944795B1 (ko) 2012-01-25 2019-04-17 삼성전자주식회사 테이프 필름 패키지 및 그의 제조방법
US9508617B2 (en) * 2012-03-02 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Test chip, test board and reliability testing method
KR101900738B1 (ko) 2012-08-23 2018-09-20 삼성전자주식회사 칩 온 필름
KR102055194B1 (ko) 2013-05-06 2019-12-12 삼성전자주식회사 표시 장치
KR102052898B1 (ko) 2013-05-06 2019-12-06 삼성전자주식회사 분산 배치된 비아 플러그들을 포함하는 칩 온 필름 패키지
KR102090159B1 (ko) 2013-11-22 2020-03-18 삼성디스플레이 주식회사 표시 패널 및 이의 제조 방법
TWI578487B (zh) * 2015-09-24 2017-04-11 聯詠科技股份有限公司 薄膜覆晶封裝
KR102525875B1 (ko) 2016-06-24 2023-04-27 삼성전자주식회사 필름 패키지, 패키지 모듈, 및 패키지의 제조 방법
TWI616658B (zh) * 2017-04-05 2018-03-01 力成科技股份有限公司 晶片測試方法
KR102578051B1 (ko) 2018-06-01 2023-09-14 삼성전자주식회사 필름형 패키지 및 이를 구비한 디스플레이 장치
TWI796549B (zh) 2020-02-26 2023-03-21 頎邦科技股份有限公司 線路板
TWI796550B (zh) * 2020-02-26 2023-03-21 頎邦科技股份有限公司 撓性電路板
CN113727524B (zh) * 2021-07-23 2023-05-23 苏州浪潮智能科技有限公司 焊盘重叠器件的查询方法、系统、电子设备及存储介质

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0824586A (ja) 1994-07-18 1996-01-30 Chlorine Eng Corp Ltd 硝弗酸洗浄廃液の電気透析処理方法及びその装置
US7132841B1 (en) * 2000-06-06 2006-11-07 International Business Machines Corporation Carrier for test, burn-in, and first level packaging
SG111069A1 (en) * 2002-06-18 2005-05-30 Micron Technology Inc Semiconductor devices including peripherally located bond pads, assemblies, packages, and methods

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101236949B (zh) * 2007-01-31 2011-10-26 日东电工株式会社 配线电路基板及其制造方法
CN102005428A (zh) * 2009-08-26 2011-04-06 瑞萨电子株式会社 Tcp型半导体器件
CN102005429A (zh) * 2009-09-02 2011-04-06 瑞萨电子株式会社 Tcp型半导体器件
CN101969032A (zh) * 2010-09-04 2011-02-09 江苏长电科技股份有限公司 双面图形芯片正装先镀后刻模组封装方法
CN103325742A (zh) * 2012-03-23 2013-09-25 南茂科技股份有限公司 半导体封装基板以及半导体封装结构
CN103325742B (zh) * 2012-03-23 2016-08-03 南茂科技股份有限公司 半导体封装基板以及半导体封装结构
TWI659680B (zh) * 2016-08-18 2019-05-11 斯天克有限公司 軟性印刷電路板

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Publication number Publication date
US7414323B2 (en) 2008-08-19
CN100508176C (zh) 2009-07-01
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