JP2012047674A - 試験用個片基板、プローブ、及び半導体ウェハ試験装置 - Google Patents

Abstract

【課題】試験精度及び接続信頼性の向上を図ることが可能な試験用個片基板を提供する。
【解決手段】半導体ウェハの試験に用いられる試験用個片基板３０は、本体部３１と、本体部３１から延在すると共に、本体部よりも相対的に薄い薄肉部３２１，３２２と、薄肉部３２１，３２２に設けられたバンプ３３と、を備えている。
【選択図】図４

Description

半導体ウェハに形成された集積回路素子等の電子部品（以下、ＤＵＴ（Device Under Test）とも称する。）の試験に用いられる試験用個片基板、並びに、その試験用個片基板を備えたプローブ及び半導体ウェハ試験装置に関する。

ウェハ状態でのＤＵＴのテストに用いられるプローブとして、メンブレン、第１の異方導電性ゴム、第１の配線基板、第２の異方導電性基板、及び第２の配線基板を備えたものが知られている（例えば特許文献１参照）。

この５層構造のプローブでは、メンブレンと第１の配線基板との間に第１の異方導電性ゴムが介在していると共に、第１の配線基板と第２の配線基板との間に第２の異方導電性ゴムが介在している。

これらの異方導電性ゴムによって、メンブレンと第１の配線基板との間の導通や第１の配線基板と第２の配線基板との間の電気的導通を図るための押付力を確保したり、半導体ウェハ、メンブレン、並びに第１及び第２の配線基板の誤差を吸収することが可能となっている。

特開２００９−２９３９４３号公報

上記のプローブでは、異方導電性ゴムが介在しているため、プローブの層数が多くなるという問題がある。プローブの層数が多くなると、テストヘッドから半導体ウェハのＤＵＴまでの伝送路が必然的に長くなるため、より高精度な試験を実施することが困難となる。また、プローブの層数が多くなるほど、伝送路における接続箇所も増えるので接続信頼性が低下するという問題もある。

本発明が解決しようとする課題は、試験精度及び接続信頼性の向上を図ることが可能な試験用個片基板、プローブ、及び半導体ウェハ試験装置を提供することである。

本発明に係る試験用個片基板は、半導体ウェハの試験に用いられる試験用個片基板であって、本体部と、前記本体部から延在すると共に、前記本体部よりも相対的に薄い薄肉部と、前記薄肉部に設けられた接点部と、を備えたことを特徴とする（請求項１参照）。

上記発明において、前記試験用個片基板は、前記薄肉部において前記接点部が設けられた面とは反対側の面に設けられた突起部を備えてもよい。

上記発明において、前記突起部は、前記薄肉部の前記反対面において、前記接点部に対応する位置に設けられていてもよい。

上記発明において、前記薄肉部は、当該薄肉部の一端で前記本体部に繋がっており、前記薄肉部の他端は自由端であってもよい（請求項２参照）。

上記発明において、前記接点部は、前記薄肉部の他端又は他端近傍に配置されていてもよい（請求項３参照）。

上記発明において、前記試験用個片基板は、複数の前記接点部を備えており、前記薄肉部は、前記接点部の間に形成されたスリットを有してもよい（請求項４参照）。

上記発明において、前記薄肉部は、当該薄肉部の両端で前記本体部に繋がっていてもよい（請求項５参照）。

上記発明において、前記接点部は、前記薄肉部の中央又は中央近傍に配置されていてもよい（請求項６参照）。

上記発明において、前記試験用個片基板は、複数の前記接点部を備えており、前記薄肉部は、前記接点部の間に形成されたスリットを有してもよい（請求項７参照）。

上記発明において、前記試験用個片基板は、前記接点部に接続された第１の配線と、前記第１の配線に接続され、前記本体部を一方の主面から他方の主面に貫通する第１の貫通電極と、前記本体部の他方の主面に設けられ、前記第１の貫通電極に接続された第１のパッドと、をさらに備えてもよい（請求項８参照）。

本発明に係るプローブは、上記の試験用個片基板と、前記試験用個片基板が実装される主基板と、を備えていることを特徴とする（請求項９参照）。

上記発明において、一つの前記試験用個片基板は、前記半導体ウェハに形成された複数の電子部品の中の一つの電子部品に対応していてもよい（請求項１０参照）。

上記発明において、前記主基板は、前記主基板の一方の主面に設けられ、前記試験用個片基板が実装される第２のパッドと、前記第２のパッドに接続され、前記主基板を一方の主面から他方の主面に貫通する第２の貫通電極と、前記主基板の他方の主面に設けられ、前記第２の貫通電極と接続される第２の配線と、前記第２の配線に接続される第３のパッドと、を備えてもよい（請求項１１参照）。

上記発明において、前記プローブは、前記主基板が積層される配線基板をさらに備え、前記配線基板は、前記主基板の第３のパッドに対応する位置に第４のパッドを有しており、前記第３のパッドと前記第４のパッドとの間に、弾性変形可能であり且つ導電性を有する接続部材が介装されていてもよい（請求項１２参照）。

本発明に係る半導体ウェハ試験装置は、半導体ウェハを試験する半導体ウェハ試験装置であって、上記のプローブと、前記プローブが電気的に接続される試験装置本体と、前記プローブの前記接点部と前記半導体ウェハの電極とを電気的に接続させる接続手段と、を備えたことを特徴とする（請求項１３参照）。

本発明では、試験用個片基板が薄肉部を有しており、押付時にこの薄肉部が撓むことでバネ性を確保することができる。このため、プローブに異方導電性ゴムが不要となり、プローブの層数を少なくすることができるので、試験精度と接続信頼性の向上を図ることができる。

図１は、本発明の第１実施形態における半導体ウェハ試験装置を示す概略断面図である。 図２は、本発明の第１実施形態におけるプローブの分解断面図である。 図３は、本発明の第１実施形態におけるプローブチップの平面図である。 図４は、図３のIV-IV線に沿った断面図である。 図５は、図４のV部の拡大図である。 図６は、本発明の第１実施形態におけるバンプの変形例を示す断面図である。 図７は、本発明の第１実施形態における接続部材を示す斜視図である。 図８は、本発明の第１実施形態においてプローブチップが実装されたピッチ変換基板を下方から見た図である。 図９は、本発明の第１実施形態におけるプローブチップとＤＵＴの対応関係を示す平面図である。 図１０は、本発明の第１実施形態における半導体ウェハ試験装置がＤＵＴを試験している様子を示す概略断面図である。 図１１は、図１０のXI部の拡大断面図である。 図１２は、本発明の第２実施形態におけるプローブチップを示す平面図である。 図１３は、図１２のXIII-XIII線に沿った断面図である。 図１４は、本発明の第３実施形態におけるプローブチップを示す平面図である。 図１５は、図１４のXV-XV線に沿った断面図である。 図１６は、本発明の第３実施形態におけるプローブチップとＤＵＴの対応関係を示す平面図である。 図１７は、本発明の第３実施形態におけるプローブチップとＤＵＴの対応関係の変形例を示す平面図である。 図１８は、図１４及び図１５に示すプローブチップを用いてＤＵＴを試験している様子を示す拡大断面図である。

以下、本発明の実施形態を図面に基づいて説明する。

＜＜第１実施形態＞＞
図１は本発明の第１実施形態における半導体ウェハ試験装置を示す図、図２は本実施形態におけるプローブを示す図である。

本実施形態における半導体ウェハ試験装置１は、半導体ウェハ１００に形成されたＤＵＴの電気的特性を試験する装置であり、図１に示すように、テストヘッド１０、プローブ２０（プローブカード）、及び移動装置６０を備えている。なお、以下に説明する半導体ウェハ試験装置は一例に過ぎず、特にこれに限定されない。

この半導体ウェハ試験装置１は、ＤＵＴの試験に際して、移動装置６０のステージ６１に保持されている半導体ウェハ１００をプローブ２０に対向させ、この状態から移動装置６０のアーム６２がステージ６１をさらに上昇させる。これにより、半導体ウェハ１００がプローブ２０に押し付けられる。そして、テストヘッド１０からＤＵＴに対して試験信号を入出力することで、ＤＵＴのテストが実施される。

なお、押圧方式以外の方式（例えば、環状のシール部材を介在させることでプローブ２０とステージ６１との間に密閉空間を形成し、当該密閉空間を減圧することで半導体ウェハ１００をプローブ２０に接近させる減圧方式）によって、半導体ウェハ１００とプローブ２０とを接触させてもよい。本実施形態における移動装置６０や上述の減圧機構が、本発明における接続手段の一例に相当する。

本実施形態におけるプローブ２０は、図１及び図２に示すように、半導体ウェハ１００に造り込まれたＤＵＴの電極１１０（図１１参照）に電気的に接触するためのプローブチップ３０と、テストヘッド１０に電気的に接続されるパフォーマンスボード５０と、プローブチップ３０が実装されると共にパフォーマンスボード５０に積層されるピッチ変換基板４０と、を備えている。

なお、本実施形態におけるプローブチップ３０が本発明における試験用個片基板の一例に相当し、本実施形態におけるピッチ変換基板４０が本発明における主基板の一例に相当し、本実施形態におけるパフォーマンスボード５０が本発明における配線基板の一例に相当する。

図３及び図４は本実施形態におけるプローブチップを示す図である。図５は本実施形態におけるバンプを示す図、図６はバンプの変形例を示す図、図７は本実施形態における接続部材を示す図である。なお、図４では、図１や図２と比較して、プローブカード３０を上下反転させて図示している。

プローブチップ３０は、半導体ウェハ１００の電極１１０に接触するコンタクタ（接触子）として機能する。このプローブチップ３０は、フォトリソグラフィ等の半導体製造技術を用いてシリコン基板を加工し個片化することで構成されており、図３及び図４に示すように、本体部３１と一対の薄肉部３２１，３２２とを有している。

本体部３１は、プローブチップ３０の中央部分に位置しており、所定厚さｔ_０を有している。一方、一対の薄肉部３２１，３２２はいずれも、本体部３１の両端から延在しており、本体部３１よりも相対的に薄い厚さｔ_１（ｔ_１＜ｔ_０）を有している。また、本実施形態の薄肉部３２１，３２２の上面３２ａにはバンプ３３が形成されている。一方、薄肉部３２１，３２２の下面３２ｂには、バンプ３３に対向する位置の近傍（薄肉部３２１，３２２の自由端）に突起部３８が形成されている。なお、突起部３８をバンプ３３に対向する位置（薄肉部３２１，３２２の自由端近傍）に設けてもよい。

この突起部３８は、高さｈを有し、バンプ３３とは反対方向に向かって（すなわちピッチ変換基板４０に向かって）突出している。本実施形態では、薄肉部３２１，３２２の厚さｔ_１と突起部３８の高さｈの合計が、本体部３１の厚さｔ_０と実質的に同一（ｔ_０＝ｔ_１＋ｈ）となっている。この突起部３８は、過剰な変形による薄肉部３２１，３２２の破壊を防止するために、薄肉部３２１，３２２の弾性変形のストッパとして機能する。なお、例えばバンプ３３のストロークを大きく確保したい場合には、こうした突起部３８を薄肉部３２１，３２２に設けなくてもよい。

本実施形態では、図４に示すように、本体部３１の上面３１ａと薄肉部３２１，３２２の上面３２ａとが同一平面上にあるのに対し、薄肉部３２１，３２２の下面３２ｂは、本体部３１の下面３１ｂよりも相対的に低くなっている。こうした薄肉部３２１，３２２は、プローブチップ３０のベースとなるシリコン基板をエッチング処理することで形成される。押付時にこの薄肉部３２１，３２２が撓むことで、プローブチップ３０のバネ性が確保される。

本実施形態では、図３中の左側の薄肉部３２１は、当該薄肉部３２１の右端で本体部３１に繋がっているのに対し、当該薄肉部３２１の左端は自由端となっている。一方、図３中の右側の薄肉部３２２は、当該薄肉部３２２の左端で本体部３１に繋がっているのに対し、当該薄肉部３２２の右端は自由端となっている。なお、薄肉部を本体部の四方に設けてもよい。

図３及び図４に示すように、本体部３１と薄肉部３２１，３２２の自由端近傍との間には、例えばＣｕ又はＡｕから構成される複数の配線パターン３４が形成されている。また、この配線パターン３４における薄肉部３２１，３２２側の端部には、上述したバンプ３３がそれぞれ形成されている。

なお、図３及び図４に示す例では、バンプ３３が薄肉部３２１，３２２の自由端近傍に設けられているが、特にこれに限定されず、バンプ３３を薄肉部３２１，３２２の自由端に設けてもよい。

バンプ３３は、図５に示すように、階段状の凸形状を有しており、例えばＮｉ層３３１をメッキ処理によって成長させることで形成されている。なお、図６に示すように、プローブチップ３０のベースとなるシリコン基板で台座部３３２を形成し、その上にＮｉ層３３１をメッキ処理で成長させることで、凸状のバンプ３３を形成してもよい。本実施形態では、こうした複数のバンプ３３が、薄肉部３２１，３２２の自由端近傍に一列に配置されている。

一方、図３及び図４に示すように、配線パターン３４における本体部３１側の端部には、当該本体部３１を貫通するＴＳＶ３５（シリコン貫通電極、Through Silicon Via）が形成されている。このＴＳＶ３５は、例えば、内部がＣｕで満たされたＣｕ充填タイプのＴＳＶである。また、本体部３１の下面３１ｂには、このＴＳＶ３５に接続されたパッド３６が形成されている。このパッド３６は、特に図示しないが、例えば、下層からＣｕ／Ｎｉ／Ａｕの３層で構成されている。

なお、図３に示すバンプ３３の数及び配置、配線パターン３４の本数及び形状、並びに、ＴＳＶ３５の数及び配置は一例に過ぎず、特にこれに限定されない。また、電気絶縁性を確保するために配線パターン３４を表面保護膜で覆ってもよい。

本実施形態におけるバンプ３３が本発明における接点部の一例に相当し、本実施形態における配線パターン３４が本発明における第１の配線の一例に相当し、本実施形態におけるＴＳＶ３５が本発明における第１の貫通電極の一例に相当し、本実施形態におけるパッド３６が本発明における第１のパッドの一例に相当する。

ピッチ変換基板４０は、プローブチップ３０とパフォーマンスボード５０との間でピッチ変換を行うシリコン基板である。このピッチ変換基板４０を、シリコン基板に代えて、例えば、セラミック基板、窒化珪素基板、アラミド繊維を織り込んだ基板、アラミド繊維を樹脂に含浸させたコア材や４２アロイから構成されるコア材にポリイミドを積層した基板、ガラス基板、或いは、ポリイミドフィルム基板や液晶ポリマー（ＬＰＣ）フィルム基板等の有機基板などで構成してもよい。

図２に示すように、このピッチ変換基板４０の下面４０１（プローブチップ３０が実装される面）には、プローブチップ３０のパッド３６に対応するように下パッド４１が設けられている。この下パッド４１は、上述のプローブチップ３０のパッド３６と同様に、特に図示しないが、例えばＣｕ／Ｎｉ／Ａｕの３層で構成されている。また、下パッド４１には、ピッチ変換基板４０を貫通するＴＳＶ４２が開口している。このＴＳＶ４２は、例えば、貫通孔の内面に導電層が形成された側壁導通タイプのＴＳＶである。

一方、このピッチ変換基板４０の上面４０２（パフォーマンスボード５０に対向する面）には、パフォーマンスボード５０のパッド５１に対応するように上パッド４４が設けられている。この上パッド４４は、例えばＣｕ又はＡｕから構成される配線パターン４３を介して、上述のＴＳＶ４２に接続されている。

このピッチ変換基板４０において、上パッド４４のピッチは、下パッド４１のピッチよりも広くなっており、ピッチ変換基板４０によってピッチが拡大（ファンアウト）されている。なお、図２に示す例では、ピッチ変換基板４０の上面４０２に形成された配線パターン４３によってピッチ変換しているが、特にこれに限定されない。例えば、ピッチ変換基板４０を多層積層基板で構成して、当該ピッチ変換基板４０の内部でピッチ変換してもよい。

本実施形態における下パッド４１が本発明における第２のパッドの一例に相当し、本実施形態におけるＴＳＶ４２が本発明における第２の貫通電極の一例に相当し、本実施形態における配線パターン４３が本実施形態における第２の配線の一例に相当し、本実施形態における上パッド４４が本発明における第３のパッドの一例に相当する。

パフォーマンスボード５０は、例えばガラスエポキシ樹脂等から構成される回路基板である。図２に示すように、パフォーマンスボード５０の下面５０１（ピッチ変換基板４０に対応する面）には、ピッチ変換基板４０の上パッド４４に対応するようにパッド５１が設けられている。このパッド５１は、当該ボード５０内の配線及び特に図示しないコネクタやケーブル等を介して、テストヘッド１０内に収容されたピンエレクトロニクスに電気的に接続されている。

本実施形態では、パフォーマンスボード５０のパッド５１上に接続部材５２が設けられている。この接続部材５２は、図７に示すように、導電性を有する材料から構成された円錐型螺旋状のスプリングコイルであり、軸方向に弾性変形可能となっている。この接続部材５２は、例えば半田付けによってパッド５１に固定されている。この接続部材５２の弾性変形によって、ピッチ変換基板４０とパフォーマンスボード５０との間の電気的導通を図るための力を確保したり、これらの基板４０，５０の誤差を吸収することができる。

なお、ピッチ変換基板４０の上パッド４４とパフォーマンスボード５０のパッド５１との間には、弾性変形可能であり且つ導電性を有する部材が介在していればよく、上記のものに限定されない。例えば、接続部材として、導電性を有する板バネを用いてもよい。また、接続部材５１を、パフォーマンスボード５０のパッド５１に代えて、ピッチ変換基板４０の上パッド４４に固定してもよい。

本実施形態におけるパッド５１が本発明における第４のパッドの一例に相当し、本実施形態における接続部材５２が本発明における接続部材の一例に相当する。

図８は本実施形態においてプローブチップが実装されたピッチ変換基板を下方から見た図、図９は本実施形態におけるプローブチップとＤＵＴとの対応関係を示す平面図である。

以上に説明したプローブチップ３０は、パッド３６が下パッド４１に固定されて電気的に接続されることで、ピッチ変換基板４０に実装される。この際、プローブチップ３０の突起部３８と、ピッチ変換基板４０の下面４０１との間に、薄肉部３２１，３２２の弾性変形を許容し得る隙間が確保されるように、パッド３６と下パッド４１とを固定する。

パッド３６と下パッド４１との具体的な固定方法としては、例えば、接合面を一時的に溶融して金属間化合物を形成する液相拡散接合（ＴＬＰ接合：Transient Liquid Phase Bonding）を例示することができる。また、この場合のインサート金属としてはＩｎ（インジウム）等を例示することができる。なお、ＴＬＰ接合に代えて、例えば半田等を用いてパッド３６と下パッド４１とを接合してもよい。

本実施形態では、図８に示すように、半導体ウェハ１００に形成された個々のＤＵＴに対応するように、多数のプローブチップ３０が一枚のピッチ変換基板４０に実装される。すなわち、本実施形態では、図９に示すように、一つのプローブチップ３０が一つのＤＵＴとほぼ同じ大きさを有し、一つのプローブチップ３０が一つのＤＵＴに対応している。また、本実施形態では、一枚のピッチ変換基板４０が一枚の半導体ウェハ１００とほぼ同じ大きさを有し、一枚のピッチ変換基板４０が一枚の半導体ウェハ１００に対応している。なお、一枚のピッチ変換基板４０に実装されるプローブチップ３０の数や配置は特に限定されず、被試験半導体ウェハ１００に形成されたＤＵＴの数や配置に応じて適宜設定することができる。

また、図１に示すように、パフォーマンスボード５０からは断面Ｌ字形状のアングル５５が下方に向かって突出している。ピッチ変換基板４０は、このパフォーマンスボード５０のアングル５５によって外周部で保持されている。

以上のような構成のプローブ２０は、図１に示すように、コネクタやケーブルを介して、テストヘッド１０に電気的に接続されている。さらに、テストヘッド１０は、ケーブル等を介してテスタ（メインフレーム）に電気的に接続されている。本実施形態におけるテストヘッド１０やテスタが、本発明における試験装置本体の一例に相当する。

このプローブ２０の下方には、半導体ウェハ１００を保持するステージ６１と、当該ステージ６１を移動可能なアーム６２と、を有する移動手段６０が設けられている。

図１に示すように、ステージ６１の表面には複数の環状溝６１１が同心円状に形成されていると共に、ステージ６１の内部には環状溝６１１に連通した通路６１２が形成されており、この通路６１２は、特に図示しない配管等を介して真空ポンプ６５に連通している。従って、ステージ６１上に半導体ウェハを載置した状態で真空ポンプ６５によって吸引すると、環状溝６１１内に発生した負圧によって、半導体ウェハ１００がステージ６１に吸着保持されるようになっている。

アーム６２は、モータやボールねじ機構等を備えており、半導体ウェハ１００を保持したステージ６１を三次元的に移動させると共に鉛直方向を中心として回転させることが可能となっており、半導体ウェハ１００をプローブ２０に対向する位置に移動させて押し付けることが可能となっている。

図１０は本実施形態における半導体ウェハ試験装置がＤＵＴをテストしている様子を示す図、図１１は図１０のXI部の拡大断面図である。

図１０に示すように、移動装置６０が半導体ウェハ１００をプローブ２０に対向させ、さらにステージ６１を上昇させると、ステージ６１上の半導体ウェハ１００がプローブ２０に押し付けられ、図１１に示すように、プローブチップ３０のバンプ３３が半導体ウェハ１００の電極１１０に接触する。この状態で、テストヘッド１０からＤＵＴに対して試験信号を入出力することで、ＤＵＴのテストが実行される。

この際、本実施形態では、同図に示すように、プローブチップ３０の薄肉部３２１，３２２が撓むことで、プローブチップ３０のバネ性が確保される。このため、プローブ２０に異方導電性ゴムが不要となり、プローブ２０の層数を少なくすることができるので、試験精度と接続信頼性の向上を図ることができる。

また、本実施形態では、ピッチ変換基板４０に実装された複数のプローブチップ３０の中の一つが、半導体ウェハ１００に形成されたＤＵＴの中の一つに対応しているので、プローブチップ３０毎に交換することもできる。このため、多数のバンプが同一のシートに形成された従来のメンブレンと比較して低コスト化を図ることができる。

＜＜第２実施形態＞＞
図１２及び図１３は本発明の第２実施形態におけるプローブチップを示す図である。本実施形態では、プローブチップ３０Ｂの構成が第１実施形態と相違するが、それ以外の構成は第１実施形態と同様である。以下に、第２実施形態におけるプローブチップ３０Ｂについて第１実施形態との相違点についてのみ説明し、第１実施形態と同様の構成である部分については同一符号を付して説明を省略する。

本実施形態におけるプローブチップ３０Ｂは、図１２及び図１３に示すように、配線パターン３４に沿ったスリット３７が、薄肉部３２１，３２２において配線パターン３４同士の間に形成されている。すなわち、このスリット３７によって薄肉部３２１，３２２が櫛歯状となっており、それぞれのバンプ３３が孤立化されている。

本実施形態では、第１実施形態と同様に、薄肉部３２１，３２２が撓むことでプローブチップ３０Ｂのバネ性が確保される。このため、プローブ２０に異方導電性ゴムが不要となり、プローブ２０の層数を少なくすることができるので、試験精度と接続信頼性の向上を図ることができる。

また、本実施形態では、ピッチ変換基板４０に実装された複数のプローブチップ３０Ｂの中の一つが、半導体ウェハ１００に形成されたＤＵＴの中の一つに対応しているので、プローブチップ３０Ｂ毎に交換することもでき、従来のメンブレンと比較して低コスト化を図ることができる。

さらに、本実施形態では、スリット３７によって複数のバンプ３３に独立懸架構造を付与することができるので、半導体ウェハ１００や電極１１０の高さのバラツキを吸収することもできる。

＜＜第３実施形態＞＞
図１４及び図１５は本発明の第３実施形態におけるプローブチップを示す図、図１６は本実施形態におけるプローブチップとＤＵＴの対応関係を示す図、図１７はプローブチップとＤＵＴの対応関係の変形例を示す図、図１８は図１４及び図１５に示すプローブチップを用いてＤＵＴを試験している様子を示す図である。

本実施形態では、プローブチップ３０Ｃの構成が第１実施形態と相違するが、それ以外の構成は第１実施形態と同様である。以下に、第３実施形態におけるプローブチップ３０Ｃについて第１実施形態との相違点についてのみ説明し、第１実施形態と同様の構成である部分については同一符号を付して説明を省略する。

図１４及び図１５に示すプローブチップ３０Ｃは、一対の本体部３１１，３１２と薄肉部３２とを有しており、本体部３１１，３１２の間に薄肉部３２が位置している。

第１実施形態と同様に、それぞれの本体部３１１，３１２は所定の厚さｔ_０を有しているのに対し、薄肉部３２は、本体部３１１，３１２よりも相対的に薄い厚さｔ_１（ｔ_１＜ｔ_０）を有している。

薄肉部３２は、それぞれの本体部３１１，３１２から延在しており、図１４中の左側の本体部３１１の右端に繋がっていると共に、図１４中の右側の本体部３１２の左端に繋がっている。従って、本実施形態における薄肉部３２は両端が固定端となっており、第１実施形態における薄肉部３２１，３２２のような自由端を有していない。

この薄肉部３２の中央近傍とそれぞれの本体部３１１，３１２との間に複数の配線パターン３４が形成されている。そして、この配線パターン３４における薄肉部３２側の端部にはバンプ３３がそれぞれ形成されており、本実施形態では、薄肉部３２の中央に多数のバンプ３３が２列に配列されている。このため、本実施形態では、図１６に示すように、電極が中央に配置されているＤＲＡＭ等のデバイスに対しては、一つのプローブチップ３０Ｃで対応することができる。一方、電極が両端に配置されているデバイスに対しては、図１７に示すように、複数（例えば２つ）のプローブチップ３０Ｃで対応することとなる。

なお、図１４及び図１５に示す例では、バンプ３３を２列に配列しているため、個々のバンプ３３が薄肉部３２の中央近傍に配置されているが、バンプ３３を１列に配列する場合には、当該バンプ３３を薄肉部３２の中央に配置する。また、図１５に示すプローブチップ３０Ｃは突起部３８を備えていないが、第１実施形態で説明したように、過剰な変形による薄肉部３２の破壊を防止するために、薄肉部３２に突起部３８を設けてもよい。

さらに、本実施形態では、図１４及び図１５に示すように、配線パターン３４に沿ったスリット３７が、薄肉部３２において配線パターン３４の間に形成されている。このスリット３７によって、配線パターン３４の延在方向に対して実質的に直交する方向において、隣り合うバンプ３３同士が孤立化されている。なお、本実施形態のプローブチップ３０Ｃにおいて、第１実施形態のように、薄肉部３２にスリット３７を形成しなくてもよい。

以上に説明したプローブチップ３０Ｃを用いたＤＵＴの試験では、第１実施形態と同様に、移動装置６０によって半導体ウェハ１００がプローブ２０に押し付けられると、プローブチップ３０Ｃのバンプ３３が半導体ウェハ１００の電極１１０と接触する。

この際、本実施形態では、図１８に示すように、薄肉部３２の両端が本体部３１１，３１２に固定されており、電極１１０との接触に伴ってバンプ３３がほぼ鉛直方向に沿って変位するので、電極１１０とバンプ３３との接触部分がずれることがなく、特に狭ピッチの場合に有効である。因みに、図１１に示す片持梁構造の例では、電極１１０との接触に伴うバンプ３３の変位は円弧状となる。

以上のように、本実施形態では、薄肉部３２が撓むことでプローブチップ３０Ｃのバネ性が確保される。このため、プローブ２０に異方導電性ゴムが不要となり、プローブ２０の層数を少なくすることができるので、試験精度と接続信頼性の向上を図ることができる。

また、本実施形態では、ピッチ変換基板４０に実装された複数のプローブチップ３０Ｃの中の一つが、半導体ウェハ１００に形成されたＤＵＴの中の一つに対応しているので、プローブチップ３０Ｃ毎に交換することもでき、従来のメンブレンと比較して低コスト化を図ることができる。

また、本実施形態では、スリット３７によって複数のバンプ３３に独立懸架構造を付与することができるので、半導体ウェハ１００や電極１１０の高さのバラツキを吸収することもできる。

なお、以上説明した実施形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記の実施形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。

１…半導体ウェハ試験装置
１０…テストヘッド
２０…プローブ
３０，３０Ｂ，３０Ｃ…プローブチップ
３１，３１１，３１２…本体部
３２，３２１，３２２…薄肉部
３３…バンプ
３４…配線パターン
３５…ＴＳＶ
３６…パッド
３７…スリット
３８…突起部
４０…ピッチ変換基板
４１…下パッド
４２…ＴＳＶ
４３…配線パターン
４４…上パッド
５０…パフォーマンスボード
５１…パッド
５２…接続部材
６０…移動装置
６１…ステージ
６２…アーム
１００…半導体ウェハ
１１０…電極

Claims (13)

1. 半導体ウェハの試験に用いられる試験用個片基板であって、
   本体部と、
   前記本体部から延在すると共に、前記本体部よりも相対的に薄い薄肉部と、
   前記薄肉部に設けられた接点部と、を備えたことを特徴とする試験用個片基板。
2. 請求項１に記載の試験用個片基板であって、
   前記薄肉部は、当該薄肉部の一端で前記本体部に繋がっており、
   前記薄肉部の他端は自由端であることを特徴とする試験用個片基板。
3. 請求項２に記載の試験用個片基板であって、
   前記接点部は、前記薄肉部の他端又は他端近傍に配置されていることを特徴とする試験用個片基板。
4. 請求項２又は３に記載の試験用個片基板であって、
   複数の前記接点部を備えており、
   前記薄肉部は、前記接点部の間に形成されたスリットを有することを特徴とする試験用個片基板。
5. 請求項１に記載の試験用個片基板であって、
   前記薄肉部は、当該薄肉部の両端で前記本体部に繋がっていることを特徴とする試験用個片基板。
6. 請求項５に記載の試験用個片基板であって、
   前記接点部は、前記薄肉部の中央又は中央近傍に配置されていることを特徴とする試験用個片基板。
7. 請求項５又は６に記載の試験用個片基板であって、
   複数の前記接点部を備えており、
   前記薄肉部は、前記接点部の間に形成されたスリットを有することを特徴とする試験用個片基板。
8. 請求項１〜７の何れかに記載の試験用個片基板であって、
   前記接点部に接続された第１の配線と、
   前記第１の配線に接続され、前記本体部を一方の主面から他方の主面に貫通する第１の貫通電極と、
   前記本体部の他方の主面に設けられ、前記第１の貫通電極に接続された第１のパッドと、をさらに備えた試験用個片基板。
9. 請求項１〜８の何れかに記載の試験用個片基板と、
   前記試験用個片基板が実装される主基板と、を備えていることを特徴とするプローブ。
10. 請求項９記載のプローブであって、
    一つの前記試験用個片基板は、前記半導体ウェハに形成された複数の電子部品の中の一つの電子部品に対応していることを特徴とするプローブ。
11. 請求項９又は１０に記載のプローブであって、
    前記主基板は、
    前記主基板の一方の主面に設けられ、前記試験用個片基板が実装される第２のパッドと、
    前記第２のパッドに接続され、前記主基板を一方の主面から他方の主面に貫通する第２の貫通電極と、
    前記主基板の他方の主面に設けられ、前記第２の貫通電極と接続される第２の配線と、
    前記第２の配線に接続される第３のパッドと、を備えたことを特徴とするプローブ。
12. 請求項９〜１１の何れかに記載のプローブであって、
    前記主基板が積層される配線基板をさらに備え、
    前記配線基板は、前記主基板の第３のパッドに対応する位置に第４のパッドを有しており、
    前記第３のパッドと前記第４のパッドとの間に、弾性変形可能であり且つ導電性を有する接続部材が介装されていることを特徴とするプローブ。
13. 半導体ウェハを試験する半導体ウェハ試験装置であって、
    請求項９〜１２の何れかに記載のプローブと、
    前記プローブが電気的に接続される試験装置本体と、
    前記プローブの前記接点部と前記半導体ウェハの電極とを電気的に接続させる接続手段と、を備えたことを特徴とする半導体ウェハ試験装置。

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