CN100589244C - 半导体器件 - Google Patents

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Abstract

本发明提供了一种在焊块以下的功能器件不会受到应力损害的情况下可以减小尺寸的半导体器件。该半导体器件具有作为用于外部连接端子的多个连接焊块，该连接焊块位于半导体衬底主表面上部的顶层中，并且多个布线焊块位于半导体衬底和连接焊块之间的内层中，各布线焊块与各连接焊块一一对应，其中在重叠区域中，即在从半导体衬底主表面观察时，至少一个布线焊块与连接焊块重叠的部分中，布线焊块的电势等于连接焊块的电势；连接焊块为可同时适用于探针测试和组装的双重用途焊块，该双重用途焊块的形状既与组装匹配又与探针连接相匹配；在重叠区域中布线焊块与形成在半导体衬底中的晶体管漏极连接，并且重叠区域的形状基本与连接焊块的形状相同。

Description

半导体器件
该申请是申请号为200580008408.2发明专利申请的分案申请，其申请日为2005年03月15日，发明名称为“半导体器件”。
技术领域
本申请涉及一种半导体器件，并尤其涉及一种不会由于在晶圆测试期间用探针检查以及在组装期间进行联结和凸起处理(bumping)而破坏器件功能的情况下，减小半导体尺寸的技术。
背景技术
近些年，半导体工艺进步非常明显。半导体集成电路的尺寸正在逐年减小，从而使得半导体芯片的尺寸也不断减小。
随着半导体芯片尺寸的减小，每片晶圆上制造的数量随之增加，并且产量也不断提高，从而使得成本稳步下降。
另一方面，在测试和组装期间必须在半导体芯片的表面上包括用于外部连接的焊块。假设在测试和组装期间对焊块的尺寸和布置进行单独的限制，当前并不能明显减少焊块布置面积的尺寸。
因此，焊块布置面积所占据的半导体芯片整个面积的百分比正在逐年增加并且阻碍了半导体芯片尺寸的降低。
特别是对于高性能多管脚半导体芯片，出现焊块限制的问题从而导致芯片尺寸仅由焊块布置决定，而与半导体集成电路的电路尺寸无关。但是只要不能减少焊块布置面积的尺寸，就不要期望半导体工艺的显著进步会带来多管脚半导体芯片尺寸的明显减少。
在专利文献1中公开了一种防止半导体芯片尺寸受到焊块布置面积影响的方法，即在指定电路器件形成区域上方设置焊块。
由于在专利文献1的方法中焊块设置在功能器件上，在晶圆测试期间在焊块下部的交界面上施加有来自探针压力的应力等，随着半导体工艺的小型化不断发展，焊块以下的功能器件更容易受到损伤。因此从可靠性方面考虑，专利文献1中的方法存在严重的问题。
考虑到上述问题，在专利文献1中，通过将焊块厚度充分增加到
Figure C20081013255500041
以及将探针压力从常规的10g/pin降低到5g/pin可以避免由于应力而导致的损伤。
专利文献1：日本专利申请公开号11-307601(第5页，图1)
发明内容
在当前小型化的半导体工艺中，金属布线的厚度约为
Figure C20081013255500042
从而采用该焊块厚度来防止上述应力的损伤是不可能的。
近些年，为了提高工作效率，通常对多个半导体芯片同时执行晶圆测试。当采用单一机械装置将探针施加到半导体芯片的焊块上时，探针压力存在一定的变化。假设对所有的探针必须保证最小的探针压力，就必须提高该探针的压力。
在具有非易失性存储器的半导体芯片中，对于存储器和其他逻辑采用不同的测量设备，从而对于不同测量设备，来自探针压力的应力会发生许多次。
探针头已经从平面形状改变为具有更小接触面积的打磨形状(尖头)以配合多管脚半导体芯片，尽管在这些打磨形状头上应力集中在窄范围内。
如上所述，除了由于探针压力导致焊块下部的功能器件损坏以外，还存在许多其他因素，因此在不采用其它类型措施的情况下使用专利文献1中的方法是不可能的。
考虑到这点，本发明的目的在于提供一种能够减小尺寸的半导体器件，而在焊块下部的功能器件不会受到应力的损伤。
为了实现上述目的，与本发明相关的半导体器件在半导体衬底上方具有多个作为外部连接端子的焊块。位于半导体衬底主表面上部的第一区域，即在探针测试期间允许探针施压的区域，具有多个双重用途焊块，该双重用途焊块既可以用于探针测试又可以用于组装。位于半导体衬底主表面上部的第二区域，即在探针测试期间不允许探针施压的区域，具有多个在探针测试期间不可用的组装焊块。
依照解决上述问题的半导体器件，组装焊块位于在探针测试期间不允许探针施压的区域，而双重用途焊块和探针测试焊块交替设置在探针测试期间允许探针施压的区域。这防止了焊块下部的功能器件由于应力而受到损伤，这使得焊块间距以及在探针测试期间允许施加压力的面积与现有技术相比更小，并且能够显著减小芯片尺寸。
在该半导体器件中，双重用途焊块具有既可以与组装又可以与探针连接匹配的形状，而组装焊块具有只与组装匹配的形状。
在该半导体器件中，第一区域对应于半导体衬底主表面的外围区域上部的区域，并且双重用途焊块可以沿该半导体衬底主表面的外围线性设置。
因此，在与组装焊块相比允许更少的探针测试焊块的情况下，可以将沿垂直于焊块间距方向的方向上的双重用途焊块的长度减少到测量值不会受到窄间距探针的滑动限制的程度，从而进一步减少芯片尺寸。
在该半导体器件中，多个焊块可以进一步包括不用于组装的探针测试焊块，并且还可以在所述第一区域中设置探针测试焊块。
在该半导体器件中，双重用途焊块具有既可以与组装又可以与探针连接匹配的形状，组装焊块具有仅与组装匹配的形状，探针测试焊块可以具有仅与探针连接匹配的形状，并且沿仅与探针连接匹配的形状的焊块间距方向的测量值小于仅与组装匹配的形状的焊块间距方向的测量值。
在该半导体器件中，第一区域对应于半导体衬底主表面的外围区域上部的区域，并且双重用途焊块和探针测试焊块可以沿半导体衬底主表面的外围交替设置。
因此，当沿与探针连接匹配的形状的焊块间距方向的测量值小于沿仅与组装匹配的形状的焊块间距方向的测量值时，这可以防止位于焊块下部的功能器件受到应力损伤，从而与现有技术相比可以减小焊块间距和在探针检测期间允许施加压力的面积，并能够明显减小芯片尺寸。
为了实现上述目的，与本发明相关的半导体器件具有多个作为用于外部连接端子的连接焊块，该连接焊块位于半导体衬底主表面的顶层中，以及至少一个位于半导体衬底和连接焊块之间的内层中的布线焊块。在重叠区域中，即在从半导体衬底的主表面观察时，至少一个布线焊块和连接焊块的部分或者全部重叠的部分，布线焊块的电势等于连接焊块的电势。
在该半导体器件中，连接焊块可以为可同时用于探针测试和组装的双重用途焊块，该双重用途焊块的形状同时与组装并且与探针连接相匹配。
因此，通过在焊块下部构成源区域扩散层而没有金属布线，由于电势不同于焊块的金属布线在焊块下部的交界面处被排除，因此即使向焊块施加压力也不会在结构上出现断裂-短路的情况。
因此，焊块布局的自由度显著提高，从而便于减小芯片尺寸。
在该半导体器件中，在重叠区域中的至少一个布线焊块可以与形成在半导体衬底中的晶体管漏极连接，并且重叠区域的形状基本与连接焊块的形状相同。
因此，底部金属层基本与焊块具有相同尺寸的事实意味着即使在焊块下部的交界面中由于探针、联结等的应力而发生断裂，为了防止故障，底部金属层仍然可以用作覆盖层，从而提高了半导体芯片的可靠性。
在该半导体器件中，晶体管栅极的连接可以通过在与连接焊块重叠的部分处形成在半导体衬底表面上的薄膜以及通过位于不与连接焊块重叠的部分处的至少一个布线焊块延伸。
因此，极度需要降低源区扩散层的电阻。
在该半导体器件中，连接焊块由用于探针测试的部分和另一部分构成，并且在从半导体衬底的主表面观察时，重叠区域可以是至少一个布线焊块与用于探针测试中的部分重叠的部分。
在该半导体器件中，连接焊块可以为可同时用于探针测试和组装的双重用途焊块，用于探针测试的部分的形状可以与探针连接相匹配，而用于组装的部分的形状仅与组装匹配。
因此，这可以避免用于探针检测部分中的功能器件由于应力而受到损伤，使得和现有技术相比可以减小焊块间距和在探针检测期间允许施加压力的面积，并能够明显减小芯片尺寸。
在该半导体器件中，所述至少一个布线焊块可以具有两层，并且在从半导体衬底的主表面观察时，在至少一个布线焊块和连接焊块重叠的部分的第一层和第二层之间没有形成通孔。
因此，由于在焊块和焊块交界面下部的底部金属层之间没有形成连接，因此可以简化对于底部金属层和半导体衬底之间裂缝的分析。
附图说明
图1所示为在本发明第一实施方式中从主表面观察半导体芯片100时作为用于外部连接端子的多个焊块的布局；
图2所示为焊块形状和布置的详细示图；
图3(a)所示为从主表面观察时的焊块示图，图3(b)所示为沿图3(a)的点划线A-A’提取的截面图，图3(c)所示为沿图3(a)的双点划线B-B’提取的截面图；
图4所示为在本发明第二实施方式中从主表面观察半导体芯片200时作为用于外部连接端子的多个焊块的布局；
图5所示为焊块形状和布置的详细示图；
图6(a)所示为从主表面观察时的焊块示图，图6(b)所示为沿图6(a)的点划线A-A’提取的截面图，图6(c)所示为沿图6(a)的双点划线B-B’提取的截面图；
图7(a)所示为在本发明第三实施方式中从主表面观察时用于外部连接端子的焊块、半导体芯片300及其外围示图，图7(b)所示为沿图7(a)的线A-A’提取的截面图；
图8(a)所示为沿图7(a)的线B-B’提取的截面图，图8(b)所示为沿图7(a)的线C-C’提取的截面图，图8(c)所示为沿图7(a)的线D-D’提取的截面图；
图9所示为沿图7(b)的线E-E’提取的平行于主平面的截面图，并且该图对应于顶层的金属布线图案和内层；
图10所示为沿图7(b)的线F-F’提取的平行于主平面的截面图，并且该图对应于顶层的金属配线图案；
图11所示为在本发明的第三实施方式中双重用途的焊块及其外围的电路图；
图12(a)所示为在本发明第四实施方式中从主表面观察时用于外部连接端子的焊块、半导体芯片400及其外围的示图，以及图12(b)所示为为沿图12(a)的线A-A’提取的截面图；
图13(a)所示为沿图12(a)的线B-B’提取的截面图，图13(b)所示为沿图12(a)的线C-C’提取的截面图，以及图13(c)所示为沿图12(a)的线D-D’提取的截面图；
图14所示为沿图12(b)的线F-F’提取的平行于主平面的截面图，并且该图对应于底层的金属布线图案；
图15(a)所示为在本发明第五实施方式中从主表面观察时用于外部连接端子的焊块、半导体芯片500及其外围的示图，以及图15B所示为沿图15(a)的线A-A’提取的截面图；
图16(a)所示为沿图15(a)的线B-B’提取的截面图，图16(b)所示为沿图15(a)的线C-C’提取的截面图，以及图16(c)所示为沿图15(a)的线D-D’提取的截面图；
图17所示为沿图15(b)的线E-E’提取的平行于主平面的截面图，并且该图对应于顶层的金属布线图案和内层。
附图标记说明
100半导体芯片
101虚拟边缘线
102第一区域
103第二区域
104电绝缘层
110双重用途焊块
111焊块开口
112最上金属布线层
113金属布线层
114接触组
115焊块槽
116接触点
117接触点
118底部金属层
119接触点
120探针测试焊块
121焊块开口
122最上金属布线层
123金属布线层
124接触组
125焊块槽
126接触点
127接触点
128底部金属层
129接触点
130组装焊块
131焊块开口
132最上金属布线层
133金属布线层
134接触组
135焊块槽
136接触点
137接触点
140半导体衬底
141扩散区
142扩散区
151探针
152凸起
153探针
154凸起
200半导体芯片
201虚拟边缘线
202第一区域
203第二区域
204电绝缘层
210双重用途焊块
211焊块开口
212最上金属布线层
213金属布线层
214接触组
215焊块槽
216接触点
217接触点
218底部金属层
219接触点
220组装焊块
221焊块开口
222最上金属布线层
223金属布线层
224接触组
225焊块槽
226接触点
227接触点
228底部金属层
229接触点
230半导体芯片
231扩散区
232扩散区
241探针
242凸起
243凸起
300半导体芯片
301电绝缘层
310双重用途焊块
311焊块开口
312最上金属布线层
313金属布线层
314接触组
315接触组
316接触组
317底部金属层
318接触组
319接触组
320金属布线
321最上金属布线层
322金属布线层
323接触组
324接触组
325底部金属层
326接触组
330金属布线
331最上金属布线层
332金属布线层
333接触组
334接触组
335底部金属层
336接触组
340栅极
341栅氧化膜
342接触点
343布线层
350栅极
351栅氧化膜
352接触点
353布线层
360p型半导体衬底
361n阱
362扩散区
363扩散区
364扩散区
365扩散区
400半导体芯片
415接触组
416接触组
417底部金属层
500半导体芯片
510双重用途焊块
511最上金属布线层
512金属布线层
513接触组
514焊块槽
515接触组
516接触组
520金属布线
521最上金属布线层
522金属布线层
523接触组
具体实施方式
实施方式1
概况
在本发明的第一实施方式中，提出了一种能够减小芯片尺寸的半导体芯片的新的焊块布局，在不允许探针测试的区域中设置专门用于组装的焊块，同时在允许探针测试的区域中交替设置专门用于探针测试的焊块和可同时用于探针测试和组装的双重用途焊块。
结构
图1所示为在本发明第一实施方式中从主表面观察半导体芯片100时作为用于外部连接端子的多个焊块的布局。
如图1所示，将半导体芯片100的主表面分为第一区域102和第二区域103，第一区域102对应于虚拟边缘线101和外围之间的半导体芯片100的外部边框，而第二区域103为虚拟边缘线101的内部部分。
第一区域102为在探针测试期间允许探针施压的区域。以组装所需的预定间隔在所述区域中沿所述外围交替设置可同时用于探针测试和组装的双重用途焊块110和不用于组装的探针测试焊块120。
在第二区域103的正下部并且在半导体芯片100的内部，设置具有实现芯片唯一功能的功能器件的电路形成部分(未示出)。为了避免对电路形成部分造成损害，该第二区域103为在探针测试期间不允许探针施压的区域。在该区域中沿虚拟边缘线101设置在探针测试期间不使用的组装焊块130。这里，组装焊块130和探针测试焊块120具有相等的数量，以组装所需的预定间隔设置组装焊块130和探针测试焊块120以使其相互配对，相对于焊块间距方向其中心线基本对准。
图2所示为焊块形状和布置的详细示图。
在图2中，具有水平条的圆形表示组装时用于联结或凸起处理等占据的位置，具有垂直条的椭圆表示在探针测试时用于测试占据的位置。
用于在焊块表面执行稳定联结、凸起处理等步骤的组装焊块区域的最小尺寸可以限定为宽71μm、长71μm。考虑到探针头在焊块表面上的滑动，将可以进行探针测试的探针测试焊块的最小尺寸限定为宽47μm、长118μm。假设如此，以下确定焊块的尺寸和布局。
双重用途焊块110的焊块尺寸为用于组装的最小宽度(71μm)和用于探针测试的最小长度(118μm)。
探针测试焊块120的焊块尺寸为用于探针测试的最小宽度(47μm)和用于探针测试的最小长度(118μm)。
组装焊块130的焊块尺寸为用于组装的最小宽度(71μm)和用于组装的最小长度(71μm)。
此外，双重用途焊块110和探针测试焊块120之间的间隔为可以保证绝缘的的焊块内间隔距离(3μm)。探针测试焊块120和组装焊块130之间沿垂直于焊块间距方向的间隔为根据组装限制的测量结果，诸如能够对双重用途焊块110和组装焊块130同时执行联结、凸起处理等工艺的组装间隔距离(74μm)。
由于所示布局类型，焊块间距宽度为(双重用途焊块110的宽度(71μm)+探针测试焊块120的宽度(47μm))/2+相邻焊块间距(3μm)＝62μm。第一区域102的边框宽度至少为118μm。
例如，当如现有技术中仅一个接一个地设置双重用途焊块时，焊块间距为双重用途焊块110的宽度(71μm)+间距(3μm)＝74μm，其比本发明宽19％。实际上，由于组装限制导致双重用途焊块110不能以3μm间隔设置，并且需要焊块间距约为120μm，这比本发明宽93％。即使加宽第一区域的边框宽度并以双层设置双重用途焊块，但是该第一区域的边框宽度为至少用于组装的最小宽度(71μm)×2+用于组装的间隔距离(74μm)＝216μm，这比本发明要宽出95％。
图3(a)所示为从主表面观察时的焊块示图，图3(b)所示为沿图3(a)的点划线A-A’提取的截面图，图3(c)所示为沿图3(a)的双点划线B-B’提取的截面图。
如图3(a)-3(c)所示，在双重用途焊块110上设置有焊块开口111、在探针检测焊块120上设置有焊块开口121，并在组装焊块130上设置有焊块开口131，从而除焊块开口以外的主表面部分由电绝缘层104覆盖。
如图3(b)所示，当主表面朝上时，双重用途焊块110由最上金属布线层112、其下的金属布线层113以及连接所述两层112、113的接触组114(通孔)构成。双重用途焊块110经由焊块槽115、接触点116和接触点117与底部金属层118连接。底部金属层118通过接触点119与形成在半导体衬底140上的电路扩散区141连接。注意在图3(b)的双重用途焊块110上以虚线示出晶圆测试时所使用的探针151和组装期间形成的用于组装的凸起152。
如图3(c)所示，当主表面朝上时，探针测试焊块120由最上金属布线层122、其下的金属布线层123以及连接所述两层122、123的接触组124(通孔)构成。此外，组装焊块130由最上金属布线层132、其下的金属布线层133以及连接所述两层132、133的接触组134(通孔)构成。探针测试焊块120经由焊块槽125、接触点126和接触点127与底部金属层128连接。组装焊块130经由焊块槽135、接触点136和接触点137与底部金属层128连接。底部金属层128通过接触点129与形成在半导体衬底140上的电路扩散区142连接。注意在图3(c)，在探针测试焊块120和组装焊块130上分别以虚线示出晶圆测试时所使用的探针153和组装时形成的用于组装的凸起154。
总结
根据本发明的第一实施方式，如果在与探针连接相匹配的形状的焊块间距方向上的测量值小于仅与组装匹配的形状的焊块间距方向上的测量值，则在探针测试期间不允许探针施压的区域设置组装焊块，而在探针测试期间允许探针施压的区域交替设置双重用途焊块和探针测试焊块。这防止了焊块下部的功能器件由于应力而受到损伤，从而使焊块间距以及在探针测试期间允许施加压力的面积与现有技术相比更小，并且能够显著减小芯片尺寸。
实施方式2
概况
在允许探针测试焊块数量少于组装焊块数量的情况下，本发明的第二实施方式从第一实施方式中去除了专用于探针测试的焊块。由于第二实施方式不像第一实施方式那样受到窄间距探针的滑动限制，因此可以缩短沿与焊块间距方向垂直的方向的双重用途焊块长度，从而能够进一步减小芯片尺寸。
结构
图4所示为在本发明第二实施方式中从主表面观察半导体芯片200时作为用于外部连接端子的多个焊块的布局。
如图4所示，将半导体芯片200的主表面分为第一区域202和第二区域203，第一区域202对应于虚拟边缘线101和外围之间的半导体芯片200的外部框架部分，而第二区域203为虚拟边缘线201的内部部分。
第一区域202为在探针测试期间允许通过探针施压的区域。以组装中所需的预定间隔在该区域中沿外围设置的可同时用于探针测试和组装的双重用途焊块210。
在第二区域203的正下部，即半导体芯片200的内部，设置具有实现芯片唯一功能的功能器件的电路形成部分(未示出)。为了避免对电路形成部分造成损害，该第二二区域203位于在探针测试期间不允许探针施压的区域。在该区域沿虚拟边缘线201以组装所需的预定间隔设置在探针测试中不被使用的组装焊块220。
图5所示为焊块形状和布置的详细示图。
在图5中，具有水平条的圆形表示组装时用于联结或者凸起处理等占据的位置，具有垂直条的椭圆表示在探针测试时用于探针测试占据的位置。
用于在焊块表面执行稳定联结、凸起处理等步骤的组装焊块区域的最小尺寸可以限定为宽71μm、长71μm。在可以对71μm宽的焊块采用宽间距探针进行探针测试的情况下，探针测试焊块的最小尺寸可以限定为宽71μm、长71μm。假设所述情况，以下确定焊块的尺寸和布局。
双重用途焊块210的焊块尺寸为用于组装和探针测试的最小宽度(71μm)×用于组装和探针测试的最小长度(71μm)。
组装焊块220的焊块尺寸为用于组装的最小宽度(71μm)×用于组装的最小长度(71μm)。
此外，双重用途焊块210之间的间隔为基于组装限制的测量值，如果焊块间距类似于第一实施方式(62μm)，则该测量值为53μm。在垂直于焊块间距方向的方向上双重用途焊块210和组装焊块220之间的间隔为类似于第一实施方式的用于组装的间隔距离(74μm)。
由于所示布局类型，焊块间距为(双重用途焊块210的宽度(71μm)+间隔距离(53μm))/2＝62μm。第一区域202的边框宽度至少为71μm。
与第一实施方式相比，焊块间距的宽度不变。但是第一区域的边框宽度减小到原来的60％，即从118μm减小到71μm。
图6(a)所示为从主表面观察时的焊块示图，图6(b)所示为沿图6(a)的点划线A-A’提取的截面图，图6(c)所示为沿图6(a)的双点划线B-B’提取的截面图。
如图图6(a)-6(c)所示，在双重用途焊块210上设置焊块开口211并在组装焊块220上设置焊块开口221，除焊块开口以外的主表面部分由电绝缘层204覆盖。
如图6(b)所示，当主表面朝上时，双重用途焊块210由最上金属布线层212、其下的金属布线层213以及连接所述两层212、213的接触组214(通孔)构成。双重用途焊块210经由焊块槽215、接触点216和接触点217与底部金属层218连接。底部金属层218通过接触点219与形成在半导体衬底230上的电路扩散区231连接。注意在图6(b)的双重用途焊块210上以虚线示出晶圆测试时所使用的探针241和组装时形成的用于组装的凸起242。
如图6(c)所示，当主表面朝上时，组装焊块220由最上金属布线层222、其下的金属配线层223以及连接所述两层222、223的接触组224(通孔)构成。组装焊块220经由焊块槽225、接触点226和接触点227与底部金属层228连接。底部金属层228通过接触点229与形成在半导体衬底230上的电路扩散区232连接。注意在图6(c)的组装焊块220上以虚线示出组装时形成的凸起243。
总结
根据本发明的第二实施方式，在允许探针测试焊块数量少于组装焊块数量的情况下，与第一实施方式相比，在垂直于焊块间距方向的方向上双重用途焊块的长度可以减小到测量值不受窄间距探针的滑动限制的程度，从而能够进一步显著减小芯片尺寸。
实施方式3
概况
本发明的第三实施方式提出了一种位于焊块以下的新型交界面结构，该结构能够减小半导体芯片的芯片尺寸。通过从焊块、从焊块以下的交界面上去除具有不同电势的布线，诸如VDD、VSS等，即使对焊块施加压力也不会出现结构断裂-短路(由于断裂导致的短路)的情况。这大大提高了焊块布局的自由度，从而便于减小芯片尺寸。
结构
本发明的第三实施方式示出具有相对较少布线层的实施例，其中在该半导体芯片上采用低成本3层布线工艺在焊块下部形成了用于防止来自终端电波动的ESD保护元件。
图7(a)所示为在本发明第三实施方式中从主表面观察时用于外部连接端子的焊块、半导体芯片300及其外围的示图，图7(b)所示为沿图7(a)的线A-A’提取的截面图。
图8(a)所示为沿图7(a)的线B-B’提取的截面图，图8(b)所示为沿图7(a)的线C-C’提取的截面图，图8(c)所示为沿图7(a)的线D-D’提取的截面图。
图9所示为沿图7(b)的线E-E’提取的平行于主平面的截面图，并且该图对应于顶层的金属布线图案和内层。
图10所示为沿图7(b)的线F-F’提取的平行于主平面的截面图，并且该图对应于顶层的金属布线图案。
图11所示为在本发明的第三实施方式中双重用途焊块及其外围的电路图。
如图7(a)所示，半导体芯片300具有既可以用于探针测试又可以用于组装的双重用途焊块310，该双重用途焊块为用于外部连接的端子。该焊块设置在施加有高电压源(以下称为“VDD”)的金属布线320和施加有低电压源(以下称为”VSS”)的金属布线330之间。在双重用途焊块310上设置焊块开口311，通过电绝缘层301覆盖除焊块开口311以外的主表面部分。
如图7(b)和图8(a)-8(c)所示，当主表面朝上时，双重用途焊块310由最上金属布线层312、其下的金属布线层313以及连接所述两层312、313的接触组314构成。金属布线320由最上金属布线层321、其下的金属布线层322以及连接所述两层321、322的接触组323构成。金属布线330由最上金属布线层331、其下的金属布线层332以及连接所述两层331、332的接触组333构成。
如图8(a)-8(c)所示，半导体芯片300具有P型CMOS保护晶体管以及N型CMOS保护晶体管，P型CMOS保护晶体管的漏端具有双重用途焊块310的电势，源端具有金属布线320的电势，栅端具有栅极340；而N型CMOS保护晶体管的漏端具有双重用途焊块310的电势，源端具有金属布线330的电势，栅端为栅极350。
如图8(a)所示，双重用途焊块310通过接触组315和316与底部金属层317连接。底部金属层317通过接触组318和319与P+扩散区362和N+扩散区363连接，其中P+扩散区362为形成在位于P型半导体衬底360上的n阱361中的P型CMOS保护晶体管的漏极，而N+扩散区363为形成在P型半导体衬底360上的N型CMOS保护晶体管的漏极。
如图8(b)所示，在栅极340下部形成栅氧化膜341。栅极340通过接触点342在不与双重用途焊块310、金属布线320或者金属布线330重叠的部分中连接到布线层343上，并且该栅极340连接到其他器件上。类似地，在栅极350下部形成栅氧化膜351。栅极350通过接触点352在不与双重用途焊块310、金属布线320或者金属布线330重叠的部分连接到布线层353上，并且该栅极350连接到其他器件上。
如图8(c)所示，金属布线320通过接触组324与底部金属层325连接。底部金属层325通过接触组326与P+扩散区364连接，其中P+扩散区364为形成在位于P型半导体衬底360上的n阱361中的P型CMOS保护晶体管的栅极。金属布线330通过接触组334与底部金属层335连接。底部金属层335与N+扩散区365连接，N+扩散区365为形成在P型半导体衬底360上的n型CMOS保护晶体管的栅极。
这里，如图7(b)和图8(a)所示，N+扩散区363通过接触组318与底部金属层317连接。相反，如图7(b)和图8(c)所示，N+扩散区365仅由扩散层构成并且在双重用途焊块310下部没有金属布线。不与双重用途焊块310重叠的部分N+扩散区365沿布线焊块延伸，并且通过接触组336、底部金属层335和接触组334与金属布线330连接。
类似地，如图8(a)所示，P+扩散区362通过接触组319与底部金属层317连接。与此相对，如图8(c)所示，P+扩散区364在双重用途焊块310下部没有金属布线并且仅由扩散层构成。不与双重用途焊块310重叠的P+扩散区364部分沿布线焊块延伸，并且通过接触组326、底部金属层325和接触组324与金属布线320连接。
注意到，人们希望通过采用形成在自对准多晶硅化物(salicide)扩散层表面上的薄膜降低双重用途焊块310下部的源区扩散层的电阻，该源区扩散层包括N+扩散区365和P+扩散区364。
此外，如果双重用途焊块310由用于探针测试的部分和其他部分组成，则N+扩散区365和P+扩散区364可以仅由用于探针测试的至少一部分下方的扩散层组成而没有金属布线。
总结
根据本发明的第三实施方式，通过在焊块以下设置源区扩散层而没有金属布线，由于从焊块以下的交界面中排除了具有不同于焊块电势的金属布线，因此即使向焊块施加压力，结构上也不会出现断裂-短路的问题。
因此，这大大提高了焊块布局的自由度，从而便于降低芯片尺寸。
实施方式4
概况
本发明的第四实施方式是第三实施方式中半导体芯片的变形。区别仅在于底层的金属布线图案，其制造尺寸基本上与焊盘相同，从而进一步提高了可靠性。
结构
图12(a)所示为在本发明第四实施方式中从主表面观察时用于外部连接端子的焊块、半导体芯片400及其外围的示图，以及图12(b)所示为沿图12(a)的线A-A’提取的截面图。
图13(a)所示为沿图12(a)的线B-B’提取的截面图，图13(b)所示为沿图12(a)的线C-C’提取的截面图，以及图13(c)所示为沿图12(a)的线D-D’提取的截面图。
这里沿图12(b)的线E-E’提取的与主平面平行的截面图图形与第三实施方式类似。
图14所示为沿图12(b)的线F-F’提取的平行于主平面的截面图，并且该图对应于底层的金属布线图案。
注意已经对与第三实施方式类似的结构元件指定了同样的附图标记，并且省略其说明。
在本发明的第四实施方式中，在所示图形中已经通过接触组415、接触组416和底部金属层417分别替代了第三实施方式的接触组315、接触组316和底部金属层317。
底部金属层417的形状为第三实施方式的双重用途焊块310和底部金属层317形状的结合。底部金属层417和双重用途焊块310重叠区域的形状与双重用途焊块310的形状基本类似。
由于底部金属层417的形状改变，因此仅增加了接触组415和416的接触点数量。
总结
根据本发明的第四实施方式，底部金属层基本与焊块具有同样尺寸的情况意味着即使由于探针、联结应力而在焊块以下的交界面产生断裂，该底部金属层可以有效地用作覆盖层以防止发生故障，从而能够提高半导体芯片的可靠性。
实施方式5
概况
本发明的第五实施方式是第四实施方式中半导体芯片的变形。区别仅在于底部金属层和焊块之间的连接方式。仅在新设置的焊块槽而非焊块交界面以下执行连接，从而便于断裂分析。
结构
图15(a)所示为在本发明第五实施方式中从主表面观察时用于外部连接端子的焊块、半导体芯片500及其外围的示图，以及图15B所示为沿图15(a)的线A-A’提取的截面图。
图16(a)所示为沿图15(a)的线B-B’提取的截面图，图16(b)所示为沿图15(a)的线C-C’提取的截面图，以及图16(c)所示为沿图15(a)的线D-D’提取的截面图。
图17所示为沿图15(b)的线E-E’提取的平行于主平面的截面图，并且该图对应于顶层的金属布线图案和内层。
这里沿图15(b)的线F-F’提取的与主平面平行的截面图图形与第四实施方式类似。
注意到，已经对与第三实施方式类似的结构元件指定了同样的附图标记，并且省略其说明。
在本发明的第五实施方式中，所示图形中已经通过双重用途焊块510、最上金属布线层511、金属布线层512、接触组513、金属布线520、最上金属布线层521、金属布线层522和接触组523分别替代了第四实施方式的双重用途焊块310、最上金属布线层312、金属布线层313、接触组314、金属布线320、最上金属布线层321、金属布线层322和接触组323。已经去除了接触组315和316，并添加了焊块槽514、接触组515以及接触组516。
此外，在本发明的第五实施方式中，去除了用于连接焊块以及位于焊块表面下部的底部金属层的接触组315和316，并且由于新设置的焊块槽514导致了双重用途焊块510和金属布线520的形状变化。通过焊块槽514处的接触组515和接触组516连接底部金属层和焊块。
总结
根据本发明的第五实施方式，由于在焊块和焊块交界面下部的底部金属层之间没有连接，因此便于分析底部金属层和半导体衬底之间发生的断裂。
工业实用性
本发明可以适用于各种半导体集成电路。根据本发明，由于与现有技术相比明显降低了半导体芯片的尺寸，所以可以稳定降低生产成本。因此本发明的工业应用价值很高。

Claims (2)

1.一种半导体器件，其具有作为用于外部连接端子的多个连接焊块，该连接焊块位于半导体衬底主表面上部的顶层中，以及位于半导体衬底和连接焊块之间的内层中的多个布线焊块，各布线焊块与各连接焊块一一对应，其中
在重叠区域中，即在从半导体衬底主表面观察时，至少一个布线焊块与所述连接焊块重叠的部分中，所述布线焊块的电势等于所述连接焊块的电势；
所述连接焊块为可同时适用于探针测试和组装的双重用途焊块，该双重用途焊块的形状既与组装匹配又与探针连接相匹配；
在所述重叠区域中布线焊块与形成在半导体衬底中的晶体管漏极连接，并且重叠区域的形状基本与所述连接焊块的形状相同。
2.根据权利要求1所述的半导体器件，其中仅在晶体管栅极、所述连接焊块和所述布线焊块不重叠的部分处，所述晶体管栅极连接到与所述布线焊块位于相同层的布线层。
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