JP2643028B2 - 半導体集積回路と発光素子と半導体集積回路試験装置 - Google Patents
半導体集積回路と発光素子と半導体集積回路試験装置Info
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Description
【０００１】
【産業上の利用分野】この発明は、内部主回路の機能試
験や不良解析やデバッグ等を内蔵の発光素子を利用して
容易に実施することができる半導体集積回路と、ＭＯＳ
トランジスタに対して集積度をほとんど低下させること
なく集積できる発光素子と、前記半導体集積回路を試験
するための半導体集積回路試験装置とに関するものであ
る。
験や不良解析やデバッグ等を内蔵の発光素子を利用して
容易に実施することができる半導体集積回路と、ＭＯＳ
トランジスタに対して集積度をほとんど低下させること
なく集積できる発光素子と、前記半導体集積回路を試験
するための半導体集積回路試験装置とに関するものであ
る。
【０００２】
【従来の技術】半導体集積回路（以下ではチップと呼ぶ
ことにする）の機能試験は、チップの周辺部の限られた
数の入力バッファおよび出力バッファを介しての試験パ
ターン入力や試験結果出力で実行されてきた。これらの
入力バッファおよび出力バッファ（以下ではパッドと呼
ぶ）の数はチップ面積で制限される。
ことにする）の機能試験は、チップの周辺部の限られた
数の入力バッファおよび出力バッファを介しての試験パ
ターン入力や試験結果出力で実行されてきた。これらの
入力バッファおよび出力バッファ（以下ではパッドと呼
ぶ）の数はチップ面積で制限される。
【０００３】最近のマイクロプロセッサ等では、処理単
位が３２ビット，６２ビットと大きくなってきており、
試験パターンや監視すべきチップの内部信号線の数が多
くなってきている。さらに集積度の増大に伴い、チップ
内部構造も複雑化し、監視すべき信号線の種類自体も増
加している。これらの信号をそのままパッドに取り出す
のは、その本数や試験回路に用いることのできる回路規
模の制限から困難である。
位が３２ビット，６２ビットと大きくなってきており、
試験パターンや監視すべきチップの内部信号線の数が多
くなってきている。さらに集積度の増大に伴い、チップ
内部構造も複雑化し、監視すべき信号線の種類自体も増
加している。これらの信号をそのままパッドに取り出す
のは、その本数や試験回路に用いることのできる回路規
模の制限から困難である。
【０００４】このため、試験に用いるパッドの数を減ら
すことを目的として、チップ内部で並列にやりとりされ
る信号を、シフトレジスタを用いて一連の直列信号群に
変換して少ないパッド数でチップ外部と信号を受け渡し
するスキャンパス手法が用いられたり、あるいは出力パ
ッドでモニタするチップ内部の信号線を限定して、これ
以外の信号線を調べる必要がある場合にはプローブ針で
直接信号線を触ったり、電子ビームテスタで測定する等
の手法が採られていた。
すことを目的として、チップ内部で並列にやりとりされ
る信号を、シフトレジスタを用いて一連の直列信号群に
変換して少ないパッド数でチップ外部と信号を受け渡し
するスキャンパス手法が用いられたり、あるいは出力パ
ッドでモニタするチップ内部の信号線を限定して、これ
以外の信号線を調べる必要がある場合にはプローブ針で
直接信号線を触ったり、電子ビームテスタで測定する等
の手法が採られていた。
【０００５】
【発明が解決しようとする課題】しかしながら、プロー
ブ針で直接信号線を触っての信号測定は、配線幅が１ミ
クロン前後に微細化された最近のチップでは、配線とプ
ローブ針間の良好な電気的接触をとるのは容易ではな
く、精度よく行えない。また、配線を破壊せずに再現性
のよい測定をするのは困難である。ＦＩＢ（focused io
n beam）装置等により微細な配線に大きな電極を堆積形
成する技術があるが、この技術は、形成時間などの関係
から、多数の信号を観測するのには向いていない。
ブ針で直接信号線を触っての信号測定は、配線幅が１ミ
クロン前後に微細化された最近のチップでは、配線とプ
ローブ針間の良好な電気的接触をとるのは容易ではな
く、精度よく行えない。また、配線を破壊せずに再現性
のよい測定をするのは困難である。ＦＩＢ（focused io
n beam）装置等により微細な配線に大きな電極を堆積形
成する技術があるが、この技術は、形成時間などの関係
から、多数の信号を観測するのには向いていない。
【０００６】また、電子ビームテスタは、信号を電子ビ
ームパルスで時間軸方向にサンプリングすることにより
測定することから、繰り返しのテストパターンを必要と
し、長大な試験パターンでは測定精度が落ちてくる。こ
のため、論理深度の深いチップの測定では、必要十分に
長大な試験パターンは用いることができず、測定可能な
機能試験が制限される。さらに、安定な出力波形を得る
には、熟練と短くはない調整時間が必要である。そし
て、電子ビームテスタは、高価で、真空系をもちメイン
テナンスの手間もかかり、測定のコストは高くつく。
ームパルスで時間軸方向にサンプリングすることにより
測定することから、繰り返しのテストパターンを必要と
し、長大な試験パターンでは測定精度が落ちてくる。こ
のため、論理深度の深いチップの測定では、必要十分に
長大な試験パターンは用いることができず、測定可能な
機能試験が制限される。さらに、安定な出力波形を得る
には、熟練と短くはない調整時間が必要である。そし
て、電子ビームテスタは、高価で、真空系をもちメイン
テナンスの手間もかかり、測定のコストは高くつく。
【０００７】このように、チップの高集積化に伴い、プ
ローブ針や電子ビームテスタを用いた多数の信号線の測
定評価にかかる時間とそのコストは莫大になってきた。
この発明の目的は、チップ内部の信号の論理状態を容易
に観測できるようにして不良解析やデバッグや機能試験
等に必要な時間を短縮することができ、しかも集積度を
ほとんど低下させることがない半導体集積回路を提供す
ることである。また他の発明の目的は、ＭＯＳトランジ
スタに対して集積度をほとんど低下させることなく、集
積できる発光素子を提供すること、および半導体集積回
路の不良解析やデバッグや機能試験等を容易に行うこと
ができる半導体集積回路試験装置を提供することであ
る。
ローブ針や電子ビームテスタを用いた多数の信号線の測
定評価にかかる時間とそのコストは莫大になってきた。
この発明の目的は、チップ内部の信号の論理状態を容易
に観測できるようにして不良解析やデバッグや機能試験
等に必要な時間を短縮することができ、しかも集積度を
ほとんど低下させることがない半導体集積回路を提供す
ることである。また他の発明の目的は、ＭＯＳトランジ
スタに対して集積度をほとんど低下させることなく、集
積できる発光素子を提供すること、および半導体集積回
路の不良解析やデバッグや機能試験等を容易に行うこと
ができる半導体集積回路試験装置を提供することであ
る。
【０００８】
【０００９】請求項１記載の発光素子は、ＭＯＳトラン
ジスタのソース電極を形成する第１の高濃度不純物領域
に隣接するように前記第１の高濃度不純物領域と逆導電
型の第２の高濃度不純物領域を設けて第１および第２の
高濃度不純物領域の隣接部にＰ+ Ｎ+ 接合領域を形成
し、前記ＭＯＳトランジスタのドレイン電極と前記第２
の高濃度不純物領域との間に前記Ｐ+ Ｎ+ 接合領域の降
伏電圧以上の電圧を与えるとともに、前記ＭＯＳトラン
ジスタのゲート電極に与える電圧を制御することによ
り、前記Ｐ+ Ｎ+ 接合領域の降伏時に発生する近赤外光
の発光・非発光の制御を行うようにしている。
ジスタのソース電極を形成する第１の高濃度不純物領域
に隣接するように前記第１の高濃度不純物領域と逆導電
型の第２の高濃度不純物領域を設けて第１および第２の
高濃度不純物領域の隣接部にＰ+ Ｎ+ 接合領域を形成
し、前記ＭＯＳトランジスタのドレイン電極と前記第２
の高濃度不純物領域との間に前記Ｐ+ Ｎ+ 接合領域の降
伏電圧以上の電圧を与えるとともに、前記ＭＯＳトラン
ジスタのゲート電極に与える電圧を制御することによ
り、前記Ｐ+ Ｎ+ 接合領域の降伏時に発生する近赤外光
の発光・非発光の制御を行うようにしている。
【００１０】請求項２記載のＭＯＳ型半導体集積回路
は、ＭＯＳトランジスタのソース電極を形成する第１の
高濃度不純物領域に隣接するように前記第１の高濃度不
純物領域と逆導電型の第２の高濃度不純物領域を設けて
第１および第２の高濃度不純物領域の隣接部にＰ+ Ｎ+
接合領域を形成した発光素子を、内部主回路とともに集
積し、前記ＭＯＳトランジスタのドレイン電極と前記第
２の高濃度不純物領域との間に前記Ｐ+ Ｎ+ 接合領域の
降伏電圧以上の電圧を与えるとともに、前記ＭＯＳトラ
ンジスタのゲート電極に前記内部主回路の信号を与える
ことにより、前記Ｐ+ Ｎ+ 接合領域の降伏時に発生する
近赤外光の発光・非発光の制御を行って前記内部主回路
の状態を前記近赤外光の発光と非発光の組み合わせで表
示するようにしている。
は、ＭＯＳトランジスタのソース電極を形成する第１の
高濃度不純物領域に隣接するように前記第１の高濃度不
純物領域と逆導電型の第２の高濃度不純物領域を設けて
第１および第２の高濃度不純物領域の隣接部にＰ+ Ｎ+
接合領域を形成した発光素子を、内部主回路とともに集
積し、前記ＭＯＳトランジスタのドレイン電極と前記第
２の高濃度不純物領域との間に前記Ｐ+ Ｎ+ 接合領域の
降伏電圧以上の電圧を与えるとともに、前記ＭＯＳトラ
ンジスタのゲート電極に前記内部主回路の信号を与える
ことにより、前記Ｐ+ Ｎ+ 接合領域の降伏時に発生する
近赤外光の発光・非発光の制御を行って前記内部主回路
の状態を前記近赤外光の発光と非発光の組み合わせで表
示するようにしている。
【００１１】請求項３記載のＭＯＳ型半導体集積回路
は、請求項２記載のＭＯＳ型半導体集積回路において、
発光素子により内部主回路の内部バスのデータ単位およ
びその制御信号の論理状態を発光と非発光の２状態の組
み合わせで表示する。請求項４記載のＭＯＳ型半導体集
積回路は、請求項２記載のＭＯＳ型半導体集積回路にお
いて、内部主回路内部に内部主機能回路とこの内部主機
能回路の機能試験を行う試験回路とを有し、前記試験回
路の出力群の論理状態を発光と非発光の２状態の組み合
わせで表示することにより、前記内部主機能回路の機能
を調べる。
は、請求項２記載のＭＯＳ型半導体集積回路において、
発光素子により内部主回路の内部バスのデータ単位およ
びその制御信号の論理状態を発光と非発光の２状態の組
み合わせで表示する。請求項４記載のＭＯＳ型半導体集
積回路は、請求項２記載のＭＯＳ型半導体集積回路にお
いて、内部主回路内部に内部主機能回路とこの内部主機
能回路の機能試験を行う試験回路とを有し、前記試験回
路の出力群の論理状態を発光と非発光の２状態の組み合
わせで表示することにより、前記内部主機能回路の機能
を調べる。
【００１２】請求項５記載のＭＯＳ型半導体集積回路
は、請求項２記載のＭＯＳ型半導体集積回路において、
内部主回路内部に組み合わせ論理回路とレジスタ群から
なる状態遷移回路を有し、前記状態遷移回路の帰還ルー
プ内のレジスタ群の論理状態を発光と非発光の２状態で
表示する。請求項６記載のＭＯＳ型半導体集積回路は、
請求項２記載のＭＯＳ型半導体集積回路において、複数
の所望の信号線群からの出力信号群をチップ内部あるい
は外部より与えられる制御信号で選択するセレクタと、
前記セレクタの出力をチップ内部または外部からの制御
信号で与えられるタイミングでサンプリングするラッチ
とを設け、前記ラッチの出力信号群の論理状態を発光素
子群の発光と非発光の２状態の組み合わせで表示するよ
うにしている。
は、請求項２記載のＭＯＳ型半導体集積回路において、
内部主回路内部に組み合わせ論理回路とレジスタ群から
なる状態遷移回路を有し、前記状態遷移回路の帰還ルー
プ内のレジスタ群の論理状態を発光と非発光の２状態で
表示する。請求項６記載のＭＯＳ型半導体集積回路は、
請求項２記載のＭＯＳ型半導体集積回路において、複数
の所望の信号線群からの出力信号群をチップ内部あるい
は外部より与えられる制御信号で選択するセレクタと、
前記セレクタの出力をチップ内部または外部からの制御
信号で与えられるタイミングでサンプリングするラッチ
とを設け、前記ラッチの出力信号群の論理状態を発光素
子群の発光と非発光の２状態の組み合わせで表示するよ
うにしている。
【００１３】請求項７記載のＭＯＳ型半導体集積回路
は、請求項２記載のＭＯＳ型半導体集積回路において、
複数の所望の信号線群からの出力信号群をチップ内部あ
るいは外部より与えられる制御信号で選択するセレクタ
を設け、前記セレクタの出力群の論理状態を発光素子群
の発光と非発光の２状態の組み合わせで表示するように
している。請求項８記載のＭＯＳ型半導体集積回路は、
請求項２記載のＭＯＳ型半導体集積回路において、内部
主回路の内部状態の近赤外光による表示を強制的に非発
光状態に抑制する手段を備えている。
は、請求項２記載のＭＯＳ型半導体集積回路において、
複数の所望の信号線群からの出力信号群をチップ内部あ
るいは外部より与えられる制御信号で選択するセレクタ
を設け、前記セレクタの出力群の論理状態を発光素子群
の発光と非発光の２状態の組み合わせで表示するように
している。請求項８記載のＭＯＳ型半導体集積回路は、
請求項２記載のＭＯＳ型半導体集積回路において、内部
主回路の内部状態の近赤外光による表示を強制的に非発
光状態に抑制する手段を備えている。
【００１４】請求項９記載の半導体集積回路試験装置
は、請求項２から請求項８までの何れかに記載のＭＯＳ
型半導体集積回路を試験する半導体集積回路試験装置で
あって、パターン発生器と光を取り込む期間の制御手段
を有する撮像用受光素子とを備え、前記パターン発生器
から被試験ＭＯＳ型半導体集積回路へ試験パターンを与
えるとともに、前記撮像用受光素子の光を取り込む期間
の制御手段へ前記試験パターンで決まる前記被試験ＭＯ
Ｓ型半導体集積回路の発光非発光の時系列パターンのう
ち所望の時刻の発光非発光パターンを選択的に取り込む
ための制御信号を与えるようにしている。
は、請求項２から請求項８までの何れかに記載のＭＯＳ
型半導体集積回路を試験する半導体集積回路試験装置で
あって、パターン発生器と光を取り込む期間の制御手段
を有する撮像用受光素子とを備え、前記パターン発生器
から被試験ＭＯＳ型半導体集積回路へ試験パターンを与
えるとともに、前記撮像用受光素子の光を取り込む期間
の制御手段へ前記試験パターンで決まる前記被試験ＭＯ
Ｓ型半導体集積回路の発光非発光の時系列パターンのう
ち所望の時刻の発光非発光パターンを選択的に取り込む
ための制御信号を与えるようにしている。
【００１５】
【００１６】請求項１記載の発光素子は、ＭＯＳトラン
ジスタとＰ+ Ｎ+ 接合領域との直列回路になっている。
この直列回路にＰ+ Ｎ+ 接合領域の降伏電圧以上の電圧
を与えるとともに、ＭＯＳトランジスタを導通状態にす
ると、Ｐ+ Ｎ+ 接合領域が降伏して降伏電流が流れ、Ｐ
+ Ｎ+ 接合領域からは微弱な近赤外光（観測事実であ
る）が発生する。この発光素子は、ＭＯＳトランジスタ
の大きさとほぼ同じであり、高密度にチップに集中で
き、発光素子の集積は、集積度をほとんど低下させるこ
とがない。
ジスタとＰ+ Ｎ+ 接合領域との直列回路になっている。
この直列回路にＰ+ Ｎ+ 接合領域の降伏電圧以上の電圧
を与えるとともに、ＭＯＳトランジスタを導通状態にす
ると、Ｐ+ Ｎ+ 接合領域が降伏して降伏電流が流れ、Ｐ
+ Ｎ+ 接合領域からは微弱な近赤外光（観測事実であ
る）が発生する。この発光素子は、ＭＯＳトランジスタ
の大きさとほぼ同じであり、高密度にチップに集中で
き、発光素子の集積は、集積度をほとんど低下させるこ
とがない。
【００１７】請求項２記載のＭＯＳ型半導体集積回路
は、チップに集積された発光素子におけるＭＯＳトラン
ジスタのゲート電極をチップの所望の内部主回路の状態
で制御することにより、内部主回路の状態を発光素子の
発光と非発光の２状態の組み合わせで表示することがで
きる。この結果、チップ内部の信号の論理状態を容易に
観測でき、不良解析やデバッグや機能試験等に必要な時
間を短縮することができる。また、通常のＣＭＯＳプロ
セスで内部主回路の状態を表示するための発光素子を容
易に形成することができ、その大きさはＭＯＳトランジ
スタと同程度であり、高密度に集積することができ、発
光素子を設けたことによる集積度の低下はほとんどな
い。
は、チップに集積された発光素子におけるＭＯＳトラン
ジスタのゲート電極をチップの所望の内部主回路の状態
で制御することにより、内部主回路の状態を発光素子の
発光と非発光の２状態の組み合わせで表示することがで
きる。この結果、チップ内部の信号の論理状態を容易に
観測でき、不良解析やデバッグや機能試験等に必要な時
間を短縮することができる。また、通常のＣＭＯＳプロ
セスで内部主回路の状態を表示するための発光素子を容
易に形成することができ、その大きさはＭＯＳトランジ
スタと同程度であり、高密度に集積することができ、発
光素子を設けたことによる集積度の低下はほとんどな
い。
【００１８】請求項３記載のＭＯＳ型半導体集積回路
は、内部主回路の入出力状態だけでなく、内部主回路の
内部バスの状態も発光素子の発光と非発光の２状態の組
み合わせで表示することができる。この結果、内部主回
路の内部バス上の信号の論理状態を容易に観測でき、一
層細かな機能テストや不良解析やデバッグ等を行うこと
ができる。
は、内部主回路の入出力状態だけでなく、内部主回路の
内部バスの状態も発光素子の発光と非発光の２状態の組
み合わせで表示することができる。この結果、内部主回
路の内部バス上の信号の論理状態を容易に観測でき、一
層細かな機能テストや不良解析やデバッグ等を行うこと
ができる。
【００１９】請求項４記載のＭＯＳ型半導体集積回路
は、試験回路による内部主機能回路の機能試験の結果を
発光素子の発光と非発光の２状態の組み合わせで表示す
ることができる。この結果、外部に試験回路は不要であ
るので、試験効率を向上させることができる。請求項５
記載のＭＯＳ型半導体集積回路は、組み合わせ論理回路
とレジスタ群からなる状態遷移回路の論理状態を発光素
子の発光と非発光の２状態の組み合わせで表示すること
ができる。この結果、状態遷移回路の信号の論理状態を
容易に観測でき、不良解析やデバッグや機能試験等に必
要な時間を短縮することができる。
は、試験回路による内部主機能回路の機能試験の結果を
発光素子の発光と非発光の２状態の組み合わせで表示す
ることができる。この結果、外部に試験回路は不要であ
るので、試験効率を向上させることができる。請求項５
記載のＭＯＳ型半導体集積回路は、組み合わせ論理回路
とレジスタ群からなる状態遷移回路の論理状態を発光素
子の発光と非発光の２状態の組み合わせで表示すること
ができる。この結果、状態遷移回路の信号の論理状態を
容易に観測でき、不良解析やデバッグや機能試験等に必
要な時間を短縮することができる。
【００２０】請求項６記載のＭＯＳ型半導体集積回路
は、複数の信号線の状態を一つの発光素子で時分割して
表示することができ、複数の信号線の論理状態を一つの
発光素子で観測することができ、集積する発光素子の個
数を少なくすることができ、集積度の向上に有利であ
る。また、ラッチによって信号線のデータを保持するの
で、ダイナミックな回路の状態の観測に有利である。
は、複数の信号線の状態を一つの発光素子で時分割して
表示することができ、複数の信号線の論理状態を一つの
発光素子で観測することができ、集積する発光素子の個
数を少なくすることができ、集積度の向上に有利であ
る。また、ラッチによって信号線のデータを保持するの
で、ダイナミックな回路の状態の観測に有利である。
【００２１】請求項７記載のＭＯＳ型半導体集積回路
は、複数の信号線の状態を一つの発光素子で時分割して
表示することができ、複数の信号線の論理状態を一つの
発光素子で観測することができ、集積する発光素子の個
数を少なくすることができ、集積度の向上に有利であ
る。請求項８記載のＭＯＳ型半導体集積回路は、発光素
子の発光を強制的に停止させることができるので、不要
な発光を停止して消費電力を削減することができる。
は、複数の信号線の状態を一つの発光素子で時分割して
表示することができ、複数の信号線の論理状態を一つの
発光素子で観測することができ、集積する発光素子の個
数を少なくすることができ、集積度の向上に有利であ
る。請求項８記載のＭＯＳ型半導体集積回路は、発光素
子の発光を強制的に停止させることができるので、不要
な発光を停止して消費電力を削減することができる。
【００２２】請求項９記載の発明の半導体集積回路試験
装置によれば、パターン発生器から発生する試験パター
ンによって被試験ＭＯＳ型半導体集積回路を動作させ
る。このとき、パターン発生器から光を取り込む期間の
制御手段に対し制御信号が与えられるので、試験パター
ンで決まる被試験ＭＯＳ型半導体集積回路の発光非発光
の時系列パターンのうち所望の時刻の発光非発光パター
ンを受光用撮像素子を通して取り込むことができ、連続
的に変化する被試験ＭＯＳ型半導体集積回路の特定の時
刻における状態を被試験素子の動作を停止させることな
く得ることができ、ＭＯＳ型半導体集積回路の不良解析
やデバッグや機能試験等を容易に行うことができる。
装置によれば、パターン発生器から発生する試験パター
ンによって被試験ＭＯＳ型半導体集積回路を動作させ
る。このとき、パターン発生器から光を取り込む期間の
制御手段に対し制御信号が与えられるので、試験パター
ンで決まる被試験ＭＯＳ型半導体集積回路の発光非発光
の時系列パターンのうち所望の時刻の発光非発光パター
ンを受光用撮像素子を通して取り込むことができ、連続
的に変化する被試験ＭＯＳ型半導体集積回路の特定の時
刻における状態を被試験素子の動作を停止させることな
く得ることができ、ＭＯＳ型半導体集積回路の不良解析
やデバッグや機能試験等を容易に行うことができる。
【００２３】
【実施例】この発明の第１の実施例の半導体集積回路に
おける発光素子の部分のレイアウト図およびその断面図
を図１（ａ），（ｂ）にそれぞれ示す。この発光素子
は、通常のＣ−ＭＯＳプロセスで形成され、Ｐ型基板１
１の上に形成された能動領域１にＮ型ＭＯＳトランジス
タと発光領域とが形成される。Ｎ型ＭＯＳトランジスタ
のドレイン電極およびソース電極はそれぞれＮ+ 不純物
領域２，３で形成されている。４はポリシリコンからな
るＭＯＳトランジスタのゲート電極である。
おける発光素子の部分のレイアウト図およびその断面図
を図１（ａ），（ｂ）にそれぞれ示す。この発光素子
は、通常のＣ−ＭＯＳプロセスで形成され、Ｐ型基板１
１の上に形成された能動領域１にＮ型ＭＯＳトランジス
タと発光領域とが形成される。Ｎ型ＭＯＳトランジスタ
のドレイン電極およびソース電極はそれぞれＮ+ 不純物
領域２，３で形成されている。４はポリシリコンからな
るＭＯＳトランジスタのゲート電極である。
【００２４】アルミ配線５は、コンタクト６を介してＭ
ＯＳトランジスタのドレイン電極となるＮ+ 不純物領域
２に接続されている。アルミ配線７は、コンタクト８を
介してＭＯＳトランジスタのソース電極（Ｎ+ 不純物領
域３）と逆導電型のＰ+ 不純物領域９に接続されてい
る。Ｐ+ 不純物領域９は、ＭＯＳトランジスタのソース
電極となるＮ+ 不純物領域３に隣接するように形成され
ていて、Ｎ+ 不純物領域３およびＰ+ 不純物領域９の隣
接部にＰ+ Ｎ+ 接合領域１０が形成される。
ＯＳトランジスタのドレイン電極となるＮ+ 不純物領域
２に接続されている。アルミ配線７は、コンタクト８を
介してＭＯＳトランジスタのソース電極（Ｎ+ 不純物領
域３）と逆導電型のＰ+ 不純物領域９に接続されてい
る。Ｐ+ 不純物領域９は、ＭＯＳトランジスタのソース
電極となるＮ+ 不純物領域３に隣接するように形成され
ていて、Ｎ+ 不純物領域３およびＰ+ 不純物領域９の隣
接部にＰ+ Ｎ+ 接合領域１０が形成される。
【００２５】この発光素子を形成するのに必要な逆導電
型の不純物領域（この例では、Ｐ+ 不純物領域９）は、
発光素子を構成するＭＯＳトランジスタと相補なＭＯＳ
トランジスタのドレイン電極およびソース電極を形成す
る不純物領域と同時に形成される。１２は１ｏｃｏｓ酸
化膜、１３は層間絶縁膜である。なお、発光素子をＰ型
ＭＯＳトランジスタで形成する場合も上記と同様であ
り、不純物領域の導電形式を反転すればよい。
型の不純物領域（この例では、Ｐ+ 不純物領域９）は、
発光素子を構成するＭＯＳトランジスタと相補なＭＯＳ
トランジスタのドレイン電極およびソース電極を形成す
る不純物領域と同時に形成される。１２は１ｏｃｏｓ酸
化膜、１３は層間絶縁膜である。なお、発光素子をＰ型
ＭＯＳトランジスタで形成する場合も上記と同様であ
り、不純物領域の導電形式を反転すればよい。
【００２６】この発光素子において、アルミ配線７とア
ルミ配線５との間にＰ+ Ｎ+ 接合領域１０が逆バイアス
になるように電圧を与える。この際、Ｐ+ Ｎ+ 接合領域
１０の降伏電圧以上の電圧を与え、ゲート電極４の電圧
を制御してＭＯＳトランジスタを導通状態にすると、Ｐ
+ Ｎ+ 接合領域１０は降伏してＭＯＳトランジスタの電
流駆動能力で制限される降伏電流が流れる。その結果、
Ｐ+ Ｎ+ 接合領域１０の近傍から微弱な近赤外の発光が
生じる。
ルミ配線５との間にＰ+ Ｎ+ 接合領域１０が逆バイアス
になるように電圧を与える。この際、Ｐ+ Ｎ+ 接合領域
１０の降伏電圧以上の電圧を与え、ゲート電極４の電圧
を制御してＭＯＳトランジスタを導通状態にすると、Ｐ
+ Ｎ+ 接合領域１０は降伏してＭＯＳトランジスタの電
流駆動能力で制限される降伏電流が流れる。その結果、
Ｐ+ Ｎ+ 接合領域１０の近傍から微弱な近赤外の発光が
生じる。
【００２７】この微弱な近赤外の発光は、ホットキャリ
ヤ解析装置等に用いる高感度の撮像素子（例えばＫＬＡ
社〔米国〕のＥＭＭＩに用いられているＣＣＤ撮像素
子）で観測することができる。実際にＰ+ 不純物領域９
の不純物濃度が６×１０19／cm3 、Ｎ+ 不純物領域３の
不純物濃度が３×１０20／cm3 の条件で作成されたＰ+
Ｎ+ 接合領域１０では、４Ｖ以下の逆方向バイアスで降
伏して１ミクロン前後の波長の近赤外光が観測された。
ヤ解析装置等に用いる高感度の撮像素子（例えばＫＬＡ
社〔米国〕のＥＭＭＩに用いられているＣＣＤ撮像素
子）で観測することができる。実際にＰ+ 不純物領域９
の不純物濃度が６×１０19／cm3 、Ｎ+ 不純物領域３の
不純物濃度が３×１０20／cm3 の条件で作成されたＰ+
Ｎ+ 接合領域１０では、４Ｖ以下の逆方向バイアスで降
伏して１ミクロン前後の波長の近赤外光が観測された。
【００２８】この発光素子を通常のＣＭＯＳプロセスで
形成した場合の主要なフローを図１０（ａ）〜（ｅ）に
簡単に示す。この発光素子は、Ｎ−ウェルＣＭＯＳ型プ
ロセスで形成されている。（ａ）Ｐ型シリコン基板１０
０にＳｉＯ2 からなるフィールド酸化膜１０１を形成す
る。
形成した場合の主要なフローを図１０（ａ）〜（ｅ）に
簡単に示す。この発光素子は、Ｎ−ウェルＣＭＯＳ型プ
ロセスで形成されている。（ａ）Ｐ型シリコン基板１０
０にＳｉＯ2 からなるフィールド酸化膜１０１を形成す
る。
【００２９】（ｂ）フォトレジスト１０２をしゃへいマ
スクとして、Ｎ型不純物であるＡｓ+ （ヒ素イオン）を
ドーズ量〜１０13／cm2 で注入する。このイオン注入さ
れた領域はＮ−ウェル１０３となる。（ｃ）フォトレジ
スト１０５をしゃへいマスクとして、Ｎ型不純物である
Ａｓ+ （エネルギー〜６０ＫｅＶ）をドーズ量〜１０15
／cm2 で注入することによりＮｃｈ−ＭＯＳトランジス
タのソースおよびドレイン領域１０８とＮ−ウェル１０
３上のＮ+ 領域１０７を形成する。
スクとして、Ｎ型不純物であるＡｓ+ （ヒ素イオン）を
ドーズ量〜１０13／cm2 で注入する。このイオン注入さ
れた領域はＮ−ウェル１０３となる。（ｃ）フォトレジ
スト１０５をしゃへいマスクとして、Ｎ型不純物である
Ａｓ+ （エネルギー〜６０ＫｅＶ）をドーズ量〜１０15
／cm2 で注入することによりＮｃｈ−ＭＯＳトランジス
タのソースおよびドレイン領域１０８とＮ−ウェル１０
３上のＮ+ 領域１０７を形成する。
【００３０】（ｄ）フォトレジスト１０９をしゃへいマ
スクとして、Ｐ型不純物であるＢＦ2 + （エネルギー〜
４０ＫｅＶ）をドーズ量〜１０15／cm2 で注入すること
によりＰｃｈ−ＭＯＳトランジスタのソースおよびドレ
イン領域１１２とＰ型シリコン基板１００上のＰ+ 領域
１１０を形成する。このとき、Ｐ+ Ｎ+ 接合１１１が形
成される。Ｐ+ およびＮ+ の拡散深さは、９００℃，７
０分の条件でアニールした時、Ｐ+ は０．４５μｍ、Ｎ
+ は０．２５μｍ程度である。Ｐ+ Ｎ+ 接合１１１の全
長はスケールとして数μｍ〜数１０μｍが選ばれる。
スクとして、Ｐ型不純物であるＢＦ2 + （エネルギー〜
４０ＫｅＶ）をドーズ量〜１０15／cm2 で注入すること
によりＰｃｈ−ＭＯＳトランジスタのソースおよびドレ
イン領域１１２とＰ型シリコン基板１００上のＰ+ 領域
１１０を形成する。このとき、Ｐ+ Ｎ+ 接合１１１が形
成される。Ｐ+ およびＮ+ の拡散深さは、９００℃，７
０分の条件でアニールした時、Ｐ+ は０．４５μｍ、Ｎ
+ は０．２５μｍ程度である。Ｐ+ Ｎ+ 接合１１１の全
長はスケールとして数μｍ〜数１０μｍが選ばれる。
【００３１】（ｅ）層間絶縁膜１１３をＣＶＤ法により
堆積し、コンタクト穴１１４を形成後メタル（アルミニ
ウム配線）１１５で所望の発光素子１１６とコンタクト
をとっている。この発光素子の大きさは、ＭＯＳトラン
ジスタと同程度であるので、高密度にＣＭＯＳ半導体集
積回路に集積することができ、半導体集積回路の集積度
をほとんど低下させない。また、この発光素子を駆動す
るために増加する浮遊容量は、小さなＭＯＳトランジス
タ（例えばチャンネル長１ミクロン、チャンネル幅５ミ
クロン）のゲート容量程度である。
堆積し、コンタクト穴１１４を形成後メタル（アルミニ
ウム配線）１１５で所望の発光素子１１６とコンタクト
をとっている。この発光素子の大きさは、ＭＯＳトラン
ジスタと同程度であるので、高密度にＣＭＯＳ半導体集
積回路に集積することができ、半導体集積回路の集積度
をほとんど低下させない。また、この発光素子を駆動す
るために増加する浮遊容量は、小さなＭＯＳトランジス
タ（例えばチャンネル長１ミクロン、チャンネル幅５ミ
クロン）のゲート容量程度である。
【００３２】つぎに、この発明の第１の実施例の半導体
集積回路の全体の概略構成図を図２に示す。この実施例
における半導体集積回路２１は、パッド２２を介して外
部と内部主回路２３との間で信号をやりとりすることに
より動作している。内部主回路２３の論理状態は、これ
に対応した信号２４を図１に示した構造を有する発光素
子２５のＭＯＳトランジスタのゲート電極に接続するこ
とにより、発光素子２５の発光と非発光の組み合わせで
表示される。発光素子２５のドレイン電極側の配線およ
びＰ+ Ｎ+ 接合領域側の配線は、Ｃ−ＭＯＳ半導体集積
回路の電源ＶDD，ＶSSに接続されている。
集積回路の全体の概略構成図を図２に示す。この実施例
における半導体集積回路２１は、パッド２２を介して外
部と内部主回路２３との間で信号をやりとりすることに
より動作している。内部主回路２３の論理状態は、これ
に対応した信号２４を図１に示した構造を有する発光素
子２５のＭＯＳトランジスタのゲート電極に接続するこ
とにより、発光素子２５の発光と非発光の組み合わせで
表示される。発光素子２５のドレイン電極側の配線およ
びＰ+ Ｎ+ 接合領域側の配線は、Ｃ−ＭＯＳ半導体集積
回路の電源ＶDD，ＶSSに接続されている。
【００３３】従来、内部主回路２３の不良解析や機能試
験やデバッグ等は、通常パッド２２を介して行い、それ
で不足する信号を見る必要がある場合は、プローブ針や
電子ビームテスタを用いたり、あるいは信号観測用の小
さなパッドを設けて内部主回路２３の内部の信号線を直
接調べていた。しかし、この方法は、多くの信号を同時
に観測するには時間が多くかかり、コストの点から向い
ていない。また、プローブで触れるほどの大きさのパッ
ドは、チップ面積の増加と浮遊容量の増加に起因する回
路の性能低下のために、必要なすべての内部主回路２３
のノードに設けることはできない。
験やデバッグ等は、通常パッド２２を介して行い、それ
で不足する信号を見る必要がある場合は、プローブ針や
電子ビームテスタを用いたり、あるいは信号観測用の小
さなパッドを設けて内部主回路２３の内部の信号線を直
接調べていた。しかし、この方法は、多くの信号を同時
に観測するには時間が多くかかり、コストの点から向い
ていない。また、プローブで触れるほどの大きさのパッ
ドは、チップ面積の増加と浮遊容量の増加に起因する回
路の性能低下のために、必要なすべての内部主回路２３
のノードに設けることはできない。
【００３４】ところが、この実施例における発光素子２
５の大きさはＭＯＳトランジスタと同程度であり、高密
度に実装できるので、内部主回路２３の必要な場所に十
分に設けてもチップサイズの増加は僅かであり、回路の
性能低下も問題にならない。また、テレビジョン画像で
観測することにより多くの信号を同時に調べることが可
能で、回路の不良解析や機能試験やデバッグの効率を大
幅に向上させることができる。
５の大きさはＭＯＳトランジスタと同程度であり、高密
度に実装できるので、内部主回路２３の必要な場所に十
分に設けてもチップサイズの増加は僅かであり、回路の
性能低下も問題にならない。また、テレビジョン画像で
観測することにより多くの信号を同時に調べることが可
能で、回路の不良解析や機能試験やデバッグの効率を大
幅に向上させることができる。
【００３５】なお、この実施例では、発光素子２５とし
て図１に示した構造を有する発光素子を用いたが、短チ
ャンネルのＭＯＳトランジスタのＯＮ，ＯＦＦを内部主
回路２３の状態で制御して、ＯＮ時に発生するホットキ
ャリア現象の近赤外光を用いても同様の効果が得られ、
この場合、図１に示す発光素子よりもさらに小さくなり
高密度に集積できる。
て図１に示した構造を有する発光素子を用いたが、短チ
ャンネルのＭＯＳトランジスタのＯＮ，ＯＦＦを内部主
回路２３の状態で制御して、ＯＮ時に発生するホットキ
ャリア現象の近赤外光を用いても同様の効果が得られ、
この場合、図１に示す発光素子よりもさらに小さくなり
高密度に集積できる。
【００３６】つぎに、この発明の第２の実施例の半導体
集積回路の構成図を図３に示す。この実施例における半
導体集積回路３１は、回路ブロック３２，３３，３４，
３５の４個のブロックで構成され、回路ブロック３２，
３３，３４間は内部バスおよびその制御信号３６で結ば
れ、回路ブロック３３，３５間は内部バスおよびその制
御信号３７で結ばれ、これらが内部主回路を構成してい
る。
集積回路の構成図を図３に示す。この実施例における半
導体集積回路３１は、回路ブロック３２，３３，３４，
３５の４個のブロックで構成され、回路ブロック３２，
３３，３４間は内部バスおよびその制御信号３６で結ば
れ、回路ブロック３３，３５間は内部バスおよびその制
御信号３７で結ばれ、これらが内部主回路を構成してい
る。
【００３７】内部バスおよびその制御信号３６，３７の
個々の信号線は、それぞれ図１に示した構造を有する発
光素子３８のＭＯＳトランジスタのゲート電極に接続さ
れ、その論理状態は発光・非発光のパターンで表示され
る。３９はパッドである。この実施例は、内部バスおよ
びその制御信号３６，３７の状態を短時間で容易に調べ
られるようにしたものである。このような構成をとるこ
とにより、各回路ブロック３２，３３，３４，３５の入
出力信号を迅速に調べることができるようになり、多数
の回路ブロック３２，３３，３４，３５が複数の内部バ
スおよびその制御信号３６，３７で結合された構造をも
つ半導体集積回路３１の機能テストや不良解析やデバッ
グ等の効率を大幅に向上させることができる。
個々の信号線は、それぞれ図１に示した構造を有する発
光素子３８のＭＯＳトランジスタのゲート電極に接続さ
れ、その論理状態は発光・非発光のパターンで表示され
る。３９はパッドである。この実施例は、内部バスおよ
びその制御信号３６，３７の状態を短時間で容易に調べ
られるようにしたものである。このような構成をとるこ
とにより、各回路ブロック３２，３３，３４，３５の入
出力信号を迅速に調べることができるようになり、多数
の回路ブロック３２，３３，３４，３５が複数の内部バ
スおよびその制御信号３６，３７で結合された構造をも
つ半導体集積回路３１の機能テストや不良解析やデバッ
グ等の効率を大幅に向上させることができる。
【００３８】なお、この発光素子３８を構成するＭＯＳ
トランジスタに直列に追加のＭＯＳトランジスタを設
け、発光を観測しない場合にこの追加のＭＯＳトランジ
スタを非導通状態にしておくか、またはスイッチを用い
て発光素子３８を構成するＭＯＳトランジスタのゲート
電位をオフ状態に切り替える等の強制的に非発光状態に
抑制する手段を設けることにより、発光を制限して半導
体集積回路３１の消費電力を節約することができる。
トランジスタに直列に追加のＭＯＳトランジスタを設
け、発光を観測しない場合にこの追加のＭＯＳトランジ
スタを非導通状態にしておくか、またはスイッチを用い
て発光素子３８を構成するＭＯＳトランジスタのゲート
電位をオフ状態に切り替える等の強制的に非発光状態に
抑制する手段を設けることにより、発光を制限して半導
体集積回路３１の消費電力を節約することができる。
【００３９】つぎに、この発明の第３の実施例の半導体
集積回路の構成図を図４に示す。この実施例における半
導体集積回路４１の機能を担う内部主機能回路４２に
は、その機能の試験を行う試験回路４３が接続されてい
て、内部主機能回路４２と試験回路４３とで内部主回路
が構成される。上記試験回路４３の結果の出力４５は、
図１に示した構造を有する発光素子４４のＭＯＳトラン
ジスタのゲート電極に接続される。
集積回路の構成図を図４に示す。この実施例における半
導体集積回路４１の機能を担う内部主機能回路４２に
は、その機能の試験を行う試験回路４３が接続されてい
て、内部主機能回路４２と試験回路４３とで内部主回路
が構成される。上記試験回路４３の結果の出力４５は、
図１に示した構造を有する発光素子４４のＭＯＳトラン
ジスタのゲート電極に接続される。
【００４０】試験回路４３は、例えば試験パターンの発
生器と、試験パターンに対応した出力の期待値を格納し
たＲＯＭと、実際の内部主機能回路４２の出力と期待値
とを比較する比較器等により構成されている。試験結果
としては、比較器の出力が発光素子４４に接続されるこ
とにより、発光素子４４の発光・非発光のパターンで出
力される。
生器と、試験パターンに対応した出力の期待値を格納し
たＲＯＭと、実際の内部主機能回路４２の出力と期待値
とを比較する比較器等により構成されている。試験結果
としては、比較器の出力が発光素子４４に接続されるこ
とにより、発光素子４４の発光・非発光のパターンで出
力される。
【００４１】この実施例のような構成では、試験回路４
３の結果の出力４５をパッド４６を増やすことなく行え
る。従来の試験回路で行われていたように試験結果を出
力する際に、パッド４６を時分割で使用したり、シリア
ル信号に変換したりして結果を出力する必要はなくな
り、試験の効率は向上する。つぎに、この発明の第４の
実施例の半導体集積回路の構成図を図５に示す。この実
施例における半導体集積回路５１は、組み合わせ論理回
路５２と以前に入力された状態を保持するレジスタ群５
３とで構成される状態遷移回路を含んでいて、この状態
遷移回路が内部主回路となる。組み合わせ論理回路５２
の出力５４は、レジスタ群５３を介して組み合わせ論理
回路５２の入力５５に戻されて帰還ループを形成してい
る。レジスタ群５３の出力でもある入力５５は、図１に
示した構造を有する発光素子５８のＭＯＳトランジスタ
のゲート電極に各々接続され、レジスタ群５３の論理状
態は、発光素子５８の発光・非発光のパターンの組み合
わせで表示される。５９はパッドである。
３の結果の出力４５をパッド４６を増やすことなく行え
る。従来の試験回路で行われていたように試験結果を出
力する際に、パッド４６を時分割で使用したり、シリア
ル信号に変換したりして結果を出力する必要はなくな
り、試験の効率は向上する。つぎに、この発明の第４の
実施例の半導体集積回路の構成図を図５に示す。この実
施例における半導体集積回路５１は、組み合わせ論理回
路５２と以前に入力された状態を保持するレジスタ群５
３とで構成される状態遷移回路を含んでいて、この状態
遷移回路が内部主回路となる。組み合わせ論理回路５２
の出力５４は、レジスタ群５３を介して組み合わせ論理
回路５２の入力５５に戻されて帰還ループを形成してい
る。レジスタ群５３の出力でもある入力５５は、図１に
示した構造を有する発光素子５８のＭＯＳトランジスタ
のゲート電極に各々接続され、レジスタ群５３の論理状
態は、発光素子５８の発光・非発光のパターンの組み合
わせで表示される。５９はパッドである。
【００４２】状態遷移回路は、組み合わせ論理回路５２
の入力５６に信号を与えると、組み合わせ論理回路５２
の出力５７に結果が出る。出力５７の状態は、帰還ルー
プ内に以前の状態を保持しているレジスタ群５３が存在
するので、以前の入力５６の状態に依存する。このた
め、状態遷移回路の効率的なデバッグや不良解析や機能
試験には、レジスタ群５３の状態を調べることは有効で
ある。
の入力５６に信号を与えると、組み合わせ論理回路５２
の出力５７に結果が出る。出力５７の状態は、帰還ルー
プ内に以前の状態を保持しているレジスタ群５３が存在
するので、以前の入力５６の状態に依存する。このた
め、状態遷移回路の効率的なデバッグや不良解析や機能
試験には、レジスタ群５３の状態を調べることは有効で
ある。
【００４３】この実施例によれば、簡単な構成でレジス
タ群５３の状態を確実に調べることができる。また、発
光素子５８が小型であるために、レジスタ群５３のそれ
ぞれに発光素子５８を接続してもそれほど回路全体の大
きさは増加せず、性能低下も最小限に抑えることができ
る。つぎに、この発明の第５の実施例の半導体集積回路
の概略構成図を図６に示す。この実施例における信号線
６１，６２，６３は、半導体集積回路６４の検査すべき
信号線（例えば、内部主回路から引き出されたもの）で
あり、それぞれセレクタ６５の入力に接続されている。
セレクタ６５は、チップ内部あるいは外部より与えられ
る制御信号６８により信号線を選択してラッチ６６の入
力に接続する。ラッチ６６は、チップ外部または内部よ
り与えられる制御信号６９によるタイミングで入力デー
タをサンプリングして保持する。
タ群５３の状態を確実に調べることができる。また、発
光素子５８が小型であるために、レジスタ群５３のそれ
ぞれに発光素子５８を接続してもそれほど回路全体の大
きさは増加せず、性能低下も最小限に抑えることができ
る。つぎに、この発明の第５の実施例の半導体集積回路
の概略構成図を図６に示す。この実施例における信号線
６１，６２，６３は、半導体集積回路６４の検査すべき
信号線（例えば、内部主回路から引き出されたもの）で
あり、それぞれセレクタ６５の入力に接続されている。
セレクタ６５は、チップ内部あるいは外部より与えられ
る制御信号６８により信号線を選択してラッチ６６の入
力に接続する。ラッチ６６は、チップ外部または内部よ
り与えられる制御信号６９によるタイミングで入力デー
タをサンプリングして保持する。
【００４４】ラッチ６６でサンプリングされたデータ
は、図１に示した構造を有する発光素子６７のＭＯＳト
ランジスタのゲート電極にそれぞれ接続され、発光素子
６７の発光・非発光のパターンで表示される。６０１は
パッドである。この実施例では、複数の信号線６１，６
２，６３の状態を同一の発光素子６７群で時分割で観測
するので、発光素子６７をチップ内でまとめてレイアウ
トしておくことにより、チップ内の特定の箇所を観測す
るだけで多数の信号の観測が可能であり、集積度の向上
に有利である。このため、チップを載せたステージを移
動させる手間を省略でき、機能試験や不良箇所やデバッ
グの効率が一層改善される。また、ラッチ６６でデータ
をラッチすることにより、必要な発光と非発光の時系列
パターンから所望の時刻のパターンを選択して外部に表
示することができる。さらに、ダイナミックな回路で
は、パターンを静止させると出力状態が時間とともに崩
壊していくので、データをラッチすることは測定を容易
にする上で重要である。
は、図１に示した構造を有する発光素子６７のＭＯＳト
ランジスタのゲート電極にそれぞれ接続され、発光素子
６７の発光・非発光のパターンで表示される。６０１は
パッドである。この実施例では、複数の信号線６１，６
２，６３の状態を同一の発光素子６７群で時分割で観測
するので、発光素子６７をチップ内でまとめてレイアウ
トしておくことにより、チップ内の特定の箇所を観測す
るだけで多数の信号の観測が可能であり、集積度の向上
に有利である。このため、チップを載せたステージを移
動させる手間を省略でき、機能試験や不良箇所やデバッ
グの効率が一層改善される。また、ラッチ６６でデータ
をラッチすることにより、必要な発光と非発光の時系列
パターンから所望の時刻のパターンを選択して外部に表
示することができる。さらに、ダイナミックな回路で
は、パターンを静止させると出力状態が時間とともに崩
壊していくので、データをラッチすることは測定を容易
にする上で重要である。
【００４５】つぎに、この発明の第６の実施例の半導体
集積回路の概略構成図を図７に示す。この実施例におい
て、信号線７１，７２，７３は、半導体集積回路７４の
検査すべき信号線（例えば、内部主回路から引き出され
たもの）であり、それぞれセレクタ７５の入力に接続さ
れている。セレクタ７５は、チップ内部あるいは外部よ
り与えられる制御信号７７により信号線７１，７２，７
３を選択して、図１に示した構造を有する発光素子７６
を構成するＭＯＳトランジスタのゲート電極にそれぞれ
接続する。セレクタ７５の出力データは、発光素子７６
の発光・非発光のパターンで表示される。７８はパッド
である。
集積回路の概略構成図を図７に示す。この実施例におい
て、信号線７１，７２，７３は、半導体集積回路７４の
検査すべき信号線（例えば、内部主回路から引き出され
たもの）であり、それぞれセレクタ７５の入力に接続さ
れている。セレクタ７５は、チップ内部あるいは外部よ
り与えられる制御信号７７により信号線７１，７２，７
３を選択して、図１に示した構造を有する発光素子７６
を構成するＭＯＳトランジスタのゲート電極にそれぞれ
接続する。セレクタ７５の出力データは、発光素子７６
の発光・非発光のパターンで表示される。７８はパッド
である。
【００４６】この実施例では、複数の信号線７１，７
２，７３の状態を同一の発光素子７６群で時分割で観測
するので、発光素子７６をチップ内でまとめてレイアウ
トしておくことにより、チップ内の特定の箇所を観測す
るだけで多数の信号の観測が可能である。このため、チ
ップを乗せたステージを移動させる手間を省略でき、機
能試験や不良解析やデバッグの効率が一層改善される。
また、発光素子７６の発光と非発光の時系列パターンの
うち所望の時刻のパターンを測定するには、測定装置側
で所望の時刻だけパターンを取り込むようにすればよ
い。また、回路がスタティックに構成されていれば、半
導体集積回路７４に入力している試験パターンを静止さ
せることにより、任意の時刻に対応した発光・非発光の
パターンを観測できる。
２，７３の状態を同一の発光素子７６群で時分割で観測
するので、発光素子７６をチップ内でまとめてレイアウ
トしておくことにより、チップ内の特定の箇所を観測す
るだけで多数の信号の観測が可能である。このため、チ
ップを乗せたステージを移動させる手間を省略でき、機
能試験や不良解析やデバッグの効率が一層改善される。
また、発光素子７６の発光と非発光の時系列パターンの
うち所望の時刻のパターンを測定するには、測定装置側
で所望の時刻だけパターンを取り込むようにすればよ
い。また、回路がスタティックに構成されていれば、半
導体集積回路７４に入力している試験パターンを静止さ
せることにより、任意の時刻に対応した発光・非発光の
パターンを観測できる。
【００４７】つぎに、この発明の一実施例の半導体集積
回路試験装置の概略構成図を図８に示す。図１に示した
構造を有する発光素子群８１を集積して回路の内部状態
を発光・非発光のパターンで表示する半導体集積回路が
被試験素子８２である。パターン発生器８３は、試験パ
ターン８４を発生して被試験素子８２に与える。その結
果、発光・非発光の時系列パターン８５が発生する。ま
た、パターン発生器８３は、撮像用受光素子８７の光を
取り込む期間を制御する制御手段８６に、所望の時刻パ
ターンの取り込みを目的とした制御信号８８を与える。
制御信号８８は試験パターン８４から決定される。８９
は撮像用受光素子８７の出力である。
回路試験装置の概略構成図を図８に示す。図１に示した
構造を有する発光素子群８１を集積して回路の内部状態
を発光・非発光のパターンで表示する半導体集積回路が
被試験素子８２である。パターン発生器８３は、試験パ
ターン８４を発生して被試験素子８２に与える。その結
果、発光・非発光の時系列パターン８５が発生する。ま
た、パターン発生器８３は、撮像用受光素子８７の光を
取り込む期間を制御する制御手段８６に、所望の時刻パ
ターンの取り込みを目的とした制御信号８８を与える。
制御信号８８は試験パターン８４から決定される。８９
は撮像用受光素子８７の出力である。
【００４８】つぎに、図９を用いて動作を説明する。図
９は一連の時刻Ｔ１，Ｔ２，Ｔ３，Ｔ４における試験パ
ターン９１と発光素子の発光・非発光のパターン９２と
撮像用受光素子８７の光を取り込む期間の制御手段８６
への制御信号９３を示すタイムチャートである。試験パ
ターン９１と発光・非発光のパターン９２は、１対１の
関係があるので、試験パターン９１の所望の時刻に制御
信号９３を発生させればよい。図９の例では、時刻Ｔ２
が発光・非発光のパターン９２を調べるべき時刻であ
り、他の時刻の発光は測定のノイズである。時刻Ｔ２の
発光・非発光のパターン９２を取り込むために、制御信
号９３はＴ２の期間のみ取り込み状態になっている。
９は一連の時刻Ｔ１，Ｔ２，Ｔ３，Ｔ４における試験パ
ターン９１と発光素子の発光・非発光のパターン９２と
撮像用受光素子８７の光を取り込む期間の制御手段８６
への制御信号９３を示すタイムチャートである。試験パ
ターン９１と発光・非発光のパターン９２は、１対１の
関係があるので、試験パターン９１の所望の時刻に制御
信号９３を発生させればよい。図９の例では、時刻Ｔ２
が発光・非発光のパターン９２を調べるべき時刻であ
り、他の時刻の発光は測定のノイズである。時刻Ｔ２の
発光・非発光のパターン９２を取り込むために、制御信
号９３はＴ２の期間のみ取り込み状態になっている。
【００４９】この実施例の構成により、所望の時刻の発
光・非発光のパターン８５（９２）の測定が、被試験素
子８２の発光素子の制御回路に特別な回路を設けて所望
の時刻のみに発光パターンが出力されるようにしたり、
試験パターン８４（９１）を所望の時刻で静止させるこ
となしに、容易に実行できる。なお、第２〜第６の実施
例（図３〜図７に対応）の半導体集積回路における発光
素子および半導体集積回路試験装置（図８に対応）にお
ける発光素子群８１として第１の実施例（図２に対応）
の半導体集積回路における発光素子、つまり図１に示す
構造を有する発光素子以外に短チャンネルのＭＯＳトラ
ンジスタやＧａＡｓ等の化合物半導体を用いた発光素子
等のいずれかを用いることができることは言うまでもな
い。
光・非発光のパターン８５（９２）の測定が、被試験素
子８２の発光素子の制御回路に特別な回路を設けて所望
の時刻のみに発光パターンが出力されるようにしたり、
試験パターン８４（９１）を所望の時刻で静止させるこ
となしに、容易に実行できる。なお、第２〜第６の実施
例（図３〜図７に対応）の半導体集積回路における発光
素子および半導体集積回路試験装置（図８に対応）にお
ける発光素子群８１として第１の実施例（図２に対応）
の半導体集積回路における発光素子、つまり図１に示す
構造を有する発光素子以外に短チャンネルのＭＯＳトラ
ンジスタやＧａＡｓ等の化合物半導体を用いた発光素子
等のいずれかを用いることができることは言うまでもな
い。
【００５０】
【００５１】請求項１記載の発光素子は、ＭＯＳトラン
ジスタとＰ+ Ｎ+ 接合領域との直列回路になっており、
この直列回路にＰ+ Ｎ+ 接合領域の降伏電圧以上の電圧
を与えるとともに、ＭＯＳトランジスタを導通状態にす
ると、Ｐ+ Ｎ+ 接合領域が降伏して降伏電流が流れ、Ｐ
+ Ｎ+ 接合領域からは微弱な近赤外光が発生する。この
発光素子はＭＯＳトランジスタとほぼ同じ大きさである
ため、チップの集積度を低下させることなく発光素子を
高密度に集積することが可能となる。
ジスタとＰ+ Ｎ+ 接合領域との直列回路になっており、
この直列回路にＰ+ Ｎ+ 接合領域の降伏電圧以上の電圧
を与えるとともに、ＭＯＳトランジスタを導通状態にす
ると、Ｐ+ Ｎ+ 接合領域が降伏して降伏電流が流れ、Ｐ
+ Ｎ+ 接合領域からは微弱な近赤外光が発生する。この
発光素子はＭＯＳトランジスタとほぼ同じ大きさである
ため、チップの集積度を低下させることなく発光素子を
高密度に集積することが可能となる。
【００５２】請求項２記載のＭＯＳ型半導体集積回路
は、通常のＣＭＯＳプロセスで内部主回路の状態を表示
するための発光素子を容易に形成することができ、その
大きさはＭＯＳトランジスタと同程度であり、高密度に
半導体集積回路に集積することができ、発光素子を設け
たことによる集積度の低下はほとんどない。つまり、発
光素子自体が半導体集積回路を構成する製造プロセスで
構成され、かつほぼトランジスタに近い構成であるた
め、半導体集積回路のトランジスタ数に匹敵する発光素
子を構成することが可能となる。また、内部主回路の多
数の信号線の論理状態を上記発光素子を用いることによ
り、同時に発光と非発光のパターンで観測できて、多く
の信号を調べる必要のある機能試験や不良解析やデバッ
グ等を容易に行えるようになり、機能試験や不良解析や
デバッグ等に必要な時間を大幅に削減することができ、
これらの解析のコストを低減することができる。
は、通常のＣＭＯＳプロセスで内部主回路の状態を表示
するための発光素子を容易に形成することができ、その
大きさはＭＯＳトランジスタと同程度であり、高密度に
半導体集積回路に集積することができ、発光素子を設け
たことによる集積度の低下はほとんどない。つまり、発
光素子自体が半導体集積回路を構成する製造プロセスで
構成され、かつほぼトランジスタに近い構成であるた
め、半導体集積回路のトランジスタ数に匹敵する発光素
子を構成することが可能となる。また、内部主回路の多
数の信号線の論理状態を上記発光素子を用いることによ
り、同時に発光と非発光のパターンで観測できて、多く
の信号を調べる必要のある機能試験や不良解析やデバッ
グ等を容易に行えるようになり、機能試験や不良解析や
デバッグ等に必要な時間を大幅に削減することができ、
これらの解析のコストを低減することができる。
【００５３】また、半導体集積回路における発光素子の
集積による回路の面積の増加と浮遊容量に起因する性能
低下は僅かであり、そのコスト低減のメリットに比べる
と問題にならない。請求項３記載のＭＯＳ型半導体集積
回路は、内部主回路の入出力状態だけでなく、内部主回
路の内部バスの状態も発光素子で表示することができ、
内部主回路の内部バス上の信号の論理状態を容易に観測
でき、一層細かな機能テストや不良解析やデバッグ等を
行うことができる。また、データ単位に発光素子を挿入
することにより回路ブロックの評価解析が容易になる。
集積による回路の面積の増加と浮遊容量に起因する性能
低下は僅かであり、そのコスト低減のメリットに比べる
と問題にならない。請求項３記載のＭＯＳ型半導体集積
回路は、内部主回路の入出力状態だけでなく、内部主回
路の内部バスの状態も発光素子で表示することができ、
内部主回路の内部バス上の信号の論理状態を容易に観測
でき、一層細かな機能テストや不良解析やデバッグ等を
行うことができる。また、データ単位に発光素子を挿入
することにより回路ブロックの評価解析が容易になる。
【００５４】請求項４記載のＭＯＳ型半導体集積回路
は、試験回路による内部主機能回路の機能試験の結果を
発光素子で表示することができ、外部に試験回路は不要
であるので、試験効率を向上させることができる。ま
た、試験結果の読み出しを、パッドの増加なく行うこと
ができる。請求項５記載のＭＯＳ型半導体集積回路は、
組み合わせ論理回路とレジスタ群からなる状態遷移回路
の論理状態を発光素子で表示することができ、状態遷移
回路の信号の論理状態を容易に観測でき、不良解析やデ
バッグや機能試験等に必要な時間を短縮することができ
る。また、回路規模の増加や性能低下を抑えてレジスタ
の状態を調べることができる。
は、試験回路による内部主機能回路の機能試験の結果を
発光素子で表示することができ、外部に試験回路は不要
であるので、試験効率を向上させることができる。ま
た、試験結果の読み出しを、パッドの増加なく行うこと
ができる。請求項５記載のＭＯＳ型半導体集積回路は、
組み合わせ論理回路とレジスタ群からなる状態遷移回路
の論理状態を発光素子で表示することができ、状態遷移
回路の信号の論理状態を容易に観測でき、不良解析やデ
バッグや機能試験等に必要な時間を短縮することができ
る。また、回路規模の増加や性能低下を抑えてレジスタ
の状態を調べることができる。
【００５５】請求項６記載のＭＯＳ型半導体集積回路
は、複数の信号線の状態を一つの発光素子で時分割して
表示することができ、複数の信号線の論理状態を一つの
発光素子で観測することができ、集積する発光素子の個
数を少なくすることができ、集積度の向上に有利であ
る。また、ラッチによって信号線のデータを保持するの
で、ダイナミックな回路の状態の観測に有利である。す
なわち、ラッチの挿入により、動的な発光パターンを静
的な発光パターンに変更し、所望の発光パターンの測定
を容易に行うことができる。
は、複数の信号線の状態を一つの発光素子で時分割して
表示することができ、複数の信号線の論理状態を一つの
発光素子で観測することができ、集積する発光素子の個
数を少なくすることができ、集積度の向上に有利であ
る。また、ラッチによって信号線のデータを保持するの
で、ダイナミックな回路の状態の観測に有利である。す
なわち、ラッチの挿入により、動的な発光パターンを静
的な発光パターンに変更し、所望の発光パターンの測定
を容易に行うことができる。
【００５６】請求項７記載のＭＯＳ型半導体集積回路
は、複数の信号線の状態を一つの発光素子で時分割して
表示することができ、複数の信号線の論理状態を一つの
発光素子で観測することができ、集積する発光素子の個
数を少なくすることができ、集積度の向上に有利であ
る。また、セレクタを用いることにより、数多くの内部
状態をチップの特定の箇所で観測することが可能とな
る。その結果、発光素子の場所の特定の手間が省略で
き、大幅に発光パターンの測定が容易になる。請求項８
記載のＭＯＳ型半導体集積回路は、発光素子の発光を強
制的に停止させることができるので、不要な発光を停止
して消費電力を削減することができる。特に、本発明で
は多数の発光素子を集積することが可能であるため、こ
の構成は有効である。
は、複数の信号線の状態を一つの発光素子で時分割して
表示することができ、複数の信号線の論理状態を一つの
発光素子で観測することができ、集積する発光素子の個
数を少なくすることができ、集積度の向上に有利であ
る。また、セレクタを用いることにより、数多くの内部
状態をチップの特定の箇所で観測することが可能とな
る。その結果、発光素子の場所の特定の手間が省略で
き、大幅に発光パターンの測定が容易になる。請求項８
記載のＭＯＳ型半導体集積回路は、発光素子の発光を強
制的に停止させることができるので、不要な発光を停止
して消費電力を削減することができる。特に、本発明で
は多数の発光素子を集積することが可能であるため、こ
の構成は有効である。
【００５７】請求項９記載の半導体集積回路試験装置
は、被試験素子であるＭＯＳ型半導体集積回路の試験パ
ターンに対応した動作に伴う時系列の発光・非発光のパ
ターンのうち見る必要のあるものだけを抽出することが
でき、ＭＯＳ型半導体集積回路の解析を容易かつ迅速に
実行可能にしてその効率を大幅に上げること可能とな
る。
は、被試験素子であるＭＯＳ型半導体集積回路の試験パ
ターンに対応した動作に伴う時系列の発光・非発光のパ
ターンのうち見る必要のあるものだけを抽出することが
でき、ＭＯＳ型半導体集積回路の解析を容易かつ迅速に
実行可能にしてその効率を大幅に上げること可能とな
る。
【図１】図１はこの発明の第１の実施例の半導体集積回
路における発光素子のレイアウト図およびその断面図で
ある。
路における発光素子のレイアウト図およびその断面図で
ある。
【図２】図２はこの発明の第１の実施例の半導体集積回
路の概略構成図である。
路の概略構成図である。
【図３】図３はこの発明の第２の実施例の半導体集積回
路の概略構成図である。
路の概略構成図である。
【図４】図４はこの発明の第３の実施例の半導体集積回
路の概略構成図である。
路の概略構成図である。
【図５】図５はこの発明の第４の実施例の半導体集積回
路の概略構成図である。
路の概略構成図である。
【図６】図６はこの発明の第５の実施例の半導体集積回
路の概略構成図である。
路の概略構成図である。
【図７】図７はこの発明の第６の実施例の半導体集積回
路の概略構成図である。
路の概略構成図である。
【図８】図８はこの発明の一実施例の半導体集積回路試
験装置の概略構成図である。
験装置の概略構成図である。
【図９】図９は図８に示した半導体集積回路試験装置の
動作の説明のためのタイムチャートである。
動作の説明のためのタイムチャートである。
【図１０】図１０は図１に示した発光素子の製造方法を
示す工程断面図である。
示す工程断面図である。
１ 能動領域 ２，３ Ｎ+ 不純物領域 ４ ゲート電極 ５，７ アルミ配線 ６，８ コンタクト ９ Ｐ+ 不純物領域 １０ Ｐ+ Ｎ+ 接合領域 ２１ 半導体集積回路 ２２ パッド ２３ 内部主回路 ２４ 信号 ２５ 発光素子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 Ｈ０１Ｓ 3/18 27/15 Ｈ０１Ｌ 27/08 ３２１Ｚ 33/00 Ｇ０１Ｒ 31/28 Ａ Ｈ０１Ｓ 3/18
Claims (9)
- 【請求項１】 ＭＯＳトランジスタのソース電極を形成
する第１の高濃度不純物領域に隣接するように前記第１
の高濃度不純物領域と逆導電型の第２の高濃度不純物領
域を設けて第１および第２の高濃度不純物領域の隣接部
にＰ+ Ｎ+ 接合領域を形成し、前記ＭＯＳトランジスタ
のドレイン電極と前記第２の高濃度不純物領域との間に
前記Ｐ+ Ｎ+ 接合領域の降伏電圧以上の電圧を与えると
ともに、前記ＭＯＳトランジスタのゲート電極に与える
電圧を制御することにより、前記Ｐ+ Ｎ+ 接合領域の降
伏時に発生する近赤外光の発光・非発光の制御を行うこ
とを特徴とする発光素子。 - 【請求項２】 ＭＯＳトランジスタのソース電極を形成
する第１の高濃度不純物領域に隣接するように前記第１
の高濃度不純物領域と逆導電型の第２の高濃度不純物領
域を設けて第１および第２の高濃度不純物領域の隣接部
にＰ+ Ｎ+ 接合領域を形成した発光素子を、内部主回路
とともに集積し、 前記ＭＯＳトランジスタのドレイン電極と前記第２の高
濃度不純物領域との間に前記Ｐ+ Ｎ+ 接合領域の降伏電
圧以上の電圧を与えるとともに、前記ＭＯＳトランジス
タのゲート電極に前記内部主回路の信号を与えることに
より、前記Ｐ+ Ｎ+ 接合領域の降伏時に発生する近赤外
光の発光・非発光の制御を行って前記内部主回路の状態
を前記近赤外光の発光と非発光の組み合わせで表示する
ようにしたことを特徴とするＭＯＳ型半導体集積回路。 - 【請求項３】 発光素子により内部主回路の内部バスの
データ単位およびその制御信号の論理状態を発光と非発
光の２状態の組み合わせで表示することを特徴とする請
求項２記載のＭＯＳ型半導体集積回路。 - 【請求項４】 内部主回路内部に内部主機能回路とこの
内部主機能回路の機能試験を行う試験回路とを有し、前
記試験回路の出力群の論理状態を、発光と非発光の２状
態の組み合わせで表示することにより、前記内部主機能
回路の機能を調べることを特徴とする請求項２記載のＭ
ＯＳ型半導体集積回路。 - 【請求項５】 内部主回路内部に組み合わせ論理回路と
レジスタ群からなる状態遷移回路を有し、前記状態遷移
回路の帰還ループ内のレジスタ群の論理状態を発光と非
発光の２状態で表示することを特徴とする請求項２記載
のＭＯＳ型半導体集積回路。 - 【請求項６】 複数の所望の信号線群からの出力信号群
をチップ内部あるいは外部より与えられる制御信号で選
択するセレクタと、前記セレクタの出力をチップ内部ま
たは外部からの制御信号で与えられるタイミングでサン
プリングするラッチとを設け、前記ラッチの出力信号群
の論理状態を発光素子群の発光と非発光の２状態の組み
合わせで表示するようにしたことを特徴とする請求項２
記載のＭＯＳ型半導体集積回路。 - 【請求項７】 複数の所望の信号線群からの出力信号群
をチップ内部あるいは外部より与えられる制御信号で選
択するセレクタを設け、前記セレクタの出力群の論理状
態を発光素子群の発光と非発光の２状態の組み合わせで
表示するようにしたことを特徴とする請求項２記載のＭ
ＯＳ型半導体集積回路。 - 【請求項８】 内部主回路の内部状態の近赤外光による
表示を強制的に非発光状態に抑制する手段を備えたこと
を特徴とする請求項２記載のＭＯＳ型半導体集積回路。 - 【請求項９】 請求項２から請求項８までの何れかに記
載のＭＯＳ型半導体集積回路を試験する半導体集積回路
試験装置であって、パターン発生器と光を取り込む期間
の制御手段を有する撮像用受光素子とを備え、前記パタ
ーン発生器から被試験ＭＯＳ型半導体集積回路へ試験パ
ターンを与えるとともに、前記撮像用受光素子の光を取
り込む期間の制御手段へ前記試験パターンで決まる前記
被試験ＭＯＳ型半導体集積回路の発光非発光の時系列パ
ターンのうち所望の時刻の発光非発光パターンを選択的
に取り込むための制御信号を与えるようにしたことを特
徴とする半導体集積回路試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40335690A JP2643028B2 (ja) | 1989-12-22 | 1990-12-18 | 半導体集積回路と発光素子と半導体集積回路試験装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33379489 | 1989-12-22 | ||
| JP1-333794 | 1989-12-22 | ||
| JP40335690A JP2643028B2 (ja) | 1989-12-22 | 1990-12-18 | 半導体集積回路と発光素子と半導体集積回路試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03290942A JPH03290942A (ja) | 1991-12-20 |
| JP2643028B2 true JP2643028B2 (ja) | 1997-08-20 |
Family
ID=26574641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40335690A Expired - Fee Related JP2643028B2 (ja) | 1989-12-22 | 1990-12-18 | 半導体集積回路と発光素子と半導体集積回路試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2643028B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05267415A (ja) * | 1992-03-18 | 1993-10-15 | Fujitsu Ltd | 半導体装置 |
| EP2526571B1 (en) * | 2010-01-22 | 2019-05-01 | Insiava (Pty) Limited | Silicon light emitting device and method of fabricating same |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59189668A (ja) * | 1983-04-12 | 1984-10-27 | Nec Corp | 集積回路 |
| JPS61253880A (ja) * | 1985-05-02 | 1986-11-11 | Fujitsu Ltd | 半導体装置 |
| JPS62278472A (ja) * | 1986-05-28 | 1987-12-03 | Hitachi Ltd | 診断容易化論理回路 |
| JPS6316275A (ja) * | 1986-07-08 | 1988-01-23 | Nec Corp | 内部状態監視出力回路付集積回路 |
| JPS63257243A (ja) * | 1987-04-14 | 1988-10-25 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH01116468A (ja) * | 1987-10-30 | 1989-05-09 | Nec Corp | 論理ｌｓｉテスト回路 |
| JP2514989B2 (ja) * | 1987-11-16 | 1996-07-10 | 三菱電機株式会社 | 順序回路 |
-
1990
- 1990-12-18 JP JP40335690A patent/JP2643028B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03290942A (ja) | 1991-12-20 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |