JPS61125147A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、半導体集積回路技術さらには半導体集積回
路における信号観測に適用して特に有効な技術に関し、
例えばマスタスライス法により形成される半導体集積回
路における信号線のレベル検出に利用して有効な技術に
関する。

［背景技術］ ゲートアレイのような論理ＬＳＩ（大規模集積回路）の
不良解析や診断では、各回路素子が正常に動作している
か否かチェックする必要がある。

そのため、集積回路内部の所望の信号線の電位によって
オン、オフ制御されるスイッチＭＯ５ＦＥＴ（絶縁ゲー
ト型電界効果トランジスタ）を半導体基板上に設け、こ
のＭＯＳＦＥＴのソース、ドレインに接続された端子の
状態を観測することにより、内部信号線のレベルを検出
できるようにした技術が提案されている（特願昭４７−
４５５８４号）。

ところで、上記のようなｗｔ測核技術５例えば２万ゲー
トのような論理ＬＳＩに適用した場合、観測したい信号
線の数は、数百本から数千水に達することがある。その
場合、観測用端子を外部端子とすることは非現実的であ
るため、半導体基板上にパッドを設けてプローブ検査で
信号線レベルをａｍすることになる。

しかしながら、そのようなＩＩ！測パッドを半導体基板
上に数百〜数千個設けると、配線領域が狭められてしま
うため、チップサイズを増大させざる”、 を得ない。また、通常の製品にそのようなパッドを設け
、さらにそのパッドにプローブを当てられるようにする
ためパッシベーション膜に開口部を設けると、この開口
部からの水分等の浸入により装置の信頼度を低下させる
おそれがある。

［発明の目的］ この発明の目的は、チップサイズを増大させることなく
内部信号線のレベルを検出して、回路の動作状態を把握
できるような半導体集積回路を提供することにある。

この発明の他の目的は、装置の信頼性を低下させること
なく内部信号線のレベルを検出して、回路の動作状態を
把握できるような半導体集積回路を提供することにある
。

この発明のさらに他の目的は、内部信号線のレベルをア
ナログ的に検出して、正確な不良解析や診断が行なえる
ようにする半導体集積回路技術を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、マスクスライス法により形成される半導体集
積回路の配線領域下に、所望の信号線のレベルを取り込
んで保持するラッチ手段（フリップフロップ）を複数個
設けるとともに、これらのラッチ手段を互いに接続させ
て−または数個のシフトレジスタを構成してやることに
より、各ラッチ手段がそれぞれ所望の信号線のレベルを
取り込み、適当な制御信号によってそれを次々とシフト
して共通の観測用パッドから取り出せるようにし、これ
によって、観測用パッドの数を大幅に減らし、かつ従来
は回路形成領域として利用されなかった配線領域下に診
断回路を構成するシフトレジスタが配設されるようにし
て、チップサイズを増大させることなく所望の信号線レ
ベルを検出できるようにする。

また、各信号線のレベルを取り込んで保持する上記ラッ
チ手段の前段に１例えば差動形のセンスアンプを設けて
おくことによって、センスアンプの基準電圧を変化させ
ることで信号線のアナログ的なりＣレベルも検出できる
ようにして、正確な不良解析２診断等を行なえるように
するという上記目的を達成するものである６ ［実施例コ 第１図〜第５図は、本発明をＣＭＯ３（相補型ＭＯ５）
ゲートアレイのようなマスクスライスＬＳＩに適用した
場合の一実施例を示す。

このうち、第１図はＣＭＯＳゲートアレイ全体のレイア
ウトを示すもので、矩形状をなす単結晶シリコン基板の
ような半導体チップ１の周縁には、パッド２が各辺に沿
って適当なピッチで連続的に形成され、各パッド列の内
側には人出力バッファを構成するための複数個の入出力
用基本回路セル３が連続的に配設されている。上記各入
出力用基本回路セルの列によって囲まれたチップ中央の
矩形状の領域には、内部ロジック回路を構成するための
論理用基本回路セル４がストライプ状に配設され、各基
本回路セル列間には、配線領域となるチャンネル部５が
それぞれ設けられている。

そして、この実施例では、上記チャンネル部５に形成さ
れる配線下にレベル検出手段たるセンスアンプ６尼ラッ
チ回路７とからなる信号レベル検出回路が連続して配設
され、さらに各信号レベル検出回路内のラッチ回路７を
互いにシリーズ（縦つなぎ）に接続することにより一つ
のシフトレジスタが構成されるようにされている。そし
て、このシフトレジスタの最終段のラッチ回路７Ｂの出
力信号は、観測用パッド２ｅに出力されるようにされて
いる。

さらに、特に制限されないが、上記半導体チップ１の４
隅のうち一つ（図では左上隅）には、その周辺のパッド
２に外部から印加されるクロック信号や制御信号に基づ
いて、上記各センスアンプ６およびラッチ回路７を順次
動作させる後述の内部制御信号を形成し出力するコント
ロール回路８が設けられている。

第２図は、上記ゲートアレイの内部ロジック部のレイア
ウトの詳細を示すもので、複数のアルミ配線Ｑ１〜Ｑｎ
が形成されるチャネル部５を挟むようにしてその両側（
上下）にはセル領域１４゜１４がそれぞれ設けられ、こ
のセル領域１４内には論理用基本回路セル４が一列に配
設されている。

各基本回路セル４は、特に制限されないが、３個のＰチ
ャンネルＭＯ８ＦＥＴが形成された素子領域４ａと３個
のＮチャンネルＭＯ８ＦＥＴが形成された素子領域４ｂ
とからなり、各素子のソース。

ドレイン領域間やゲート電極間をマスタスライス法によ
る配線形成で例えば同図に破線Ａで示すように接続する
ことにより、３人力ＮＡＮＤゲート回路のような任意の
ゲート回路を構成できるようにされている。

この場合、特に制限されないが、各基本回路セル４内部
の接続線は、チャネル部５に形成される信号線Ｑ１〜Ｑ
ｎと同じ一層目のアルミニウム層で形成されるようにな
っている。なお、同図において、ｌｌａ〜ｌｌｃは基本
回路セル４内の各ＭＯ８ＦＥＴのゲート電極となるポリ
シリコン層、１２ａ、１２ｂは一層目のアルミニウム層
からなる電源ラインである。電源ライン１２ａ、１２ｂ
は、ポリシリコン層１１ａ”−１１ｃの上に絶縁膜を介
して形成されている。

上記ポリシリコン層１１ａ〜ｌｌｃの端部は入力端子と
され、チャネル部５に形成された信号線Ω１〜Ｑｎの中
の−っにコンタクトホール（シリコン基板またはポリシ
リコン層上の絶縁膜に設けられた接続穴）にて接続され
る。また、各基本回路セル４の出力端子は、縦方向の信
号線りによってチャネル側に引き出され、信号線Ｑ１〜
Ｑｎの中の一つに接続されるようになっている。このと
き、Ｑ１〜Ｑｎは一層目のアルミニウム層で形成され、
図中りなど縦方向の接続線は二層目のアルミニウム層が
形成されるようになっている。図中、Ｘ印で示されてい
るのは、コンタクトホール、■印で示されているのはス
ルーホール（一層目アルミニウム層と二層目アルミニウ
ム層の接続穴）である。

さらに、上記チャネル部５には、信号線Ｑ１〜Ｏｎの下
方の基板表面上にセンスアンプ６を構成する素子とラッ
チ回路７を構成する素子がそれぞれ形成されている。そ
して、上記センスアンプ６の入力端子からは、上記信号
線Ｑ１〜Ｑｎと直交する方向にチャネル部５の幅一杯に
広がったアンテナのような役割をなす１ｌＥ８Ｉ！Ｉ信
号取込み用のポリシリコン層９が引き出され、このポリ
シリコン層９は、コンタクトホールｌＯにて、チャネル
部５に配設された信号線Ｑ１〜Ｑｎのうち任意の信号線
（例えば１２３）に接続可能にされている。アンテナと
してのポリシリコン層９に接続された信号線のレベルは
センスアンプ６によって増幅され、ラッチ回路７に取り
込まれる。ポリシリコン層９は、ゲート電極１１ａ〜ｌ
ｌｃと同時に形成される。

また、ラッチ回路７に取り込まれた信号は、チャネル部
５内のＱ１〜Ｑｎのうちいずれが一つのチャネルを利用
して形成された信号線を介して供給される制御信号φｓ
ｂに同期して、同じ＜１２１〜Ｑｎのうちいずれか一つ
のチャネルを利用して形成された信号線Ｑａを介して次
段のラッチ回路７へ転送されるようにされている。

なお、Ｌｓ、ＬＤは上記センスアンプ６およびラッチ回
路７へ電源電圧ＶｓｓとＶ□を供給すべく前記電源ライ
ン１２ａ、１２ｂに接続されたポリシリコン層からなる
電源線であるａ　Ｌ　ｓ　ｙ　Ｌ　ｏはゲート電極１１
ａ〜ｌｌｃと同時に形成される。

第３図は、上記センスアンプ６およびラッチ回路７の具
体的な回路例を示すものである。

センスアンプ６は、一対の入力ＭＯ８ＦＥＴＱ１、Ｑ２
と、この入力ＭＯ３ＦＥＴＱＩ　、Ｑ２のドレインにそ
れぞれ接続され、カレントミラー回路を構成するアクテ
ィブ負荷Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ　＝Ｑ４と、上
記入力ＭＯＳ　Ｆ　Ｅ　ＴＱｚ　、　Ｑ２の共通ソース
に接続された定電流用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｓと
からなる差動増幅回路６ａと、この差動増幅回路６ａの
出力ノードｎ１に接続された波形整形用のインバータ６
ｂとによって構成されている。

そして、上記入力ＭＯ５ＦＥＴＱ１のゲート端子には、
チャネル部５の幅方向に延設された観測信号取込み用ポ
リシリコン層９が接続されている。

このポリシリコン層９は、信号線Ｑ１〜ｆｉｎとポリシ
リコン層９との間の絶縁膜に対してコンタクトホール１
０を形成することにより、センスアンプ６やラッチ回路
７を構成する素子の上方に配設された複数本の信号線２
１〜Ｉ２ｎのうち観測したい所望の信号線に接触される
。これによって、コンタクトホール１０にて接触された
信号線の電位が、ポリシリコン層９を介して入力ＭＯ５
ＦＥＴＱ１のゲート端子に印加される。ポリシリコン層
９は、ＭＩＳＦＥＴのゲート電極をそのまま延在するこ
とによっても形成できる。

入力Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１と対をなす他方の入
力ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２のゲート端子には、前記
コントロール回路８もしくは専用のパッドを介して外部
から供給される基準電圧Ｖ　ｒ　ｅ　ｆが印加される。

その結果、差動増幅回路６ａの出力ノードｎ１には。

ｌｌ測対象となった信号線と基準電圧Ｖｒｅｆとの差電
圧に比例した電圧が発生されて、インバータ６ｂに供給
される。

なお、上記差動増幅回路６ａを構成する定電流用Ｍ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓのゲート端子には、コントロー
ル回路８から供給される制御信号φｓａが印加されてお
り、制御信号φｓａがハイレベルのときにのみ差動増幅
段６ａが動作状態にされる。そして、制御信号φ３ａが
ロウレベルのときには、ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｓが
カットオフされることにより動作電流が遮断され、差動
増幅段６ａが非動作状態にされるようになっている。こ
れによって、このセンスアンプ６を有するゲートアレイ
が通常の動作を行なうノーマルモードでは、コントロー
ル回路８から出力される制御信号φｓａをロウレベルに
固定することによって、センスアンプ６の動作を停止さ
せ、無駄な消費電流を減らすことができる。

また、センスアンプ６内には、電源電圧ｖＤＤと出力ノ
ードｎｚ　　（もしくはインバータ６ｂの入力端子）と
の間に、上記制御信号φｓａによってオン、オフ制御さ
れるスイッチＭＯ３ＦＥＴＱｅが接続されている。この
スイッチＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　６は、ＭＩＳＦＥ
ＴＱｓ　、Ｑ４と同じＰチャンネル形に形成され、セン
スアンプ動作中はオフ状態にされるが、センスアンプの
動作を停止すムく制御信号φｓａをロウレベルに固定し
たときはオン状態にされる。

これによって、定電流用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ
をカヅトオフして差動増幅段６ａの動作を停止させたと
き、出力ノードｎ１が中間レベルになって次段のインバ
ータ６ｂに貫通電流が流れるのを防止することができる
。

ラッチ回路７は、信号のレーシングを防止するため、マ
スタ・フリップフロップ７ａとスレーブ・フリップフロ
ップ７ｂとから構成され、マスタ・フリップフロップ７
ａの前段には、上記センスアンプ６の出力信号を適当な
タイミングで転送し、ラッチ回路に取り込ませるトラン
スファＭＯ３ＦＥＴＱ７が接続されている。このトラン
スファＭＯ８ＦＥＴＱフは、前記制御信号φｓａによっ
てオン、オフ制御され、センスアンプ６を動作状態にさ
せるハイレベルの間オン状態にされて、センスアンプ６
の出力信号をマスタ・フリップフロップ７ａに伝える。

また、マスタ・フリップフロップ７ａには、トランスフ
ァＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ａを介して、前段の信号
レベル検出回路のスレーブ・フリップフロップ（７ｂ）
の出力信号Ｄｓが入力可能にされている。

上記トランスファＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ａ　Ｌｔ
、前Ｅコントロール回路８から供給される制御信号φｓ
ｂによってオン、オフ制御される。制御信号φ３ｂはセ
ンスアンプ６を動作させる前記制御信号φｓａとハイレ
ベルの期間がオーバーラツプしないようにされる。つま
り、制御信号φｓｂはセンスアンプ６が動作され、かつ
トランスファＭＯ３ＦＥＴＱ７がオン状態にされている
ときには、必ずロウレベルにされており、前段のスレー
ブ・フリップフロップ（７ｂ）の出力信号Ｄｓが次段の
マスタ・フリップフロップ７ａに取り込まれるのを防止
する。

一方、制御信号φｓａがロウレベルにされてセンスアン
プ６が非動作状態にされ、かつトランスファＭＯＳＦＥ
ＴＱ７がオフされているときに、制御信号φｓｂがハイ
レベルに変化されると、ＭＯＳＦＥＴＱ８がオンされて
前段のスレーブ・フリップフロップ（７ｂ）の出力信号
がマスタ・フリップフロップ７ａに取り込まれ保持され
る。これによって、マスタ・フリップフロップ７ａに転
送されるセンスアンプの出力信号と前段の出力信号Ｄｓ
との競合が防止される。

さらに、ラッチ回路７は、マスタ・フリップフロップ７
ａとスレーブ・フリップフロップ７ｂとの間に、上記Ｍ
Ｏ３ＦＥＴＱａと逆の導電型のトランスファＭＯ３ＦＥ
ＴＱｓが接続されている。

このＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　９のゲート端子には、
ＭＯ３ＦＥＴＱａのゲート制御信号と同じ制御信号φｓ
ｂが印加されており、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｓは
Ｑ８と相補的にオン、オフされる。従って、ＭＯ３ＦＥ
ＴＱａがオンされて前段回路ののスレーブ・フリップフ
ロップ（７ｂ）の出力信号Ｄｓをマスタ・フリップフロ
ップ７ａに取り込む際には、ＭＯ３Ｆ　Ｅ　Ｔ　Ｑ　９
は、オフ状態にされる。そのため、マスタ・フリップフ
ロップ７ａに取り込んだ前段の信号Ｄｓが、そのままス
レーブ・フリップフロップ７ｂを素通りして次段の回路
のマスタ・フリップフロップ（７ａ）に転送されてしま
うレーシングを防止することができる。

なお、センスアンプ６が動作状態にされているとき、ト
ランスファＭＯ５ＦＥＴＱｓはオン状態にされるため、
マスタ・フリップフロップ７ａに取り込まれたセンスア
ンプ６の出力信号はそのままスレーブ・フリップフロッ
プ７ｂに転送されて保持される。しかして、このとき、
次段の回路内のＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ａに対応す
るトランスファＭＯＳＦＥＴは制御信号φｓｂによって
必ずオフ状態にされているため、センスアンプ６の出力
信号が、次段の回路のマスタ・フリップフロップ（７ａ
）に取り込まれることはない。

上記実施例によれば、センスアンプ６とラッチ回路７と
からなる信号レベル検出回路ごとに、ポリシリコン層９
と信号線Ｑ１〜Ｑｎとの接触を異なせしめることによっ
て、任意の信号線のレベルを、制御信号φｓａによって
センスアンプ６を動作させることで検出し、ラッチ回路
７内に取り込んでやることができる。しかも、各信号レ
ベル検出回路内のラッチ回路７がシリーズに接続され、
シフトレジスタを構成しているので、制御信号φｓｂを
変化させることにより、ラッチ回路７に取り込まれた検
出信号（信号線レベル）を次々と転送し、前記ａｍ用パ
ッド２ｅへ出力させることができる。

しかも、センスアンプ６内の一方の入力ＭＯ８Ｆ　Ｅ　
Ｔ　Ｑ　２のゲート端子に印加される基準電圧Ｖｒｅｆ
を変化させながら、注目する信号線のレベルを検出して
やれば、これを観測することにより、信号線のアナログ
的なりＣレベルも検出することができ、より正確なゲー
トアレイの不良解析や診断が可能となる。

ただし、信号線のアナログ的なりＣレベルまで検出する
必要がない場合には、上記実施例におけるセンスアンプ
６を省略し、直接信号線Ｑ１〜Ｑｎのレベルをインバー
タのロジックシュレッジ１−ルド等で検出してラッチ回
路７に取り込むようにすることも可能である。

さらに、上記実施例の信号レベル検出回路は。

半導体基板上において次のような構造に構成することに
より、チャネル部５の幅や使用可能なチャネル数をほと
んど減らすことなく形成してやることができる（第４図
および第５図参照）。

すなわち、チャネル部５に形成されるアルミ信号線Ｑ１
〜Ｑｎの下方の半導体基板の主面上には、周囲をロコス
（ＬＯＣＯ８）のようなフィールド酸化膜で囲まれて互
いに分離されたＭＯＳＦＥＴのソース、ドレイン領域と
なる半導体領域（拡散層という）２１がそれぞれ形成さ
れ、この拡散層２１の上にはゲート絶縁膜を介して、こ
れと交叉するようにポリシリコン電極層２２が形成され
て、ＭＯＳＦＥＴが構成されている。第４図において、
破線で示された各拡散層２１の近傍に符号Ｑ１〜Ｑｓで
示されているが、第３図に示されているセンスアンプ６
およびラッチ回路７を構成する各ＭＯ８ＦＥＴである。

すなわち、同図の二点鎖線Ｂ。

Ｃで示されているような箇所にセンスアンプ６およびラ
ッチ回路７が形成されている。

なお、符号Ｑ１１　＃　Ｑｌ　２で示されているのは、
第３図における波形整形用インバータ（ＣＭＯＳインバ
ータ）６ｂを構成するＰチャンネル形とＮチャンネル形
のＭＯＳＦＥＴである。また、符号Ｑ２１〜Ｑ２４で示
されているのは、マスタ・フリップフロップ７ａを構成
するＭＯＳＦＥＴ、Ｑ３１〜Ｑ３４で示されているのは
、スレーブ・フリップフロップ７ｂを構成するＭＯＳＦ
ＥＴである。図中、Ｘ印はダイレクト・コンタクトホー
ル（ポリシリコン層下の絶縁膜の接続穴）を、またＯ印
はコンタクトホールを示す。

この実施例では、アルミ信号線Ｑ１〜Ｑｎ下に形成され
た各ポリシリコン電極層２２は、第５図に示すようにゲ
ート絶縁膜２３に形成されたダイレクトコンタクト穴２
４にて、半導体基板２０の主面上のソース、ドレイン領
域たる拡散層２１に接触されている。この場合、特に制
限されないが、各拡散層２１はポリシリコン電極層２２
の形成後に、これをマスクとして行なわれるイオン打込
みにより自己整合的に形成される。ただし、ポリシリコ
ン電極層２２が接触された拡散層２１は、例えばソース
、ドレイン領域形成のためのイオン打込みによりポリシ
リコン電極層２２に注入された不純物がその後の熱処理
によりポリシリコン電極層２２から基板主面に拡散され
ることにより形成される。

また、上記ポリシリコン電極層２２の形成と同時に、第
２図および第３図に示した観測信号取込み用のポリシリ
コン層９がＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１のゲート電極
と一体に形成される。そして、上記のごとく形成された
ポリシリコン電極層２２およびポリシリコン層９は、そ
の上に被着された眉間絶縁膜２５（第５図参照）に形成
されたコンタクトホール２６にて、所望のアルミ信号線
Ｃ１〜Ωｎもしくはアルミ電源線１２ａ、１２ｂに接続
されるようになっている。

以上のように、この実施例によれば、センスアンプ６お
よびラッチ回路７を構成する各素子をすべて拡散層とポ
リシリコン層とで形成することができる。そのため、従
来は回路素子が形成されることがなかったチャネル部５
のアルミ信号線Ｑ１〜Ｑｎ下に本発明を実施するのに必
要なすべての素子が形成されるようになる。その結果１
本発明を適用した場合、ＬＳＩのチップサイズを増大さ
せることなくＬＳＩの不良解析や診断に必要な内部の所
望の信号線レベルを検出するシフトレジスタのような診
断回路を設けることができる。

なお、本発明を適用した場合、各ラッチ回路７間を接続
する信号線（Ｄｓ、Ｑｓ）や制御信号φｓａ、φｓｂお
よび基準電圧Ｖｒｅｆを供給する信号線のために、チャ
ネル部５内の数本のチャネルを占有することになる。し
かし、ゲートアレイのようなＬＳＩでは、通常チャネル
部５に数十水の信号線が配設されるので、そのうち数本
を信号レベル検出回路のために使用しても配線のレイア
ウト設計が極端に制限されることはなく、また新たに信
号レベル検出回路のための信号線（チャネル）を付加し
ても、チャネル部５の占有面積がそれほど増大するおそ
れはない。

上記実施例では、センスアンプ６およびラッチ回路７を
構成する素子間をすべてポリシリコン層２２で接続して
いるが、一層目あるいは二層目のアルミニウム層で接続
するようにしてもよい。

また、ゲートアレイでは、チップ周縁に沿って入出力用
基本回路セル３を並べて配設した場合。

チップの４隅に空白領域が生じることが多い、前記実施
例（第１図）では、その４隅の一つに上記センスアンプ
６およびラッチ回路７を制御する信号φｓａ、φｓｂを
形成するコンロール回路８を配設しているので、コント
ロール回路８を設けることにより、チップサイズが増大
するおそれもない、ただし、このコントロール回路８を
設ける代わりに、外部で制御信号φｓａ、φｓｂを形成
し、それを適当なパッドから内部に供給するようにして
もよい。

さらに、上記実施例では、本発明をＣＭＯＳゲートアレ
イに適用した場合について説明したが、本発明は例えば
ＥＣＬ　（エミッタ・カップルド・ロジック）回路を基
本回路とするようなバイポーラ・ゲートアレイにも適用
することができる。その場合、上記センスアンプ６およ
びラッチ回路７はバイポーラトランジスタで構成してや
ればよい。

また、上記実施例では、レベル検出手段（６）を差動増
幅回路で、そしてラッチ手段（７）をマスタ・フリップ
フロップとスレーブ・フリップフ−ロッゾとで構成して
いるが、それに限定されるものでなく種々の回路形式が
容易に考えられる。

さらに、上記実施例では、チャネル部５に設けられたラ
ッチ回路７を構成するフリップフロップ７ａ、７ｂをす
べてシリーズに接続して一つのシフトレジスタを構成し
、検出した信号線レベルを一つのパッドに出力させるよ
うにしているが１例えば各列のチャネル部内のラッチ回
路のみを互いに接続して、各チャネル部ごとにシフトレ
ジスタを構成し、対応する複数のパッドにそれぞれ出力
させるようにすることもできる。その場合、アドレスデ
コーダとセレクタとを設け、各列にアドレスを割り振っ
て、外部からアドレス信号を与えて所望の列の検出信号
のみを共通の観測用パッドに出力させるように構成して
もよい。

［効果］ （１）マスタスライス法により形成される半導体集積回
路の配線領域下に、所望の信号線のレベルを取り込んで
保持するラッチ手段（フリップフロップ）を複数個設け
るとともに、これらのラッチ手段を互いに接続させて−
または数個のシフトレジスタを構成してやることにより
、各ラッチ手段がそれぞれ所望の信号線のレベルを取り
込み、適当な制御信号によってそれを次々とシフトして
共通の観測用パッドから取り出せるようにしたので。

ａｍ用パッドの数を大幅に減らし、かつ従来は回路形成
領域として利用されていなかった配線領域下に診断回路
を構成するシフトレジスタが配設されるという作用によ
り、チップサイズを増大させることなく所望の信号線レ
ベルを検出して、不良解析や診断の際に内部回路の動作
状態を把握することができるという効果がある。

（２）マスタスライス法により形成される半導体集積回
路の配線領域下に、所望の信号線のレベルを取り込んで
保持するラッチ手段（フリップフロップ）を複数個設け
るとともに、これらのラッチ手段を互いに接続させて−
または数個のシフトレジスタを構成してやることにより
、各ラッチ手段がそれぞれ所望の信号線のレベルを取り
込み、適当な制御信号によってそれを次々とシフトして
共通の観測用パッドから取り出せるようにするとともに
、各信号線のレベルを取り込んで保持する上記ラッチ手
段の前段に、例えば差動形のセンスアンプを設けておく
ようにしたので、センスアンプの基準電圧を変化させる
ことで信号線のアナログ的なりＣレベルも検出できるよ
うになるという作用により、一層正確な不良解析９診断
等を行なえるという効果がある。

（３）マスタスライス法により形成される半導体集積回
路の配線領域下に、所望の信号線のレベルを取り込んで
保持するラッチ手段（フリップフロップ）を複数個設け
るとともに、これらのラッチ手段を互いに接続させて−
または数個のシフトレジスタを構成してやることにより
、各ラッチ手段がそれぞれ所望の信号線のレベルを取り
込み、適当な同期信号によってそれを次々とシフトして
共通の観測用パッドから取り出せるようにするとともに
、上記信号レベル検出手段の入力端子には、配線領域の
幅方向に延設されたａｍ信号取込み用の導電層（ポリシ
リコン層）を結合してなるので。

この導電層およびこれと交叉する任意の信号線との間に
コンタクトホールを形成してやるだけで、その信号線の
レベルを検出することができるという作用により、極め
て簡単に所望の信号線のレベルを検出することができる
という効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない６例えば、上記実施例では
、配線領域（チャネル部）に設けられた各ラッチ回路７
をシリーズに接続してシフトレジスタを構成し、検出さ
れた信号レベルを順次シフトさせてａｍ用バッド２ｅに
出力させるようにしているが、シフトレジスタを構成す
る代わりに、各ラッチ回路にアドレスを割り振って、外
部からアドレス信号を与えて所望のラッチ回路の出力の
みを共通のａｍ用パッドに出力させるように構成しても
よい。

また上記実施例では、検出された信号線レベルをパッド
に出力させるようにしているが、外部端子（ピン）に出
力させるようにすることも可能である。

［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるゲートアレイに適用
したものについて説明したが、この発明はそれに限定さ
れるものでなく、マスタスライス法により形成される半
導体集積回路一般に利用することができる。

【図面の簡単な説明】

第１図は、本発明をＣＭＯＳゲートアレイに適用した場
合の半導体チップ全体の構成例を示す説明図、 第２図は、内部ロジック部の一実施例を示す平面説明図
、 第３図は、レベル検出手段およびラッチ手段の一例を示
す回路図。 第４図は、上記レベル検出手段およびラッチ手段の具体
的なレイアウトの一例を示す平面説明図。 第５図は、その場合の回路素子の構造の一例を示す断面
図である。 １・・・・半導体チップ、２・・・・パッド、２ｅ・・
・・観測用パッド、３・・・・入出力用基本回路セル、
４・・・・論理用基本回路セル、４ａ、４ｂ・・・・素
子領域、５・・・・チャネル部、６・・・・センスアン
プ、６ａ・・・・差動増幅段、６ｂ・・・・波形整形用
インバータ、７・・・・ラッチ回路、７ａ・・・・マス
タ・フリップフロップ、７ｂ・・・・スレーブ・フリッ
プフロップ、８・・・・コントロール回路、９・・・・
観測信号取込み用ポリシリコン層、１０・・・・コンタ
クトホール、Ｌｌａ〜ＩＬｃ・・・・ポリシリコン層、
１２ａ、１２ｂ・・・・電源ライン、１４・・・・セル
領域、２０・・・・半導体基板、２１・・・・拡散層、
２２・・・・ポリシリコン層、２３・・・・ゲート絶縁
膜、２４・・・・ダイレクト・コンタクト穴、２５・・
・・層間絶縁膜、２６・・・・コンタクトホール、Ｑ１
〜Ｑｎ・・・・信号線（アルミ配線）、Ｑ７　、Ｑａ　
、Ｑ９・・・・トランスファＭ０５ＦＥＴ。

Claims (1)

1. 【特許請求の範囲】 １、マスタスライス法によって配線が形成されるように
   された半導体集積回路において、配線領域下にそこに配
   設された信号線のレベルを検出し保持する信号レベル検
   出手段が形成され、該信号レベル検出手段が互いに縦つ
   なぎに接続されて一または二以上のシフトレジスタが形
   成され、検出された信号線レベルが対応する端子から順
   次出力可能にされた診断回路を備えてなることを特徴と
   する半導体集積回路。 ２、上記信号レベル検出手段は、これに接続された信号
   線のレベルを検出するレベル検出手段と、該レベル検出
   手段により検出されたレベルを保持するラッチ手段とか
   らなることを特徴とする特許請求の範囲第１項記載の半
   導体集積回路。 ３、上記ラッチ手段は、マスタ・フリップフロップとス
   レーブ・フリップフロップとによって構成されてなるこ
   とを特徴とする特許請求の範囲第２項記載の半導体集積
   回路。 ４、上記レベル検出手段は、差動増幅回路からなり、該
   差動増幅回路の基準電圧を変化させることにより、アナ
   ログ的に信号線レベルを検出できるようにされてなるこ
   とを特徴とする特許請求の範囲第２項もしくは第３項記
   載の半導体集積回路。 ５、マスタスライス法によって配線が形成されるように
   された半導体集積回路において、配線領域下にそこに配
   設された信号線のレベルを検出し保持する信号レベル検
   出手段が形成され、該信号レベル検出手段の入力端子に
   は、上記配線領域の幅方向に延設された観測信号取込み
   用の導電層が結合され、該導電層およびこれと交叉する
   任意の信号線との間に接触窓を形成することにより、所
   望の信号線レベルを検出し、保持するとともに、該信号
   レベル検出手段が互いに縦つなぎに接続されて一または
   二以上のシフトレジスタが形成され、検出された信号線
   レベルが対応する端子から順次出力可能にされた診断回
   路を備えてなることを特徴とする半導体集積回路。 ６、上記配線領域に配設された信号線がアルミニウム層
   により形成されているものにおいて、上記導電層はポリ
   シリコン層により形成されてなることを特徴とする特許
   請求の範囲第５項記載の半導体集積回路。