TWI701798B - 側向暫態電壓抑制器 - Google Patents

側向暫態電壓抑制器 Download PDF

Info

Publication number
TWI701798B
TWI701798B TW108124990A TW108124990A TWI701798B TW I701798 B TWI701798 B TW I701798B TW 108124990 A TW108124990 A TW 108124990A TW 108124990 A TW108124990 A TW 108124990A TW I701798 B TWI701798 B TW I701798B
Authority
TW
Taiwan
Prior art keywords
region
well
type
heavily doped
diode
Prior art date
Application number
TW108124990A
Other languages
English (en)
Other versions
TW202008548A (zh
Inventor
莊哲豪
葉致廷
林昆賢
Original Assignee
晶焱科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 晶焱科技股份有限公司 filed Critical 晶焱科技股份有限公司
Publication of TW202008548A publication Critical patent/TW202008548A/zh
Application granted granted Critical
Publication of TWI701798B publication Critical patent/TWI701798B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/87—Thyristor diodes, e.g. Shockley diodes, break-over diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Bipolar Integrated Circuits (AREA)

Abstract

一種側向暫態電壓抑制器，包括一摻雜基底層、設置於摻雜基底層上之側向箝位結構、設置並隔絕於摻雜基底層與側向箝位結構之間的埋入摻雜層、至少一二極體模組、以及形成於摻雜基底層中之至少一溝槽。其中，溝槽之深度係不小於埋入摻雜層之深度，且可設置於側向箝位結構與二極體模組之間做為電性隔離。所述之摻雜基底層與埋入摻雜層係具有相異之導電型，使得摻雜基底層係為浮接。埋入摻雜層更可選擇性地形成並電性隔離於二極體模組與摻雜基底層之間。藉由本發明之設計，此種側向暫態電壓抑制器係可兼具較低之箝位電壓與較小之動態電阻值。

Description

側向暫態電壓抑制器
本發明係有關於一種側向暫態電壓抑制器，特別是一種包含埋入摻雜層以達到較低動態電阻值之側向暫態電壓抑制器。
隨著現今科技的快速發展，積體電路（integrated circuit，IC）係已被廣泛地應用於各類電子元件中。然而，在這些電子元件於測試、組裝、以及操作過程中，常會遭遇到靜電放電（Electro Static discharge，ESD）的問題，進而對其內部之積體電路造成相當的損傷及威脅。一般而言，已知靜電放電係屬於積體電路之晶片與外部物體之間電荷釋放與移轉的一種現象，由於短時間內大量電荷的移轉，將引發過高能量的釋放，當這些過多的能量超過晶片所能承受之範圍，則會對於晶片造成其電路功能暫時性的失效或形成永久的損傷。為了降低此等靜電放電問題的發生，在晶片的製造過程中係可使用一靜電消除腕帶（wrist strap）或防靜電布料（anti-static clothing），不過當晶片在不同的環境或條件下使用時，其好發於晶片與外部物體間之靜電放電現象，仍無法因此被輕易地消弭。有鑑於此，為了提供一更佳的靜電防護效果，直接在電路中設置有靜電防護元件以作為放電路徑，係為現今一較佳之做法，藉此也可提升積體電路整體之可靠度與使用壽命。
請參考第1圖所示，其係為先前技術對核心電路進行靜電防護之示意圖，如第1圖所示，靜電防護元件1係為本領域具通常知識者，在設計積體電路之佈局時相當重要之存在，其係可用以防止一被保護元件2免於遭受靜電放電事件。此類被保護元件2例如可為易被靜電放電事件所破壞之核心電路。在現有技術中，先前資料已有許多相關之文獻，皆有揭露暫態電壓抑制器（transient voltage suppressors ，TVS）係為一種相當常見可用以進行靜電防護之元件， 舉例來說，包括：美國專利US 8,169,000揭露一種超低電容之側向暫態電壓抑制器，美國專利US 8,232,601揭露一種可提供定向靜電防護之暫態電壓抑制器，以及，美國專利US 8,785,971揭露一種不具漏電流之暫態電壓抑制器。然而，審視該些先前專利後可以發現，該些先前技術所揭露之電路，其箝位電壓仍然過高，除此之外，在美國專利US 8,232,601與美國專利US 8,785,971中，其設計使用的皆僅是垂直式的齊納二極體，並不具備驟回效應（snapback ）。由此可見，這些先前技術都仍具有許多可待改良之缺失存在。
緣是，考量到現有技術存在之諸多缺失，故，本發明人係有感於上述缺失之可改善，且依據多年來從事此方面之相關經驗，悉心觀察且研究之，並配合學理之運用，而提出一種設計新穎且有效改善上述缺失之本發明，其係揭露一種創新之暫態電壓抑制器結構，其具體之架構及實施方式將詳述於下。
為解決習知技術存在的問題，本發明之一目的係在於提出一種創新之側向暫態電壓抑制器（lateral transient voltage suppressor device）。藉由本發明之設計，其係可同時兼具較低之箝位電壓（clamping voltage）與較小之動態電阻值（dynamic resistance）。
為達到本發明之發明目的，本發明係揭露一側向暫態電壓抑制器，包括：一摻雜基底層、一側向箝位結構、一埋入摻雜層、至少一二極體模組、以及至少一溝槽。其中，側向箝位結構係設置於摻雜基底層之上；埋入摻雜層係設置並隔絕於摻雜基底層與側向箝位結構之間；至少一二極體模組係設置於側向箝位結構之一側面上；至少一溝槽係形成於摻雜基底層中，且其深度係不小於埋入摻雜層之深度，並且，該至少一溝槽係設置於側向箝位結構與至少一二極體模組之間，以作為電性隔離。
根據本發明之實施例，其中所述之摻雜基底層與埋入摻雜層係具有相異之導電型，使得摻雜基底層係為浮接。在一實施例中，當摻雜基底層係為一N型基底層時，則埋入摻雜層係為一P型埋入層。在其他實施例中，當摻雜基底層係為一P型基底層時，則埋入摻雜層係為一N型埋入層。
更進一步而言，本發明並不以所述之側向箝位結構的實施態樣為限。換言之，本發明所揭露之側向暫態電壓抑制器，其中的側向箝位結構例如可以為一側向雙載子接面電晶體、一側向矽控整流器、抑或其他種類之箝位電路，則皆可用以實施本發明之發明目的。
再者，本發明所揭露之至少一二極體模組係可包括一第一二極體模組，且該第一二極體模組係包含一第一二極體與一第二二極體。甚者，本發明所揭露之至少一二極體模組更可進一步地包括一第二二極體模組，且該第二二極體模組係包含一第三二極體與一第四二極體。
在本發明之一較佳實施例中，則所述之埋入摻雜層更可選擇性地形成於這些第一二極體、第二二極體、第三二極體、以及第四二極體其中之至少一者之下，以藉此與底部之摻雜基底層電性隔離。本領域具備通常知識者，在理解本發明之技術思想後，當可根據本發明之發明意旨自行變化與設計該等不同之實施態樣，惟仍應隸屬本發明之發明範圍。
綜上所陳，本發明所揭露之側向暫態電壓抑制器，其係可成功地消弭先前技術存在已久之缺失，並藉由此創新之設計有效地達到較低之箝位電壓與動態電阻值。
底下藉由具體實施例配合所附的圖式詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
以上有關於本發明的內容說明，與以下的實施方式係用以示範與解釋本發明的精神與原理，並且提供本發明的專利申請範圍更進一步的解釋。本發明之實施例將藉由下文配合相關圖式進一步加以解說，並盡可能的，於圖式與說明書中，相同標號係代表相同或相似構件。
以下本發明所揭露之技術特徵與方法手段，係用以使本領域具備通常知識者能根據本發明所揭露之技術思想了解、製造、與使用本發明。然而，該些實施並不能用以限制本發明之發明範疇。本領域具通常知識者在參閱以下本發明之詳細說明後，當可在不超過本發明之發明範圍內自行變化與修飾，而皆應隸屬於本發明之發明範疇。有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
為了有效克服習知技術的諸多缺失，本發明係針對此發明目的提出一種較佳的改良設計，其係為一種可同時達到較低之箝位電壓與動態電阻值的側向暫態電壓抑制器。請參閱第2圖，其係為根據本發明第一實施例之側向暫態電壓抑制器之示意圖，如第2圖所示，此種側向暫態電壓抑制器100包括一摻雜基底層10、一設置於該摻雜基底層10上之側向箝位結構20、一設置於該摻雜基底層10與側向箝位結構20之間的埋入摻雜層22、至少一溝槽30、以及至少一二極體模組，其係設置於該側向箝位結構20之至少一側面上。根據本發明之實施例，其中所述之二極體模組可包含一第一二極體模組12與一第二二極體模組14，且第一二極體模組12與第二二極體模組14係各自位於該側向箝位結構20之相對二側面上，以分別用來輸入與輸出訊號。在本發明之實施例中，係以兩個輸入輸出接腳（I/O pins）做為一示範例以進行以下之說明，也就是第一二極體模組12係電性連結至一第一輸入輸出接腳I/O 1，第二二極體模組14係電性連結至一第二輸入輸出接腳I/O 2。唯值得說明的是，本發明並不以此實施例為限。換言之，當本發明所揭露之電路結構具有複數個輸入輸出接腳時，則所述之二極體模組亦可進一步地包括更多的二極體元件及/或二極體模組。以下，為便於解釋本發明之技術思想，並且為使貴審查委員對於本發明有較佳之理解，係以包含兩個二極體模組（即第一二極體模組12、第二二極體模組14）作為本發明一示範例之說明。
根據本發明之實施例，其中，所述之摻雜基底層10與埋入摻雜層22係具有相異之導電型（conductivity types）。例如，在一實施例中，當摻雜基底層10係為一N型基底層時，則埋入摻雜層22係為P型摻雜，如本發明第2圖所示，此時摻雜基底層10係為一N型重摻雜基底層（N+ substrate），而埋入摻雜層22係為一P型埋入層（P type buried layer ，PBL）。第3圖係為根據本發明第二實施例之側向暫態電壓抑制器之示意圖，如第3圖所示，在此情況下，摻雜基底層10亦可為一P型基底層，如圖中P型重摻雜基底層（P+ substrate）所示，而埋入摻雜層22係為N型摻雜，如圖中N型埋入層（N type buried layer ，NBL）所示，則亦可用以實施本發明之發明目的。
續請參閱第2圖，其中，第一二極體模組12係包括有一第一二極體與一第二二極體。詳細而言，第一二極體包含一第一井型區（well region）101、一第一重摻雜區201、以及一第二重摻雜區202。第一井型區101係設置於該摻雜基底層10上，且第一井型區101係為一第一半導體型；第一重摻雜區201係設置於所述之第一井型區101中，且第一重摻雜區201亦為第一半導體型；第二重摻雜區202係設置於所述之第一井型區101中，且第二重摻雜區202係為一第二半導體型。
第二二極體係設置於所述之第一二極體與側向箝位結構20之間，並且第二二極體包括一第二井型區102、一第三重摻雜區203、以及一第四重摻雜區204。其中，第二井型區102係設置於該摻雜基底層10上，且第二井型區102係為第二半導體型；第三重摻雜區203係設置於所述之第二井型區102中，且第三重摻雜區203係為第一半導體型；第四重摻雜區204係設置於所述之第二井型區102中，且第四重摻雜區204係為第二半導體型。並且，第一二極體中之第二重摻雜區202係與第二二極體中之第三重摻雜區203共同電性連接至該第一輸入輸出接腳I/O 1，藉此進行訊號之輸入與輸出。
同樣地，位於側向箝位結構20另一側之第二二極體模組14係包括一第三二極體與一第四二極體。其中，第三二極體係包括一第三井型區103、一第五重摻雜區205、以及一第六重摻雜區206。第三井型區103係設置於該摻雜基底層10上，且第三井型區103係為第一半導體型；第五重摻雜區205係設置於所述之第三井型區103中，且第五重摻雜區205亦為第一半導體型；第六重摻雜區206係設置於所述之第三井型區103中，且第六重摻雜區206係為第二半導體型。
第四二極體係設置於所述之第三二極體與側向箝位結構20之間，並且第四二極體包括一第四井型區104、一第七重摻雜區207、以及一第八重摻雜區208。其中，第四井型區104係設置於該摻雜基底層10上，且第四井型區104係為第二半導體型；第七重摻雜區207係設置於所述之第四井型區104中，且第七重摻雜區207係為第一半導體型；第八重摻雜區208係設置於所述之第四井型區104中，且第八重摻雜區208係為第二半導體型。並且，第三二極體中之第六重摻雜區206係與第四二極體中之第七重摻雜區207共同電性連接至該第二輸入輸出接腳I/O 2，藉此進行訊號之輸入與輸出。除此之外，第一二極體之第一重摻雜區201係電性連接於第三二極體之第五重摻雜區205，第二二極體之第四重摻雜區204係電性連接於第四二極體之第八重摻雜區208。
更進一步而言，請參照第4圖所示，其係為根據第2圖所示實施例之詳細佈局圖，如圖觀之，其中所述之第一半導體型係為P型，第二半導體型係為N型。也就是說，如第4圖所示，第一井型區101與第三井型區103係為P型井型區（P well region），第二井型區102與第四井型區104係為N型井型區（N well region）；第一重摻雜區201、第三重摻雜區203、第五重摻雜區205、以及第七重摻雜區207係為P型重摻雜區（P+ region），第二重摻雜區202、第四重摻雜區204、第六重摻雜區206、以及第八重摻雜區208係為N型重摻雜區（N+ region）。
溝槽30係形成於所述之摻雜基底層10中，且溝槽30之深度係不小於該埋入摻雜層22之深度。根據本發明之實施例，其中，溝槽30係可選擇性地形成於所述之側向箝位結構20與第一二極體、第二二極體、第三二極體、以及第四二極體之間，以作為其中有效之電性隔離。
在本發明之實施例中，其中，所述之側向箝位結構20例如可為一側向雙載子接面電晶體（bipolar junction transistor，BJT）。在本發明之其他實施例中，側向箝位結構20亦可為其他的箝位電路，例如容後詳述之矽控整流器（silicon controlled rectifier，SCR）。在第4圖所示之實施例中，我們係先以側向雙載子接面電晶體作為本發明所揭露之側向箝位結構20進行說明，在此實施例中，側向雙載子接面電晶體係包括一第一N型重摻雜區（N+ region）42、一第二N型重摻雜區（N+ region）44、以及一P型井型區（P well region）40。其中，第一N型重摻雜區42係連接一高電壓準位VDD，第二N型重摻雜區44係接地GND。埋入摻雜層22係設置並隔絕於所述之摻雜基底層10與側向雙載子接面電晶體之P型井型區40之間。在此情況下，如圖所示，此埋入摻雜層22（P型埋入層，PBL）之作用係可有效降低寄生垂直NPN結構之β增益（beta gain）。甚者，基於本發明所揭示之側向雙載子接面電晶體（N+/P/N+），其基極由於埋入摻雜層22之作為而係為浮接的（floating），使得該側向雙載子接面電晶體將具有較高之β增益，同時可有效地降低其動態電阻值（dynamic resistance），如此一來，隨著動態電阻值的下降，則本發明亦可有效地同時降低其電路之箝位電壓。
承前所述，本發明所言，其揭示之側向箝位結構並不以側向雙載子接面電晶體為限，而亦可以其他箝位電路來實施之，例如：矽控整流器。請參閱第5圖所示，其係為一以側向矽控整流器作為側向箝位結構20a之一實施態樣，第6圖係為根據第5圖之詳細佈局圖，如圖觀之，其中，側向箝位結構20a係包括一第一P型重摻雜區（P+ region）62、一第二N型重摻雜區（N+ region）64、一N型井型區（N well region）60、以及一P型井型區（P well region）66。其中，第一P型重摻雜區62係設置於N型井型區60中，且第一P型重摻雜區62係連接一高電壓準位VDD。第二N型重摻雜區64係設置P型井型區66中，且第二N型重摻雜區64係接地GND。埋入摻雜層22係設置並隔絕於所述之摻雜基底層10與側向矽控整流器之N型井型區60及P型井型區66之間。第5圖與第6圖係揭示了本發明第三實施例之實施態樣，其係以側向矽控整流器作為側向箝位結構之一種實施方式。根據本發明之其他實施態樣，則亦可選擇性地以其他箝位電路作為本發明所述之側向箝位結構。本領域具通常知識者在詳閱並理解本發明之技術內容後，當可在不超過本發明之發明範圍內自行變化與修飾，而皆應隸屬於本發明之發明範疇。
另一方面而言，為了更優化本發明之發明目的，則所揭露之埋入摻雜層22更可選擇性地設置於第一二極體之第一井型區101、第二二極體之第二井型區102、第三二極體之第三井型區103、及/或第四二極體之第四井型區104之下。換言之，在本發明之較佳實施例中，則本發明所揭示之埋入摻雜層22亦可選擇性地形成於第一井型區101、第二井型區102、第三井型區103、以及第四井型區104其中之至少一者底下，藉此使得第一井型區101、第二井型區102、第三井型區103、以及第四井型區104其中之至少一者可與位於其下之摻雜基底層10作一隔絕，以形成電性隔離。第7圖與第8圖係各自揭露本發明第四與第五之實施例，其中，在第7圖中，埋入摻雜層22係更進一步地形成於第二井型區102與第四井型區104底下。在此第四實施例中可以看出，藉由埋入摻雜層22的隔絕作用，第二井型區102與第四井型區104所代表之N型井型區係可與底部之N型重摻雜基底層有效隔絕，使得摻雜基底層10係為浮接。
再者，請參閱第8圖所示之本發明第五實施例，其中，埋入摻雜層22更可同時設置於第一二極體之第一井型區101、第二二極體之第二井型區102、第三二極體之第三井型區103、以及第四二極體之第四井型區104之下。在此較佳實施例中，如圖所示，則此等埋入摻雜層22更可用以進一步地降低第一二極體與第三二極體中其寄生垂直NPN結構之β增益（beta gain）。
值得說明的是，這些如第7圖與第8圖所示如何配置埋入摻雜層22在電路中位置的方式，同樣地可應用於第6圖所示之實施例中。其差異僅在於側向箝位結構係為側向矽控整流器，或其他箝位電路云爾，這些變化例與修飾態樣而仍應隸屬本發明之發明範疇，不容置喙。
另一方面而言，第9圖係為根據本發明第3圖所示之第二實施例之詳細佈局圖，與第4圖不同之處在於，第9圖中之摻雜基底層10係更改為一P型重摻雜基底層（P+ substrate），埋入摻雜層22係為一N型埋入層（N type buried layer ，NBL），而其餘維持不變。由此觀之，本發明所揭露之摻雜基底層10與埋入摻雜層22係必須為相異之導電型（conductivity types），方可用以實施本發明之發明目的。
同樣地，第10圖與第11圖係各自揭露本發明第六與第七之實施例，其中，埋入摻雜層22除了設置於摻雜基底層10與側向箝位結構20之間，埋入摻雜層22係更進一步地形成於第一井型區101與第三井型區103底下，如第10圖所示，藉此使得第一井型區101與第三井型區103係可與底部之摻雜基底層10有效隔絕。在此實施例中，如此一來，藉由埋入摻雜層22之隔絕作用，第一井型區101與第三井型區103所代表之P型井型區係可與底部之P型重摻雜基底層有效隔絕，使得摻雜基底層10係為浮接。
更進一步而言，在第11圖所示之第七實施例中，其中，埋入摻雜層22更可同時設置於第一二極體之第一井型區101、第二二極體之第二井型區102、第三二極體之第三井型區103、以及第四二極體之第四井型區104之下。在此較佳實施例中，如圖所示，則此等埋入摻雜層22更可用以進一步地降低第二二極體與第四二極體中其寄生垂直PNP結構之β增益（beta gain）。
鑑於以上所述之諸多實施例，顯見本發明所揭露之埋入摻雜層22除了可用以隔絕摻雜基底層與側向箝位結構，更可進一步地設置及形成於第一井型區101、第二井型區102、第三井型區103、以及第四井型區104其中之至少一者底下，藉此使得第一井型區101、第二井型區102、第三井型區103、以及第四井型區104其中之至少一者可與位於其下之摻雜基底層10作一隔絕。本領域具備通常知識者，在理解本發明之技術思想後，當可根據本發明之發明意旨自行變化與設計該等不同之實施態樣，惟仍應隸屬本發明之發明範圍。
再者，第12圖係揭露本發明之第八實施例，其中該側向箝位結構20a係改以一側向矽控整流器實施之。第13圖係為根據第12圖之詳細佈局圖，如圖可見，其中，側向箝位結構20a係包括一第一P型重摻雜區62、一第二N型重摻雜區64、一N型井型區60、以及一P型井型區66。有關該些摻雜區與井型區之詳細描述係同前揭實施例所言，故在此不再重複贅述。唯須說明的是，此第八實施例與前述第三實施例（如第5圖與第6圖所示）之差異僅在於，在此第八實施例中，其摻雜基底層10係更改為一P型重摻雜基底層（P+ substrate），埋入摻雜層22係為一N型埋入層（NBL），而其餘維持不變。同樣地，這些如第10圖與第11圖所示如何配置埋入摻雜層22在電路中位置的方式，同樣地可應用於第13圖所示之實施例中。其差異僅在於側向箝位結構係為側向矽控整流器，或其他箝位電路云爾，這些變化例與修飾態樣亦仍應隸屬本發明之發明範疇，而不容置喙。
是以，綜上所陳，顯見本發明已揭露有諸多實施例（如第2圖至第13圖所示），以充分說明與解釋本發明之技術方案、特徵與所能達成之功效。相較於習知技術，本發明所揭露之側向暫態電壓抑制器係可兼具較低之動態電阻值與箝位電壓。更甚者，由於電路中寄生之PNP及/或NPN效應係可有效被抑制，也將使得本發明之電磁防護穩定性（ESD robustness）越趨優化。緣是，申請人認為本發明在未來科技、產業、及研究領域的發展上係為獨樹一格、有效率、且極具高度競爭力者，其應具備專利要件，祈貴審查委員詳鑒之。
以上所述之實施例僅係為說明本發明之技術思想及特點，其目的在使熟習此項技藝之人士能夠瞭解本發明之內容並據以實施，當不能以之限定本發明之專利範圍，即大凡依本發明所揭示之精神所作之均等變化或修飾，仍應涵蓋在本發明之專利範圍內。
1‧‧‧靜電防護元件 2‧‧‧被保護元件 10‧‧‧摻雜基底層 12‧‧‧第一二極體模組 14‧‧‧第二二極體模組 20‧‧‧側向箝位結構 20a‧‧‧側向箝位結構 22‧‧‧埋入摻雜層 30‧‧‧溝槽 40‧‧‧P型井型區 42‧‧‧第一N型重摻雜區 44‧‧‧第二N型重摻雜區 60‧‧‧N型井型區 62‧‧‧第一P型重摻雜區 64‧‧‧第二N型重摻雜區 66‧‧‧P型井型區 100‧‧‧側向暫態電壓抑制器 101‧‧‧第一井型區 102‧‧‧第二井型區 103‧‧‧第三井型區 104‧‧‧第四井型區 201‧‧‧第一重摻雜區 202‧‧‧第二重摻雜區 203‧‧‧第三重摻雜區 204‧‧‧第四重摻雜區 205‧‧‧第五重摻雜區 206‧‧‧第六重摻雜區 207‧‧‧第七重摻雜區 208‧‧‧第八重摻雜區
第1圖係為先前技術對核心電路進行靜電防護之示意圖。 第2圖係為根據本發明第一實施例之側向暫態電壓抑制器之示意圖。 第3圖係為根據本發明第二實施例之側向暫態電壓抑制器之示意圖。 第4圖係為根據第2圖所示實施例之詳細佈局圖。 第5圖係為根據本發明第三實施例之側向暫態電壓抑制器之示意圖。 第6圖係為根據第5圖所示實施例之詳細佈局圖。 第7圖係為根據本發明第四實施例之側向暫態電壓抑制器之示意圖。 第8圖係為根據本發明第五實施例之側向暫態電壓抑制器之示意圖。 第9圖係為根據第3圖所示實施例之詳細佈局圖。 第10圖係為根據本發明第六實施例之側向暫態電壓抑制器之示意圖。 第11圖係為根據本發明第七實施例之側向暫態電壓抑制器之示意圖。 第12圖係為根據本發明第八實施例之側向暫態電壓抑制器之示意圖。 第13圖係為根據第12圖所示實施例之詳細佈局圖。
10‧‧‧摻雜基底層
12‧‧‧第一二極體模組
14‧‧‧第二二極體模組
20‧‧‧側向箝位結構
22‧‧‧埋入摻雜層
30‧‧‧溝槽
100‧‧‧側向暫態電壓抑制器
101‧‧‧第一井型區
102‧‧‧第二井型區
103‧‧‧第三井型區
104‧‧‧第四井型區
201‧‧‧第一重摻雜區
202‧‧‧第二重摻雜區
203‧‧‧第三重摻雜區
204‧‧‧第四重摻雜區
205‧‧‧第五重摻雜區
206‧‧‧第六重摻雜區
207‧‧‧第七重摻雜區
208‧‧‧第八重摻雜區

Claims (8)

  1. 一種側向暫態電壓抑制器，包括：一摻雜基底層；一側向箝位結構，係設置於該摻雜基底層之上，其中該側向箝位結構係為一側向雙載子接面電晶體或一側向矽控整流器；一埋入摻雜層，係設置並隔絕於該摻雜基底層與該側向箝位結構之間，使得該摻雜基底層係為浮接，其中，該摻雜基底層與該埋入摻雜層係具有相異之導電型；至少一二極體模組，設置於該側向箝位結構之一側面上；以及至少一溝槽，形成於該摻雜基底層中，且該至少一溝槽之深度係不小於該埋入摻雜層之深度，該至少一溝槽係可設置於該側向箝位結構與該至少一二極體模組之間，以作為電性隔離。
  2. 如請求項1所述之側向暫態電壓抑制器，其中該至少一二極體模組包括一第一二極體模組，該第一二極體模組包括：一第一二極體，包含：一第一井型區，係設置於該摻雜基底層上，且該第一井型區係為一第一半導體型；一第一重摻雜區，係設置於該第一井型區中，且該第一重摻雜區係為該第一半導體型；以及一第二重摻雜區，係設置於該第一井型區中，且該第二重摻雜區係為一第二半導體型；以及一第二二極體，設置於該第一二極體與該側向箝位結構之間，該第二二極體包含： 一第二井型區，係設置於該摻雜基底層上，且該第二井型區係為該第二半導體型；一第三重摻雜區，係設置於該第二井型區中，且該第三重摻雜區係為該第一半導體型；以及一第四重摻雜區，係設置於該第二井型區中，且該第四重摻雜區係為該第二半導體型；其中，該第二重摻雜區係與該第三重摻雜區共同電性連接至一第一輸入輸出接腳。
  3. 如請求項2所述之側向暫態電壓抑制器，其中該埋入摻雜層更可選擇性地設置於該第一井型區與該第二井型區其中之至少一者底下，使得該第一井型區與該第二井型區其中之至少一者可與該摻雜基底層電性隔離。
  4. 如請求項2所述之側向暫態電壓抑制器，該至少一二極體模組更包括一第二二極體模組，該第二二極體模組係與該第一二極體模組各自位於該側向箝位結構之相對二側面上，且該第二二極體模組包括：一第三二極體，包含：一第三井型區，係設置於該摻雜基底層上，且該第三井型區係為該第一半導體型；一第五重摻雜區，係設置於該第三井型區中，且該第五重摻雜區係為該第一半導體型；以及一第六重摻雜區，係設置於該第三井型區中，且該第六重摻雜區係為該第二半導體型；以及一第四二極體，設置於該第三二極體與該側向箝位結構之間，該第四二極體包含： 一第四井型區，係設置於該摻雜基底層上，且該第四井型區係為該第二半導體型；一第七重摻雜區，係設置於該第四井型區中，且該第七重摻雜區係為該第一半導體型；以及一第八重摻雜區，係設置於該第四井型區中，且該第八重摻雜區係為該第二半導體型；其中，該第六重摻雜區係與該第七重摻雜區共同電性連接至一第二輸入輸出接腳。
  5. 如請求項4所述之側向暫態電壓抑制器，其中，該埋入摻雜層更可選擇性地設置於該第一井型區、該第二井型區、該第三井型區、以及該第四井型區其中之至少一者底下，使得該第一井型區、該第二井型區、該第三井型區、以及該第四井型區其中之至少一者可與該摻雜基底層電性隔離。
  6. 如請求項4所述之側向暫態電壓抑制器，其中該第一重摻雜區係電性連接於該第五重摻雜區，該第四重摻雜區係電性連接於該第八重摻雜區。
  7. 如請求項1所述之側向暫態電壓抑制器，其中當該摻雜基底層係為一N型基底層，則該埋入摻雜層係為一P型埋入層。
  8. 如請求項1所述之側向暫態電壓抑制器，其中當該摻雜基底層係為一P型基底層，則該埋入摻雜層係為一N型埋入層。
TW108124990A 2018-07-24 2019-07-16 側向暫態電壓抑制器 TWI701798B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/043,658 US10903204B2 (en) 2018-07-24 2018-07-24 Lateral transient voltage suppressor device
US16/043,658 2018-07-24

Publications (2)

Publication Number Publication Date
TW202008548A TW202008548A (zh) 2020-02-16
TWI701798B true TWI701798B (zh) 2020-08-11

Family

ID=65957052

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108124990A TWI701798B (zh) 2018-07-24 2019-07-16 側向暫態電壓抑制器

Country Status (3)

Country Link
US (1) US10903204B2 (zh)
CN (1) CN109599393B (zh)
TW (1) TWI701798B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112022000932T5 (de) * 2021-02-03 2023-11-16 Tektronix, Inc. Augen-klassen-separator mit überlapp, zusammgesetzte und dynamisiche augen-trigger für menschen und maschinelles lernen
US11907090B2 (en) 2021-08-12 2024-02-20 Tektronix, Inc. Machine learning for taps to accelerate TDECQ and other measurements
US11923895B2 (en) 2021-03-24 2024-03-05 Tektronix, Inc. Optical transmitter tuning using machine learning and reference parameters
US11923896B2 (en) 2021-03-24 2024-03-05 Tektronix, Inc. Optical transceiver tuning using machine learning
US11940889B2 (en) 2021-08-12 2024-03-26 Tektronix, Inc. Combined TDECQ measurement and transmitter tuning using machine learning
TWI774450B (zh) * 2021-06-25 2022-08-11 立昌先進科技股份有限公司 靜電抑制器及其製作方法
CN113257806A (zh) * 2021-06-29 2021-08-13 上海维安半导体有限公司 一种骤回瞬态电压抑制器
US12107084B2 (en) 2021-07-06 2024-10-01 Amazing Microelectronic Corp. Multi-channel transient voltage suppression device
CN115206962A (zh) * 2022-09-15 2022-10-18 微龛(广州)半导体有限公司 一种esd防护结构及器件
US20240186315A1 (en) * 2022-12-05 2024-06-06 Amazing Microelectronic Corp. Transient voltage suppressor with adjustable trigger and holding voltages

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200945773A (en) * 2008-04-18 2009-11-01 Alpha & Omega Semiconductor Applying trenched transient voltage suppressor (TVS) technology for distributed low pass filters
TW201703251A (zh) * 2015-07-09 2017-01-16 達爾科技股份有限公司 自對準雙溝槽裝置
TW201724459A (zh) * 2015-12-22 2017-07-01 萬國半導體股份有限公司 具有低擊穿電壓的暫態電壓抑制器

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6399990B1 (en) * 2000-03-21 2002-06-04 International Business Machines Corporation Isolated well ESD device
US8513087B2 (en) * 2002-08-14 2013-08-20 Advanced Analogic Technologies, Incorporated Processes for forming isolation structures for integrated circuit devices
US7491584B2 (en) 2005-07-22 2009-02-17 Mediatek Inc. ESD protection device in high voltage and manufacturing method for the same
US7701012B2 (en) * 2007-02-26 2010-04-20 Freescale Semiconductor, Inc. Complementary zener triggered bipolar ESD protection
DE102007024355B4 (de) * 2007-05-24 2011-04-21 Infineon Technologies Ag Verfahren zum Herstellen einer Schutzstruktur
US8237193B2 (en) 2010-07-15 2012-08-07 Amazing Microelectronic Corp. Lateral transient voltage suppressor for low-voltage applications
US8169000B2 (en) 2010-07-15 2012-05-01 Amazing Microelectronic Corp. Lateral transient voltage suppressor with ultra low capacitance
US8217462B2 (en) 2010-09-22 2012-07-10 Amazing Microelectronic Corp. Transient voltage suppressors
US8785971B2 (en) 2011-11-23 2014-07-22 Amazing Microelectronic Corp. Transient voltage suppressor without leakage current
WO2014041388A1 (en) * 2012-09-12 2014-03-20 Freescale Semiconductor, Inc. A semiconductor device and an integrated circuit comprising an esd protection device, esd protection devices and a method of manufacturing the semiconductor device
CN106409826B (zh) 2016-10-26 2019-06-25 上海先进半导体制造股份有限公司 瞬态电压抑制器及其制造方法
US10062682B1 (en) * 2017-05-25 2018-08-28 Alpha And Omega Semiconductor (Cayman) Ltd. Low capacitance bidirectional transient voltage suppressor
US10026728B1 (en) * 2017-04-26 2018-07-17 Semiconductor Components Industries, Llc Semiconductor device having biasing structure for self-isolating buried layer and method therefor
CN107170738B (zh) 2017-05-22 2019-07-19 富芯微电子有限公司 一种低电容单向tvs器件及其制造方法
CN207082530U (zh) 2017-08-14 2018-03-09 上海领矽半导体有限公司 超低残压低容瞬态电压抑制器
US10930636B2 (en) * 2018-08-20 2021-02-23 Amazing Microelectronic Corp. Transient voltage suppression device
US10700056B2 (en) * 2018-09-07 2020-06-30 Analog Devices, Inc. Apparatus for automotive and communication systems transceiver interfaces

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200945773A (en) * 2008-04-18 2009-11-01 Alpha & Omega Semiconductor Applying trenched transient voltage suppressor (TVS) technology for distributed low pass filters
TW201703251A (zh) * 2015-07-09 2017-01-16 達爾科技股份有限公司 自對準雙溝槽裝置
TW201724459A (zh) * 2015-12-22 2017-07-01 萬國半導體股份有限公司 具有低擊穿電壓的暫態電壓抑制器

Also Published As

Publication number Publication date
CN109599393A (zh) 2019-04-09
US20200035665A1 (en) 2020-01-30
TW202008548A (zh) 2020-02-16
US10903204B2 (en) 2021-01-26
CN109599393B (zh) 2020-12-08

Similar Documents

Publication Publication Date Title
TWI701798B (zh) 側向暫態電壓抑制器
TWI714214B (zh) 暫態電壓抑制器
US9691753B2 (en) Zener triggered silicon controlled rectifier with small silicon area
TWI736548B (zh) 具有低觸發電壓的靜電放電保護裝置
TWI722487B (zh) 具有浮接基極之矽控整流器
CN101221952B (zh) 用以保护一内部集成电路的半导体结构及其制造方法
US8947841B2 (en) Protection systems for integrated circuits and methods of forming the same
US8680620B2 (en) Bi-directional blocking voltage protection devices and methods of forming the same
JPS6132566A (ja) 半導体デバイスの過電圧保護構造
TWI739586B (zh) 具有低寄生電容之靜電放電保護結構及其靜電放電保護電路
KR101043737B1 (ko) 정전기 방전 보호 소자
CN106057781A (zh) 静电放电保护器件的制造方法
US7772650B2 (en) Layout structure of electrostatic discharge protection circuit
TW201729392A (zh) 用於靜電放電保護的閘極耦合的ｎ型金屬氧化物半導體裝置
US10163888B2 (en) Self-biased bidirectional ESD protection circuit
TW202010086A (zh) 暫態電壓抑制裝置
US20230378162A1 (en) Electrostatic discharge protection for integrated circuit during back end-of-line processing
US20230307438A1 (en) Electro-static discharge protection devices having a low trigger voltage
US9035352B2 (en) Twin-well lateral silicon controlled rectifier
US9871031B2 (en) Semiconductor device and an electronic apparatus
US6407414B1 (en) Electrostatic discharge protection device
TWI475661B (zh) 靜電放電防護裝置及其電子裝置
US8080832B1 (en) Semiconductor device for electrostatic discharge protection
US6583476B1 (en) Electrostatic discharge protection for integrated semiconductor devices using channel stop field plates
US20230154920A1 (en) Electrostatic discharge protection apparatus and its operating method