JPS6180859A - パワ−ｍｏｓｆｅｔ - Google Patents
パワ−ｍｏｓｆｅｔInfo
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- JPS6180859A JPS6180859A JP59201762A JP20176284A JPS6180859A JP S6180859 A JPS6180859 A JP S6180859A JP 59201762 A JP59201762 A JP 59201762A JP 20176284 A JP20176284 A JP 20176284A JP S6180859 A JPS6180859 A JP S6180859A
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- cells
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- Pending
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- 238000000034 method Methods 0.000 abstract description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はパワーＭ ＯＳ Ｆ Ｅ Ｔの低ゲート！圧技
術に関する。
術に関する。
Ｃ”ｉ￥景技術〕
縦形Ｄ Ｓ Ａ （Ｄｉｆｆｕｓｉｏｎ ５ｅｌｆ Ａ
ｌｉｇｎｍｅｒｔ ）構造のパワーＭＯ８ＦＥＴは一平
面上に多数の素子（セル）を等間隔に並べることにより
高耐圧化と大電流化が図られ、高電圧スイッチング用と
して使用され℃いる。（工？た調査会発行電子材料１９
８１年９月ｐ２２−２８、パワーＭＯ８ＦＥＴの最近の
進歩、伊藤満夫他著） この縦形ＤＳＡ構造のパワーＭＯ８ＦＥＴは、第４図に
示すように底部に高濃度ｎ 型／１２を有するｎ″″型
シリコン基体１をドレイッとして、その表面上に所定の
間隔で絶縁ゲート（ポリＳ１ゲート）３が配置され、と
の絶縁ゲート３下にチャネル部をつくるように基体表面
にｐ型層４とｎ＋型層（ソース）５を形成しｋもので、
ゲートへの電圧印加によってゲート下のｐ型層（チャネ
ル部）４を通るソース・ドレイン電流工。Ｄを制御する
ようにＭＯＳＦＥＴを動作させるものである。
ｌｉｇｎｍｅｒｔ ）構造のパワーＭＯ８ＦＥＴは一平
面上に多数の素子（セル）を等間隔に並べることにより
高耐圧化と大電流化が図られ、高電圧スイッチング用と
して使用され℃いる。（工？た調査会発行電子材料１９
８１年９月ｐ２２−２８、パワーＭＯ８ＦＥＴの最近の
進歩、伊藤満夫他著） この縦形ＤＳＡ構造のパワーＭＯ８ＦＥＴは、第４図に
示すように底部に高濃度ｎ 型／１２を有するｎ″″型
シリコン基体１をドレイッとして、その表面上に所定の
間隔で絶縁ゲート（ポリＳ１ゲート）３が配置され、と
の絶縁ゲート３下にチャネル部をつくるように基体表面
にｐ型層４とｎ＋型層（ソース）５を形成しｋもので、
ゲートへの電圧印加によってゲート下のｐ型層（チャネ
ル部）４を通るソース・ドレイン電流工。Ｄを制御する
ようにＭＯＳＦＥＴを動作させるものである。
パワーＭＯＳＦＥＴｉＣおいては、各ＭＯＳセルのチャ
ネル部輪郭は第３図に示すように四角形（又は六角形）
となって等間隔で縦横方向に配列され、四角形の中心か
らソース電極を取り出し、各ゲートからは、その上の絶
縁膜のスルーホールを通してゲート電極を取り出すよう
になっている。
ネル部輪郭は第３図に示すように四角形（又は六角形）
となって等間隔で縦横方向に配列され、四角形の中心か
らソース電極を取り出し、各ゲートからは、その上の絶
縁膜のスルーホールを通してゲート電極を取り出すよう
になっている。
このようなパワーＭＯ８ＦＥＴのチャネル部形成にあた
っては、第６図に示すように絶縁ゲート３及び中心部の
マスク部材６をマスクとして不純物イオン打込みを行い
セル７アライン拡散によりｐｍ層４及びｎ＋型層５を形
成するが第５図（平面図）で示すように、絶ｅゲートに
よるマスクが四角形状であることにより、外側の四角の
角部（コーナ）への不純物拡散が他の部分（辺部）への
拡散に比べて少なく、したがってチャネル部（ハツチン
グした部分）７のうち角部のチャネル部７ａの濃度が小
さくなり、−セル内で電流が均一に流れない問題がある
。セルの耐圧（パンチスルー耐圧）はチャネルご度の低
い部分できまるため、電流の不均一を防ぐために全体の
不純物濃度を高めるとゲート電圧ｖＧｓ（ｏｆｆ）が大
きくなる。このためゲート駆動電圧が高（なり、ＴＴＬ
（トランジスタ・トランジスタ・ロジック）等からの低
電圧駆動ができな（なることにも問題があった。
っては、第６図に示すように絶縁ゲート３及び中心部の
マスク部材６をマスクとして不純物イオン打込みを行い
セル７アライン拡散によりｐｍ層４及びｎ＋型層５を形
成するが第５図（平面図）で示すように、絶ｅゲートに
よるマスクが四角形状であることにより、外側の四角の
角部（コーナ）への不純物拡散が他の部分（辺部）への
拡散に比べて少なく、したがってチャネル部（ハツチン
グした部分）７のうち角部のチャネル部７ａの濃度が小
さくなり、−セル内で電流が均一に流れない問題がある
。セルの耐圧（パンチスルー耐圧）はチャネルご度の低
い部分できまるため、電流の不均一を防ぐために全体の
不純物濃度を高めるとゲート電圧ｖＧｓ（ｏｆｆ）が大
きくなる。このためゲート駆動電圧が高（なり、ＴＴＬ
（トランジスタ・トランジスタ・ロジック）等からの低
電圧駆動ができな（なることにも問題があった。
本発明は上記した問題点を克服するためになされたもの
であり、その目的は低ゲート電圧で駆動できるパワーＭ
Ｏ８ＦＥＴの提供にある。
であり、その目的は低ゲート電圧で駆動できるパワーＭ
Ｏ８ＦＥＴの提供にある。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、縦形パワーＭＯ８ＦＥＴＫ：おいて、各セル
のゲートによって決定されるチャネル部の輪郭を同形と
することにより、セルの平面チャネル濃度を均一化し低
いゲート電圧で駆動できるようにしたものである。
のゲートによって決定されるチャネル部の輪郭を同形と
することにより、セルの平面チャネル濃度を均一化し低
いゲート電圧で駆動できるようにしたものである。
第１図は本発明の一実施例を示すものであってパワーＭ
Ｏ８ＦＥＴの平面図である。
Ｏ８ＦＥＴの平面図である。
同図において、４は基板における各セルのｐ型層の中心
部、５はソースとなるｎ＋型層、７はチャネル部（ｐ型
層周辺部）でゲート下にかくれる部分である。各セルの
ゲートにより決定されるチャネル部（７）輪郭は円形に
形成される。円形の輪郭をもつセルは等間隔で複数列に
配置され、一つの列のセルに対し、隣の列のセルは半ピ
ッチずれた位舒に配置され℃いることによりセル効率（
バクキングデンシティ）を高めている。セルの円形の半
径囚及びドレイン幅となる間隔りはオン抵抗ＲＯＭが最
小になるように設定する。
部、５はソースとなるｎ＋型層、７はチャネル部（ｐ型
層周辺部）でゲート下にかくれる部分である。各セルの
ゲートにより決定されるチャネル部（７）輪郭は円形に
形成される。円形の輪郭をもつセルは等間隔で複数列に
配置され、一つの列のセルに対し、隣の列のセルは半ピ
ッチずれた位舒に配置され℃いることによりセル効率（
バクキングデンシティ）を高めている。セルの円形の半
径囚及びドレイン幅となる間隔りはオン抵抗ＲＯＭが最
小になるように設定する。
以上実施例で述べた本発明によれば下記のように効果が
得られる。
得られる。
各セルにおけるゲートにより決定されるチャネル部の輪
郭は円形としたことにより、第２図に示すようにゲート
をマスクとする拡散窓からの基板へ拡散した不純物は周
辺方向へ均一の分布で拡散されるため、同じ不純物打込
み条件でゲート電圧Ｖｏｓ（Ｏｆｆ）が０．８〜１．Ｏ
Ｖ高くなる。これは所定のＶＣＳを得るのに少ない打込
み量ですむことを意味する。第７図は円形セルと四角形
セルとのチャネル濃度によるドレイン耐圧の変り方を対
比して示すものである。
郭は円形としたことにより、第２図に示すようにゲート
をマスクとする拡散窓からの基板へ拡散した不純物は周
辺方向へ均一の分布で拡散されるため、同じ不純物打込
み条件でゲート電圧Ｖｏｓ（Ｏｆｆ）が０．８〜１．Ｏ
Ｖ高くなる。これは所定のＶＣＳを得るのに少ない打込
み量ですむことを意味する。第７図は円形セルと四角形
セルとのチャネル濃度によるドレイン耐圧の変り方を対
比して示すものである。
このように各セルでの■Ｇ８が下がり、パワーＭＯ８Ｆ
ＥＴ全体が小さいゲート電圧で駆動が可能となる。この
結果、ＣＭＯ５ＩＣ，ＴＴＬから直接駆動ができ、従来
使われた昇圧回路が不便となった。
ＥＴ全体が小さいゲート電圧で駆動が可能となる。この
結果、ＣＭＯ５ＩＣ，ＴＴＬから直接駆動ができ、従来
使われた昇圧回路が不便となった。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で穏々変更可
能である。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で穏々変更可
能である。
例えばセルの輪郭を円形以外に精円形としてもよい。
本発明は縦形パワーＭＯ５ＦＥＴ一般に適用できる。
本発明は特にＣＭＯ８，ＴＴＬをインターフェイスとし
て駆動するパワーＭ ＯＳ Ｆ Ｅ Ｔに適用して有効
である。
て駆動するパワーＭ ＯＳ Ｆ Ｅ Ｔに適用して有効
である。
第１図は本発明の一実施例であって、パワーＭＯ８ＦＥ
Ｔの平面図である。 第２図は第１図の一部拡大平面図である。 第３図はこれまでのパワーＭＯ８ＦＥＴの平面図、 第４図は第３図におけるＡ−Ａ’視視向面図ある。 第５図は第３図の一部拡大平面図、 第６図は第５図におけるＢ−Ｂ′視断面図である。 第６図はセル形状によるドレイン耐圧チャネルＯ度関係
曲心図である。 １・・・ｎ′″型基板（ドレイン）、３・・・絶縁ゲー
ト、４・・・ｐ型層、５・・・ｎ型層、６・・・マスク
、７・・・チャネル部。 ト 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図 第 ７ 図 チャネル５７貫 Ｎ 手続補正書（方式） ％式％（ 発明の名称 パワーＭＯ８ＦＥＴ 油止をするに １・１′Ｉ′−・１＋ｌｌｉ 特許出願人〆・Ｉ′ｌ
、 弓１１°Ｉ；゛ζ、ソｔ ［１：ｌ′
、 製 作 ６斤代 理 人
Ｔの平面図である。 第２図は第１図の一部拡大平面図である。 第３図はこれまでのパワーＭＯ８ＦＥＴの平面図、 第４図は第３図におけるＡ−Ａ’視視向面図ある。 第５図は第３図の一部拡大平面図、 第６図は第５図におけるＢ−Ｂ′視断面図である。 第６図はセル形状によるドレイン耐圧チャネルＯ度関係
曲心図である。 １・・・ｎ′″型基板（ドレイン）、３・・・絶縁ゲー
ト、４・・・ｐ型層、５・・・ｎ型層、６・・・マスク
、７・・・チャネル部。 ト 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図 第 ７ 図 チャネル５７貫 Ｎ 手続補正書（方式） ％式％（ 発明の名称 パワーＭＯ８ＦＥＴ 油止をするに １・１′Ｉ′−・１＋ｌｌｉ 特許出願人〆・Ｉ′ｌ
、 弓１１°Ｉ；゛ζ、ソｔ ［１：ｌ′
、 製 作 ６斤代 理 人
Claims (1)
- 【特許請求の範囲】 １、複数のセルからなる縦形パワーＭＯＳＦＥＴにおい
て、各セルのゲートによって決定されるチャネル部の輪
郭を円形とすることによりセルの平面のチャネル濃度が
均一化されていることを特徴とするパワーＭＯＳＦＥＴ
。 ２、上記円形状のチャネル部を有するセルは所定のピッ
チに配置され、一つの列のセルに対し、隣の列のセルは
半ピッチずれて配置されている特許請求の範囲第１項に
記載のパワーＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59201762A JPS6180859A (ja) | 1984-09-28 | 1984-09-28 | パワ−ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59201762A JPS6180859A (ja) | 1984-09-28 | 1984-09-28 | パワ−ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6180859A true JPS6180859A (ja) | 1986-04-24 |
Family
ID=16446509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59201762A Pending JPS6180859A (ja) | 1984-09-28 | 1984-09-28 | パワ−ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6180859A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63237579A (ja) * | 1987-03-18 | 1988-10-04 | モトローラ・インコーポレーテッド | オン抵抗の小さいｆｅｔ構造 |
| JPS6489465A (en) * | 1987-09-30 | 1989-04-03 | Toshiba Corp | Double-diffusion type mos field effect transistor |
| JPH02144971A (ja) * | 1988-11-28 | 1990-06-04 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JPH02292868A (ja) * | 1989-05-01 | 1990-12-04 | Nippon Inter Electronics Corp | 電界効果トランジスタ |
| US5089864A (en) * | 1989-09-08 | 1992-02-18 | Fuji Electric Co., Ltd. | Insulated gate type semiconductor device |
| JPH07130869A (ja) * | 1993-11-01 | 1995-05-19 | Nec Corp | 半導体集積回路装置 |
| US5986292A (en) * | 1996-12-27 | 1999-11-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated logic circuit device |
| EP1093168A3 (en) * | 1999-10-13 | 2001-10-10 | Shindengen Electric Manufacturing Company, Limited | Field-effect transistor |
| WO2011021413A1 (ja) * | 2009-08-18 | 2011-02-24 | 住友電気工業株式会社 | 半導体装置 |
| US11807795B2 (en) | 2009-08-28 | 2023-11-07 | 3M Innovative Properties Company | Optical device with antistatic coating |
-
1984
- 1984-09-28 JP JP59201762A patent/JPS6180859A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63237579A (ja) * | 1987-03-18 | 1988-10-04 | モトローラ・インコーポレーテッド | オン抵抗の小さいｆｅｔ構造 |
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| WO2011021413A1 (ja) * | 2009-08-18 | 2011-02-24 | 住友電気工業株式会社 | 半導体装置 |
| JP2011040675A (ja) * | 2009-08-18 | 2011-02-24 | Sumitomo Electric Ind Ltd | 半導体装置 |
| CN102165595A (zh) * | 2009-08-18 | 2011-08-24 | 住友电气工业株式会社 | 半导体器件 |
| US8648349B2 (en) | 2009-08-18 | 2014-02-11 | Sumitomo Electric Industries, Ltd. | Semiconductor device |
| US11807795B2 (en) | 2009-08-28 | 2023-11-07 | 3M Innovative Properties Company | Optical device with antistatic coating |
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