JP2016518785A5 - - Google Patents

Claims (26)

1. 第１のトランスミッションゲートによってゲート制御されたデータ入力を有するフリップフロップのマスタ段と、前記マスタ段は、マスタ段出力を駆動するための論理ゲートをさらに含み、
   第２のトランスミッションゲートによって前記マスタ段出力に結合された入力部を有する前記フリップフロップのスレーブ段と
   を備える回路であって、
   ここにおいて、前記第１のトランスミッションゲートは、制御信号信号のアサーションに応答して開くように構成され、前記第２のトランスミッションゲートは、前記制御信号の前記アサーションに応答して閉じるように構成され、前記論理ゲートは、セットモードおよびリセットモードから成るセットから選択された前記フリップフロップに関するモードを制御するために前記制御信号の前記アサーションに応答する、回路。
2. 前記制御信号は、リセット信号を備え、前記論理ゲートは、ＮＯＲゲートを備える、請求項１に記載の回路。
3. 前記マスタ段は、前記制御信号に応答し、前記スレーブ段は、前記制御信号から分離されている、請求項１に記載の回路。
4. 前記制御信号は、マルチプルのフリップフロップ回路に供給されるように構成される、請求項１に記載の回路。
5. 前記スレーブ段は、インバータを備え、前記インバータの入力部は、２つの直列結合されたプルアップトランジスタに結合される、請求項１に記載の回路。
6. 前記インバータの前記入力部は、２つの直列結合されたプルダウントランジスタにさらに結合され、前記２つの直列結合されたプルアップトランジスタの幅は、前記２つの直列結合されたプルダウントランジスタの幅よりも大きい、請求項５に記載の回路。
7. 前記２つの直列結合されたプルダウントランジスタの前記幅は、製作ルールによって許容される最小幅にほぼ等しい、請求項６に記載の回路。
8. 前記制御信号は、セット信号を備え、前記論理ゲートは、ＮＡＮＤゲートを備える、請求項１に記載の回路。
9. フリップフロップのマスタ段と、
   前記フリップフロップのスレーブ段と、前記スレーブ段は、前記マスタ段に応答し、
   を備える回路であって、
   ここにおいて、前記フリップフロップは、単一の電力ドメイン中にあり、前記マスタ段は、前記マスタ段の状態ノードを電源からおよび接地から電気的に分離することによって、保持動作モードの間、ハイインピーダンス出力をトリ−ステートインバータを通して前記スレーブ段の入力部に供給するように構成され、前記フリップフロップは、通常動作モードの間、前記単一の電力ドメインの供給電圧によって電力を供給され、前記供給電圧は、前記保持動作モードの間、前記単一の電力ドメイン中の保持電圧まで下げられる、回路。
10. 前記トリ−ステートインバータは、保持動作モード制御信号に応答する、請求項９に記載の回路。
11. 前記フリップフロップは、わずか２つのトランスミッションゲートしか備えない、請求項９に記載の回路。
12. 制御信号をアサートすることと、
    マスタ段をデータ入力から分離するために前記制御信号の前記アサーションに応答してフリップフロップの前記マスタ段中の第１のトランスミッションゲートを開くことと、
    第２のトランスミッションゲートが前記マスタ段の出力をラッチするように、前記制御信号の前記アサーションに応答して前記フリップフロップのスレーブ段中の第２のトランスミッションゲートを閉じることと、
    セットモードおよびリセットモードから成るグループから選択された前記フリップフロップのためのモードを制御するために前記マスタ段の前記出力を制御するように構成された論理ゲート中の前記アサートされた制御信号を処理することと、
    を備える、方法。
13. 前記制御信号をアサートすることは、リセット信号をアサートすることを備え、論理ゲート中の前記アサートする制御信号を処理することは、前記アサートされたリセット信号をＮＯＲ演算することを備える、請求項１２に記載の方法。
14. 前記スレーブ段は、前記リセット信号から分離されている、請求項１３に記載の方法。
15. 前記ＮＯＲ論理ゲートの前記出力は、マルチプルのフリップフロップ回路に供給されるように構成される、請求項１２に記載の方法。
16. 前記スレーブ段は、インバータを備え、前記インバータの入力部は、２つの直列結合されたプルアップトランジスタに結合される、請求項１２に記載の方法。
17. 前記インバータは、前記スレーブ段の出力を生成するように構成される、請求項１６に記載の方法。
18. 前記インバータは、２つの直列結合されたプルダウントランジスタにさらに結合され、前記２つの直列結合されたプルアップトランジスタの幅は、前記２つの直列結合されたプルダウントランジスタの幅よりも大きい、請求項１６に記載の方法。
19. 前記２つの直列結合されたプルダウントランジスタの前記幅は、製作ルールによって許容される最小幅にほぼ等しい、請求項１８に記載の方法。
20. 前記制御信号をアサートすることは、セット信号をアサートすることを備え、論理ゲート中の前記アサートする制御信号を処理することは、ＮＡＮＤ論理ゲート中の前記アサートされたセット信号をＮＡＮＤ演算することを備える、請求項１２に記載の方法。
21. 前記ＮＡＮＤ論理ゲートは、動作モードの間インバータとして機能するように、およびリセットモードの間リセット機能を実行するように構成される、請求項２０に記載の方法。
22. 前記制御信号は、セット信号を含み、前記マスタ段は、前記マスタ段をセットモードの間セットするために前記セット信号に応答し、前記マスタ段は、前記スレーブ段を前記セットモードの間セットするように構成される、請求項１２に記載の方法。
23. 動作モードの間、フリップフロップのマスタ段の出力を前記フリップフロップのスレーブ段の入力部に供給することと、ここにおいて、前記フリップフロップは、単一の電力ドメイン中にあり、
    保持モードの間、ハイインピーダンス出力を前記マスタ段中のトリ−ステートインバータから前記スレーブ段の前記入力部に供給することと、ここにおいて、前記フリップフロップは、通常動作モードの間、前記単一の電力ドメインの供給電圧によって電力を供給されるように構成され、前記供給電圧は、前記保持動作モードの間、保持電圧まで下げられる
    を備える方法。
24. 前記マスタ段は、前記マスタ段の状態ノードを電源からおよび接地から電気的に分離することによって、前記ハイインピーダンス出力を供給するように構成される、請求項２３に記載の方法。
25. 前記トリ−ステートインバータは、保持動作モード制御信号に応答する、請求項２３に記載の方法。
26. 前記フリップフロップは、わずか２つのトランスミッションゲートしか備えない、請求項２３に記載の方法。